CN1208894A - 数据处理装置 - Google Patents

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Abstract

本发明为一种数据处理装置,设置有由4个通用寄存器构成的存贮数据的寄存器组、执行加减法指令等的算术逻辑运算单元、执行乘法指令的乘法单元,还设置有代替上述4个通用寄存器中的任一个仅存贮乘法单元的运算结果的代用寄存器及控制器。控制器根据表示代用寄存器代替哪个通用寄存器来存贮乘法运算结果的乘法特征和表示代用寄存器所存贮的数据是否有效的乘法执行标志来控制对寄存器组和代用寄存器的数据写入及读出。

Description

数据处理装置
本发明涉及具有寄存器组和多个运算单元的数据处理装置。
近年来，随着LSI技术的进展，高性能的数字信号处理器得以实现，而且用一个芯片就能进行包括加减法和乘法的复杂数据处理。特别是在携带电话等的应用领域中，为进行大量信息的压缩和恢复必须实现数据的高速处理。
作为高速数据处理装置的一例，除了SRAM(static random accessmemory)等大容量存储器和ROM(read-only memory)等低速度的存储器之外，还备有小容量、高速寄存器组的采用流水线控制方式数据处理装置已得到公认。该数据处理装置是通过总线将用于存贮各个数据的多个通用寄存器构成的寄存器组、算术逻辑运算单元、乘法单元等多个运算单元相连接而构成的，并且利用高速寄存器组来存贮运算数据。算术逻辑运算单元响应比方说加法指令，从寄存器组接收2个操作数而对该2个操作数进行加法运算。表示该加法运算结果的数据被写入所指定的寄存器组中的那个通用寄存器。乘法单元响应乘法指令从寄存器组中接收2个操作数而对该2个操作数进行乘法运算。表示该乘法运算结果的数据被写入寄存器组中所指定的通用寄存器。
一般说来，与加减法处理相比，乘法处理需要的时间更长。所以，在上述现有例中，乘法单元构成了数据处理装置的关键路径，而且流水线时钟的上限频率由乘法单元决定。并且，不可忽视通过总线将表示乘法单元的运算结果的数据写入寄存器组所需的时间。这是因为通过由长配线构成的总线进行数据传送时会发生较大延迟的缘故。
本发明的目的在于提高具有寄存器组和多个运算单元的数据处理装置的处理速度。
本发明为达到该目的而采用的做法是在所指定的多个运算单元中的运算单元(例如，乘法单元)的旁边设置代用寄存器，以便代替寄存器组的多个通用寄存器中的任一个来存贮表示上述特定运算单元的运算结果的数据。这样，通过总线将表示特定运算单元的运算结果的数据写入寄存器组所需的时间就不要了。代用寄存器代替哪个通用寄存器来存贮表示特定运算单元的运算结果的数据由特征寄存器中所存贮的特征来表示。就是说，当给出伴有读出地址的指令，这个读出地址指定应该从哪个通用寄存器中读出数据，并且这个读出地址与特征寄存器的特征一致时，代用寄存器所存贮的数据被读出。
下面对附图进行简单的说明。
图1是本发明所涉及的数据处理装置的结构示例方框图。
图2是表示图1中的代用寄存器的内部结构的电路图。
图3是表示向图1中的寄存器组和代用寄存器进行数据写操作的流程图。
图4是表示从图1中的寄存器组和代用寄存器进行数据读操作的流程图。
图5是表示图1中的控制器的内部结构的电路图。
图6是表示图1的数据处理装置的工作状态的时序波形图。
图7是表示图1的数据处理装置的另一工作状态的时序波形图。
下面，参照附图对本发明的实施例进行说明。
图1示出本发明所涉及的数据处理装置的结构例。图1所示的装置是一种通过依次执行所给出的指令INST来进行数据处理的数据处理装置，包括由4个用于存贮数据的通用寄存器Rn(n＝0，1，2，3)构成的寄存器组10、用于执行加法指令、减法指令等的算术逻辑运算单元(ALU)20、用于执行乘法指令的乘法单元(MUL)30、代替寄存器组10中的4个通用寄存器中的任一个来存贮表示该乘法单元30的运算结果的数据的代用寄存器(Rs)40以及A总线51、B总线52和C总线53。寄存器组10具有将操作数送给A总线51及/或B总线52的功能和将C总线53上的数据存贮到任一个通用寄存器的功能。算术逻辑运算单元20例如响应加法指令并分别从A总线51和B总线52接收操作数而执行两个操作数的加法运算。表示该加法结果的数据通过C总线53被写入所指定的寄存器组10中的那个通用寄存器。乘法单元30响应乘法指令并分别从A总线51和B总线52接收操作数而执行两个操作数的乘法运算。表示该乘法运算结果的数据一定被写入代用寄存器40。存贮在该代用寄存器40中的数据能被提供给A总线51、B总线52和C总线53中的任何一个。
图1所示的数据处理装置还包括对所给出的指令INST进行解码的解码器60和用来控制向寄存器组10中的数据写入、寄存器组10中所存贮的数据读出、向代用寄存器40中的数据写入以及从代用寄存器40的存贮数据读出的控制器70。解码器60响应所给出的指令INST而提供第1读出地址RAAd、第2读出地址RBAd、写入地址WAd、第1允许读出信号RAE、第2允许读出信号RBE、允许写入信号WE以及乘法执行信号ME。控制器70接收这些信号并向寄存器组10提供写入地址WAdT、要读给A总线的读出信号RA、要读给B总线的读出信号RB以及写入信号W。寄存器组10从解码器60接收第1读出地址RAAd和第2读出地址RBAd。控制器70还向代用寄存器40提供写入信号WR、要读给A总线的读出信号RAT、要读给B总线的读出信号RBT以及要读给C总线的读出信号RCT。另外，向寄存器组10、解码器60和控制器70中提供了共用时钟信号CLK以使它们同步。控制器70包括乘法特征MTAG和乘法执行标志MEF：乘法特征MTAG表示代用寄存器40代替4个通用寄存器中的哪一个来存贮乘法运算结果；乘法执行标志MEF表示代用寄存器40中所存贮的数据是有效或是无效。
图2示出代用寄存器40的内部结构。在图2中，41是与写入信号WR的上升沿同步而存贮乘法运算结果的寄存器，42是对A总线的输出门，43是对B总线的输出门，44是对C总线的输出门。输出门42、43和44分别响应读出信号RAT、RBT和RCT而被活性化。
图3示出向寄存器组10和代用寄存器40的数据写入工作。下面，按顺序进行说明：首先，在步骤101中，所给出的指令INST被解码器60解码。当该指令INST不要求向寄存器组10写入(write)数据时，从步骤102移动到其他处理。当该指令INST要求向寄存器组10写入数据时，将指定4个通用寄存器R0、R1、R2、R3之一的写入地址WAd从解码器60提供给控制器70(步骤103)。在步骤104中，判断该指令INST是否是乘法指令(MUL指令)。当该指令INST为乘法指令且乘法执行标志MEF表示无效(OFF)时，从步骤105移动到步骤106，表示乘法单元30的运算结果的数据被写入代用寄存器40，乘法执行标志MEF被更新为表示有效(ON)，并且乘法特征MTAG被更新为写入地址WAd。
当该指令INST为乘法指令但乘法执行标志MEF表示有效时，从步骤105移动到步骤107而判断写入地址WAd与乘法特征MTAG一致与否。一致(MTAG hit)时，在步骤108中，将表示乘法单元30的运算结果的数据写入代用寄存器40。此时，由于乘法执行标志MEF已经表示有效，因此不再更新乘法执行标志MEF。并且，由于该指令INST要求在与先行的乘法指令相同的通用寄存器中重写数据，所以乘法特征MTAG也不会被更新。另一方面，不一致(MTAG miss)时，由于该指令INST要求在与先行乘法指令不同的通用寄存器中写入数据，所以在步骤109中，存贮在代用寄存器40中的数据通过C总线53被传送到4个通用寄存器R0、R1、R2、R3中由乘法特征MTAG所指定的那个通用寄存器中，乘法特征MTAG被更新为新写入地址WAd，并且表示乘法单元30的新运算结果的数据被写入代用寄存器40。
当该指令INST要求向寄存器组10中写入数据，但其不是乘法指令(MUL指令)时，即比方说是加法指令(ADD指令)或通用寄存器间的数据传送指令(MOV指令)时，从步骤104移动到步骤110。在此，当乘法执行标志MEF表示有效且写入地址WAd与乘法特征MTAG一致(MTAG hit)时，由于该指令INST要求在与先行乘法指令相同的通用寄存器中重写数据，所以表示有关该指令INST的处理结果的数据被写入4个通用寄存器当中由写入地址WAd指定的通用寄存器，并且乘法执行标志MEF被更新为表示无效(步骤111)。另一方面，当乘法执行标志MEF表示无效，或者写入地址WAd与乘法特征MTAG不一致时，不更新乘法执行标志MEF并将表示有关该指令INST的处理结果的数据写入4个通用寄存器中由写入地址WAd指定的通用寄存器(步骤112)。
图4示出从寄存器组10和代用寄存器40的数据读出工作。下面，按顺序进行说明：首先，在步骤201中，所给出的指令INST被解码器60解码。当该指令INST不要求从寄存器组10读出(read)数据时，从步骤202移动到其他处理。当该指令INST要求从寄存器组10读出数据时，将指定4个通用寄存器R0、R1、R2、R3之一的读出地址RAAd及/或RBAd从解码器60提供给控制器70(步骤203)。在此，当乘法执行标志MEF表示有效且读出地址RAAd及/或RBAd与乘法特征MTAG一致(MTAG hit)时，从步骤204移动到步骤205，将存贮在代用寄存器40中的数据读出到A总线51及/或B总线52中。另一方面，乘法执行标志MEF表示无效，或者读出地址RAAd及/或RBAd与乘法特征MTAG不一致时，由读出地址RAAd及/或RBAd指定的在4个通用寄存器当中的那个通用寄存器中所存贮的数据被读出到A总线51及/或B总线52中(步骤206)。
图5示出为实现上述工作所用的控制器70的内部结构。控制器70由下述各元件构成：用于存贮乘法特征MTAG的特征寄存器71、用于存贮乘法执行标志MEF的标志寄存器72、生成写入击中信号WH的第1一致检测电路73、生成第1读出击中信号RAH的第2一致检测电路74、生成第2读出击中信号RBH的第3一致检测电路75、生成代用寄存器40所用的写入信号WR的第1写入控制电路76、提供寄存器组10所用的写入地址WAdT和写入信号W且生成要读给C总线的读出信号RCT的第2写入控制电路77、生成要读给A总线的读出信号RAT和RA的第1读出控制电路78、以及生成要读给B总线的读出信号RBT和RB的第2读出控制电路79。
特征寄存器71在乘法执行信号ME发出时，与时钟信号CLK的上升沿同步而将写入地址WAd作为乘法特征MTAG存贮下来。标志寄存器72在乘法执行信号ME发出时，与时钟信号CLK的上升沿同步而使乘法执行标志MEF有效。另外，标志寄存器72在不发出乘法执行信号ME而发出写入击中信号WH时，与时钟信号CLK的上升沿同步而使乘法执行标志MEF无效。
第1一致检测电路73在写入地址WAd和乘法特征MTAG一致时，发出写入击中信号WH；第2一致检测电路74在第1读出地址RAAd和乘法特征MTAG一致时，发出第1读出击中信号RAH；第3一致检测电路75在第2读出地址RBAd和乘法特征MTAG一致时，发出第2读出击中信号RBH。
第1写入控制电路76与时钟信号CLK的下降沿同步而存贮乘法执行信号ME，并且将所存贮的乘法执行信号ME和时钟信号CLK的逻辑“与”信号作为写入信号WR提供给代用寄存器40。第2写入控制电路77在第1写入控制电路76存贮有乘法执行信号ME、乘法执行标志MEF有效且不发出写入击中信号WH的情况下，选择乘法特征MTAG作为寄存器组10所用的写入地址WAdT，并且与时钟信号CLK的上升沿同步而将要读给C总线的读出信号RCT提供给代用寄存器40。当上述3个条件没有全部被满足的其他情况下，第2写入控制电路77将直接选择由解码器60提供的写入地址WAd作为寄存器组10所用的写入地址WAdT。另外，在第1写入控制电路76不存贮乘法执行信号ME，或者乘法执行标志MEF有效且不发出写入击中信号WH的情况下，第2写入控制电路77就将写入信号W提供给寄存器组10。条件是有允许写入信号WE发出。
在乘法执行标志MEF表示有效且有第1读出击中信号RAH发出的情况下，第1读出控制电路78以第1允许读出信号RAE的发出为条件，与时钟信号CLK的上升沿同步而将要读给A总线的读出信号RAT提供给代用寄存器40。另外，在乘法执行标志MEF表示无效，或者不发出第1读出击中信号RAH的情况下，第1读出控制电路78以第1允许读出信号RAE的发出为条件，将要读给A总线的读出信号RA提供给寄存器组10。在乘法执行标志MEF表示有效且有第2读出击中信号RBH发出的情况下，第2读出控制电路79以第2允许读出信号RBE的发出为条件，与时钟信号CLK的上升沿同步而将要读给B总线的读出信号RBT提供给代用寄存器40。另外，在乘法执行标志MEF表示无效，或者不发出第2读出击中信号RBH的情况下，第2读出控制电路79以第2允许读出信号RBE的发出为条件，将要读给B总线的读出信号RB提供给寄存器组10。
图6示出图1的数据处理装置的具体工作例。在此例中，按顺序执行下面的2个指令，即
MUL  R0，R1，R2
ADD  R0，R0，R3。第1个指令(MUL指令)要求乘法单元30进行通用寄存器R1所存贮的数据和通用寄存器R2所存贮的数据的乘法运算，并要求将表示该乘法运算结果的数据写入通用寄存器R0。即，第1个指令是作为第1和第2源地址(MUL src)分别带有1和2，且作为目的地址(MUL dst)带有0的乘法指令。第2个指令(ADD指令)要求算术逻辑运算单元20实行通用寄存器R0所存贮的数据和通用寄存器R3所存贮的数据的加法运算，并要求将表示该加法结果的数据写入通用寄存器R0。即，第2个指令则是作为第1和第2源地址(ADD src)分别带有0和3，并作为目的地址(ADD dst)带有0的加法指令。
如图6所示，在周期T1，MUL指令由解码器60解码。该解码的结果为RAAd＝1、RBAd＝2、WAd＝0、ME＝1。在周期T2中，由乘法单元30实行MUL指令，同时ADD指令由解码器60解码。该解码的结果为RAAd＝0、RBAd＝3、WAd＝0、ME＝0。ADD指令则在周期T3中由算术逻辑运算单元20执行。
再者，由图6能看到：在周期T2中，MUL指令所涉及的写入地址WAd作为乘法特征MTAG被存贮，且乘法执行标志MEF变为有效。还有，在周期T3中，生成写入信号WR以使代用寄存器40代替通用寄存器R0而存贮表示周期T2中的乘法运算结果的数据(参照图3中步骤106)。第2一致检测电路74在周期T2中检测到ADD指令所涉及的第1读出地址RAAd和乘法特征MTAG一致，从而发出第1读出击中信号RAH。结果，在周期T3中，就发出要读给A总线的读出信号RAT，所以代用寄存器40代替通用寄存器R0将ADD指令的第1个操作数通过A总线51提供给算术逻辑运算单元20(参照图4中步骤205)。但是，由于第3一致检测电路75在周期T2中检测到ADD指令所涉及的第2读出地址RBAd和乘法特征MTAG不一致，因此不发出第2读出击中信号RBH。于是，ADD指令的第2个操作数从寄存器组10中的通用寄存器R3通过B总线52被提供给算术逻辑运算单元20(参照图4中步骤206)。第1一致检测电路73在周期T2中检测到ADD指令所涉及的写入地址WAd和乘法特征MTAG的一致，然后发出写入击中信号WH。结果，在周期T3中，乘法执行标志MEF变为无效(参照图3中步骤111)。
图7示出图1的数据处理装置的另一具体工作例。在此例中，按顺序执行下面的2个指令，即
MUL  R0，R1，R2
MUL  R1，R0，R3。第1个指令(MUL0指令)要求乘法单元30执行通用寄存器R1所存贮的数据和通用寄存器R2所存贮的数据的乘法运算，并要求将表示该乘法运算结果的数据写入通用寄存器R0。即，第1个指令是作为第1和第2源地址(MUL0 src)分别带有1和2，且作为目的地址(MUL0 dst)带有0的乘法指令。第2个指令(MUL1指令)要求乘法单元30实行通用寄存器R0所存贮的数据和通用寄存器R3所存贮的数据的乘法运算，并要求将表示该乘法运算结果的数据写入通用寄存器R1。即，第2个指令则是作为第1和第2源地址(MUL1 src)分别带有0和3，并作为目的地址(MUL1 dst)带有1的乘法指令。
如图7所示，在周期T1中，MUL0指令由解码器60解码。该解码的结果为RAAd＝1、RBAd＝2、WAd＝0、ME＝1。在周期T2中，由乘法单元30实行MUL0指令，同时由解码器60解码MUL1指令。该解码的结果为RAAd＝0、RBAd＝3、WAd＝1、ME＝1。MUL1指令则在周期T3中由乘法单元(MUL)30执行。
再者，由图7能看到：在周期T2中，MUL0指令所涉及的写入地址WAd作为乘法特征MTAG被存贮，且乘法执行标志MEF变为有效。还有，在周期T3中，生成写入信号WR以使代用寄存器40代替通用寄存器R0来存贮表示周期T2中的MUL0指令所涉及的乘法运算结果的数据。第2一致检测电路74在周期T2中检测到MUL1指令所涉及的第1读出地址RAAd和乘法特征MTAG一致，从而发出第1读出击中信号RAH。结果，在周期T3中，就发出要读给A总线的读出信号RAT，所以代用寄存器40代替通用寄存器R0将MUL1指令的第1个操作数通过A总线51提供给乘法单元30。但是，由于第3一致检测电路75在周期T2中检测到MUL1指令所涉及的第2读出地址RBAd和乘法特征MTAG不一致，因此不发出第2读出击中信号RBH。于是，MUL1指令的第2个操作数从寄存器组10中的通用寄存器R3通过B总线52被提供给乘法单元30。第1一致检测电路73由于在周期T2中检测到MUL1指令所涉及的写入地址WAd和乘法特征MTAG不一致，因此不发出写入击中信号WH。结果，在周期T3中就发出要读给C总线的读出信号RCT，所以代用寄存器40所存贮的有关MUL0指令的乘法运算结果通过C总线53被传送给寄存器组10，然后该乘法运算结果被写入由乘法特征MTAG指定的通用寄存器R0。再者，在周期T3中，乘法特征MTAG被更新为有关MUL1指令的写入地址WAd。还有，在周期T4中，生成写入信号WR以使代用寄存器40代替通用寄存器R1来存贮表示有关周期T3中的MUL1指令的乘法运算结果的数据(参照图3中步骤107)。
综上所述，在图1的数据处理装置中所采用的结构为将代用寄存器40设在乘法单元30的旁边以使其代替寄存器组10中4个通用寄存器R0、R1、R2、R3中的任一个来存贮表示该乘法单元30的运算结果的数据。但，例如，设置代用寄存器以使其仅存贮表示除法单元的运算结果的数据也可。此外，采用1个代用寄存器以供乘法单元和除法单元两用也可。此时，代用寄存器只存贮表示由乘法单元和除法单元构成的乘除法单元的运算结果的数据。另外，寄存器组10中的通用寄存器个数是任意的。
最后，具体说明通过使用代用寄存器40，图1中所示的数据处理装置的处理速度提高了多少。如果不将表示乘法单元30的运算结果的数据写入在该乘法单元30旁边所设置的代用寄存器40而将该数据从乘法单元30通过C总线53直接写入寄存器组10，通过C总线53传送数据时时间上会发生大的延迟。假设按照0.35μm的尺寸基准布置总线时，不使用代用寄存器40时的时钟信号CLK的上限频率值，例如，为90.9MHz。与此相对，使用代用寄存器40时则在相同条件下能将时钟信号CLK的频率提高到100MHz。也就是说，时钟频率增长了10％。今后，若尺寸基准的微细化进一步进展，由配线而引起的延迟将成为造成LSI延迟的诸原因中最主要的部分。因此，本发明的效果将显得越来越大。

Claims (11)

1.一种数据处理装置，其特征在于包括：
寄存器组，它具有用来存贮数据的多个通用寄存器；
多个运算单元，分别与上述寄存器组进行数据传输且分别执行由对应指令所指定的运算；
代用寄存器，代替上述多个通用寄存器中的任一个来存贮表示上述多个运算单元中特定运算单元的运算结果的数据；
控制器，控制向上述寄存器组的数据写入、该寄存器组中所存贮的数据读出、向上述代用寄存器的数据写入以及该代用寄存器中所存贮的数据读出，上述控制器包括用来存贮特征的特征寄存器，该特征表示上述代用寄存器代替了上述多个通用寄存器中的哪一个通用寄存器。
2.根据权利要求1所述的数据处理装置，其特征在于：
上述特定运算单元是在上述多个运算单元当中构成关键路径的运算单元。
3.根据权利要求1所述的数据处理装置，其特征在于：
上述特定运算单元是乘法单元。
4.根据权利要求1所述的数据处理装置，其特征在于：
上述控制器还包括标志寄存器，它用来存贮表示上述代用寄存器所存贮的数据有效与否的标志。
5.根据权利要求4所述的数据处理装置，其特征在于：
在指定上述特定运算单元应执行的运算的指令被给定，此指令伴有写入地址来指定该被指定的运算结果应被存贮在上述多个通用寄存器中的哪个通用寄存器中，并且上述标志寄存器的标志表示无效的情况下，上述控制器具有控制代用寄存器以使表示上述特定运算单元的运算结果的数据被写入上述代用寄存器中；更新上述标志寄存器的标志以使其表示有效；并且将上述特征寄存器的特征更新为上述写入地址的功能。
6.根据权利要求4所述的数据处理装置，其特征在于：
在指定上述特定运算单元应执行的运算的指令被给定，此指令伴有写入地址来指定该被指定的运算结果应被存贮在上述多个通用寄存器中的哪个通用寄存器中，并且上述标志寄存器的标志表示有效，并且上述写入地址与上述特征寄存器的特征一致的情况下，上述控制器具有不更新上述标志寄存器的标志和上述特征寄存器的特征而控制代用寄存器以使表示上述特定运算单元的运算结果的数据被写入上述代用寄存器中的功能。
7.根据权利要求4所述的数据处理装置，其特征在于：
在指定上述特定运算单元应执行的运算的指令被给定，此指令伴有写入地址来指定该被指定的运算结果应被存贮在上述多个通用寄存器中的哪个通用寄存器中，并且上述标志寄存器的标志表示有效，并且上述写入地址与上述特征寄存器的特征不一致的情况下，上述控制器具有实行控制以使上述代用寄存器所存贮的数据被传送到上述多个通用寄存器中由上述特征寄存器的特征指定的通用寄存器中；将上述特征寄存器的特征更新为上述写入地址；并且实行控制以使表示上述特定运算单元的运算结果的数据被写入上述代用寄存器中的功能。
8.根据权利要求4所述的数据处理装置，其特征在于：
在指令为指定进行上述特定运算单元应该执行的运算以外的处理，此指令伴有写入地址来指定该被指定的处理结果应被存贮在上述多个通用寄存器中的哪个通用寄存器中，并且上述标志寄存器的标志表示有效，并且上述写入地址与上述特征寄存器的特征一致的情况下，上述控制器具有实行控制以使表示上述被指定的处理结果的数据被写入上述多个通用寄存器中由上述写入地址指定的通用寄存器中；并且更新上述标志寄存器的标志以使其表示无效的功能。
9.根据权利要求4所述的数据处理装置，其特征在于：
在指令为指定进行上述特定运算单元应该执行的运算以外的处理，此指令伴有写入地址来指定该被指定的处理结果应被存贮在上述多个通用寄存器中的哪个通用寄存器中，并且上述标志寄存器的标志表示无效或者上述写入地址与上述特征寄存器的特征不一致的情况下，上述控制器具有不更新上述标志寄存器的标志而实行控制以使表示上述被指定的处理结果的数据被写入上述多个通用寄存器中由上述写入地址指定的通用寄存器中的功能。
10.根据权利要求4所述的数据处理装置，其特征在于：
在给出伴有读出地址的指令，此读出地址指定应该读出上述多个通用寄存器的哪个通用寄存器中的数据，并且上述标志寄存器的标志表示有效，并且上述读出地址与上述特征寄存器的特征一致的情况下，上述控制器具有实行控制以使上述代用寄存器所存贮的数据被读出的功能。
11.根据权利要求4所述的数据处理装置，其特征在于：
在给出伴有读出地址的指令，此读出地址指定应该读出上述多个通用寄存器的哪个通用寄存器中的数据，并且上述标志寄存器的标志表示无效或者上述读出地址与上述特征寄存器的特征不一致的情况下，上述控制器具有实行控制以使上述多个通用寄存器中由上述读出地址指定的通用寄存器所存贮的数据被读出的功能。
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