CN1189060A - 将象素指定给存储序列以便压缩编码的方法 - Google Patents

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Abstract

在一用来将视频数据(帧或场)的象素序列按照一些视频数据中宏块进行压缩的视频处理器中,各宏块中每个视频数据中的象素由预定数如16×16,构成一缓存器存储视频数据的象素。受响应于该视频数据而产生的控制信号所控制,生成的地址信号将每个宏块中的象素指定给一个并行可存取的帧存储器组中的一个存储序列,这最好是一个同步的DRAM。该存储器组分别被分配到每个宏块以及在宏块行和宏块列中邻近于该宏块的两个宏块的视频数据中去。

Description

将象素指定给存储序列以便压缩编码的方法
本发明涉及到一个多元并行存取帧存储器组内的排列宏块的视频数据排列方法，涉及到一个用于通过宏块视频数据用帧存储器处理宏块的视频处理器，其中的帧存储器是一特别具有高速传输数据能力的SDRAM(同步动态随机存取存储器)。
在这种后面将要更详细描述的方式中，一个这种类型的常规视频处理器包含一个用于压缩编码的视频处理单元，该压缩编码基于从帧存储器读取的宏块，用一个MPEG(移动图像专家组)方案将编码视频数据压缩到一个编码的位数据流中。MPEG方案的特征是通过利用视频数据序列相关性之间的所谓动态补偿而使信息量有明显的减少，该视频数据序列的每一个可以是一帧或一场。尽管每个宏块都应该是MPEG方案中每个视频数据中包括16×16个象素的正方形区域，但没有限制的是其中的压缩编码的方式。因此即使当使用MPEG方案时也有可能使视频处理单元有一选择的结构。
这样一视频处理器被叙述在一篇由A.Ohtani和其它十人发表在IEEE1995年用户集成电路会议上的论文集中，(405页到408页或者17.4.1节到17.4.4节)标题为“用于宽搜索范围的MPEG2实时视频编码中的动态估值处理器”。在这篇论文中，在一定程度上阐述了一个搜索范围输入接口，以便在包含SDRAM存储器组组成的帧存储器中产生地址信号。然而，这些存储器组仅仅被认为是外同步的DRAM(SDRAM)，因而没有详细的描述。
在一般的描述中，一个帧存储器的每组包括一个多元的存储序列，这些序列可以是连续排列在存储器列中的存储器行并且可以由每个存储器组内分别连续给定存储地址的存储单元所组成。就视频数据而言，每组视频数据是由宏块行和宏块列中宏块组成。每个宏块是由很多象素行和很多象素列组成，如由一个16象素行和16象素列的矩阵所组成。每个象素行是也可称作子块，这子块作为长度为16个象素的信号脉冲串用在视频处理器中并且也可以是由多个字组成，如4个字。视频数据按照光栅扫描提供给视频处理器并且可以具有包括亮度数据Y，蓝色度数据Cb和红色度数据Cr组成的NTSC技术。这些亮度数据和色度数据的量取决于编码的方式，可以是4∶4∶4，4∶2∶2，4∶2∶0等等。虽然在MPEG方案中指定，每个宏块可以有一个区取决于动态补偿的效率以及一批量动态矢量的信息，这些动态矢量必需在宏块中用某种办法搜索到以便完成动态补偿。大家将推测出下面主要的是，存储器组是两个，并且它们是存储器组A和存储器组B。
在上述常规视频处理器，每个宏块中连续子块的象素被交替地安排到存储器组A和B。更特别地，一个确定的宏块是由子块N，N+1，…，和N+15组成，在这儿N是整数表示确认所考虑的宏块为视频数据中的一组。在所描述的视频处理器中，读或写指令周期地发送到存储器组如存储器组A和B中，以传送与信号脉冲串有关的每个子块的字。
假定设有一般性的丢失，一般性是说读出或写入指令首先指示在存储器组A中所指定的某一个存储单元的存储器地址，被排列到子块N中开头或最左边的象素中去。下一步，读出或写入指令指示一个存储器组B中的存储单元的存储地址，作为子块N+1的首个象素。对于某一个所考虑的宏块而言，读出或写入指令最后指示存储器组B中另一个存储单元的存储地址，用作子块N+15的首个象素。在这种方式中，视频数据全部以16个信号脉冲串形式在所谈论的有关宏块中被传输。
一般关于两个或更多的存储器组，应该注意在存取一指定存储序列之一而放弃前一个存储序列，为了预备激活指定的存储器序列的存储地址读或写命令必须有激活命令伴随。在存取一个后续的存储序列而放弃前指定的存储序列，读或写命令必须是伴有一个预充电操作以便对所指定的一个存储序列继续预充电。或者，大家应该知道在指定存储序列读或写后，为了对指定的一个存储序列自动地预充电可以用读或写自动预充电命令来替代读或写指令与预充电指令的结合。
大家可能注意到视频处理器通过一时钟周期的时钟系统来保持工作。要激活或预充电指定的存储序列必须要有好几个时钟周期。另一方面，当数据传输在有关的每个宏块的子块完成时，在常规视频处理器中已经强制地每次改变或转换一个序列或一行的地址信号。因此，采用常规视频处理器要升高数据传输的效率是不可能的，所以就要提供一个视频数据的排列方法和一个前述的高速运行的视频处理器。
因此本发明的目的是为了压缩编码视频数据序列，在一多元并行存取的帧存储组中提供一种排列宏块的视频数据排列方法，这种方法有一个高的数据传输效率。
本发明的另一个目的，要提供一种具有上述类型和高速工作的视频数据排列方法。
本发明还有一个目的，要提供一种具有上述类型以及其中视频数据是一个宏块接一个宏块地传输的视频数据排列方法。
本发明的再一个目的，要提供一种具有上述类型以及其中视频数据是用一个与宏块单元不同的别的单元传输的视频数据排列方法。
本发明的又一个目的，是要提供一个上述类型视频数据排列方法的视频处理器。
本发明的其它目的在下面描述中将会清楚的。
按照本发明的内容，为压缩编码视频数据序列，这将提供一个在一多元并行存取的帧存储器组中排列宏块的视频数据排列方法，每个宏块包含视频数据的数量的象素预定，每个存储器组包含一个多元存储序列，该视频数据排列方法包括将每个宏块的象素指定到一个存储器和一个存储序列中。
按照本发明的另一方面，是提供一个用于处理一系列视频数据的视频处理器并且包含基于从包含一多元并行存储器组的帧存储器读取的宏块上，将该视频数据编码压缩成编码的位数据流的视频处理装置，每个宏块包含一预定数量视频数据的象素，每个存储器组包含一个多元存储序列，而且进一步包括(A)用于暂时存储视频数据作为被储数据的缓冲存储装置，(B)用于产生一响应序列的控制信号的控制装置，和(C)响应于控制信号而用于产生一个地址信号以指定一个存储序列到存储器组中去的地址信号发生装置，以便使这些象素归入被存数据到每个宏块中去。
附图简介：
图1是一个常规的包括一同步动态随机存取存储器作为帧存储器的视频处理器的方框图。
图2是一个用以描述图1所述类型的常规视频处理器工作方式的部分地表示视频数据的方框图。
图3是一个用以描述与图2有关的常规视频处理器的读出操作时序图。
图4是一个用以描述与图2有关的常规视频处理器的写入操作时序图。
图5是一个用在图1所示的视频处理器和按照本发明实施例的一个同步动态随机存取存储器接口的方框图。
图6是一个用以描述有关图5提到过的视频处理器的工作方式的部分地表示视频数据的方框图。
图7是一个用以描述与上述的有关图5的视频处理器的读出操作时序图。以及
图8是一个用以描述与上述的有关图5的视频处理器的写入操作时序图。
优选实施例描述
参照图1，一个视频处理器通常包括一个MPEG(移动图像专家组)视频编码器11和一个SDRAM(同步动态随机存储器)13，该存储器如一个帧存储器那样工作，下面将给出清楚的叙述。视频编码器11由作为设备输入信号的IN提供一个连续的视频数据，而与SDRAM13一起根据MEPG方案规定共同将该连续初步数据压缩编码成一个编码位数据流由视频编码器11产生，并作为设备输出信号OUT而输出。SDRAM13被优选成帧存储器是因为SDRAM能够以高速率处理数据传输。
SDRAM13是由一组多个可并行存取的存储器组15组成。在本例的图示说明中，存储器组15是由两个分别称作存储器组A15(1)和存储器B15(2)所组成。每个存储器组15(后缀1和2省略掉)由一组多个存储序列或者后面将要描述的存储器行所组成。这些行存储器按顺序排列在存储器列中。在每个存储器组中，存储序列是由一些按顺序分别排列存储地址的存储单元所组成。反过来，这些存储单元也可以在每个存储序列中给出行地址。我们还可以通过给定存储单元的行地址和列地址来识别这些存储单元。现在大家已明白，这些存储器可以排列在以矩阵行与列形式的每个存储器组中，而且每个存储序列不必要与短阵中的某一行相对应，而是可以包括2行或2行以上。
视频编码器11包含一个视频接口17用于传输作为传输视频数据TVD的视频数据序列并且该接口相应于视频数据序列而产生控制信号CONT，此控制信号下面将给出清楚的说明。由于象SDRAM13中的存储器组15(1)和15(2)以及视频接口17都连接在SDRAMN接口19上，所以SDRAM接口19将SDRAM的地址信号ADDR发送到存储器组15(1)和15(2)中去，在控制信号的控制下转送到指定的存储器组15(1)和15(2)的每个存储单元。而且该SDRAM接口19进一步传输视叔数据的图像元素PQ往返于每个存储器组15(1)和15(2)所指定的存储单元中。与SDRAM接口19相连的另一个是视频处理单元21，它压缩编码上述从存储器组15(1)和15(2)经过SDRAM接口19传来的图像元素。在这个举例说明中，视频处理单元21根据MPEG方案要求处理这些图像元素。
特别是，视频处理单元21的处理对象是一组多元的视频数据，换句话讲就是该视频数据的帧或者场。因此每组视频数据都对应于一帧或一场，这帧和场是由安排成沿水平线用垂直扫描方式或依据光栅扫描方式的一定量的图像元素所组成。该视频数据可能是一个含有亮度数据Y，蓝色色度数据Cb和红色色度数据Cr组成的NTSC技术的彩色数据序列。在这种方式描述中，在此之前这亮度和色度数据量取决于编码的方式，例如，4∶2∶2。
一般来说，视频处理单元21依据MPEG方案用相互关联的帧或场来压缩编码视频数据及与视频数据即帧或场相对应区域的宏块的图像元素。每组视频数据包含这些在宏块行和宏块列内的宏块。根据MPEG体系，每个宏块由16×16图像元素组成，即16个像素行，由16个像素组成的每个象素行具有按16个象素列排列的16象素行的256个象素。
每个象素行也可以称为子块并且它被分为四个字长的四块。通常在视频处理器中，SDRAM接口19根据SDRAM的地址信号以具有四字长的信号脉冲串将每个子块从视频接口17传输到存储器组中的一个组，象15(1)和15(2)中去。同样类似地也从存储器组中的一个组传输到视频处理器单元21中去。处理这些子块是从与视频数据有关系的存储器组中读出，然后视频处理单元21再提供已编码的数据返回到SDRAM接口19中。与SDRAM接口19相接的数据流接口23产生作为编码的位数据流的编码数据，即作为设备输出信号而输出OUT。附带讲一下，视频处理单元21并不需要按照MPEG体系规定地处理来自SDRAM13的视频数据，而在别的体中却是需要的。因此对于SDRAM接口19可以不必需要基于宏块形式而是根据任何其它视频数据单元在SDRAM13与视频处理单元21之间传输视频数据。
翻到图2我们可继续参照图1及假定宏块被使用，视频数据的一部分包括在第一个宏块行内，在这行中第(1，1)和第(1，2)宏块被全部画出，每个宏块在列的方向上画的长度长一些是仅仅为了方便于图解清楚。在第一宏块行内第(1，3)个宏块几乎是完整的但右边切掉一小部分。紧邻第一行宏块下面，只是部分地画出第二宏块行其中第(2，1)到第(2，3)宏块是部分画出。(1，1)宏块由64个字组成，每个都画成小矩形来表示，并且被分为从第1到第16个子块。这些子块按预先规定的顺序在视频数据的连续编号。在这里假定第(1，1)个宏块内从第一到第十六子块已定义为子块N，N+1，N+2，N+3，N+4，…和N+15，其中N是整数表示在视频数据宏块中位置。随着这些连续的子块编号被忽略，每个宏块中的宏块认为与上述的第(1，1)宏块一样看作从第一到第十六个子块。
按照光栅扫描，图2中视频数据生成的象素从左到右，象素首先是沿着第一宏块行中宏块的第一子块，象素然后沿着第一宏块行中第二子块，....，沿着第一宏块行中第十六子块，然后不管是否该视频数据相对应的是每一帧还是每一场最后都是沿着第二宏块行中的第一子块都是。在常规的包括两个存储器组15(1)和15(2)的视频处理器SDRAM13中，在宏块行和列中宏块的那些相邻的子块交替地写进存储器组15(1)和15(2)中。例如，有斜影线的子块写入A存储器组15(1)。没有斜影线的子块写入B存储器组15(2)。因此控制信号产生一地址信号ADD与指定在存储器组15(1)和15(2)的存储单元上的SDRAM的地址信号相一致。类似地，SDRAM接口19为提供给视频处理单元21数据响应于控制信号从存储器组15(1)和15(2)中，产生存储器地址信号加到用在压缩编码中连续的视频数据的子块上。
参照图3及图1和图2，如何读取SDRAM13的视频数据将被详细的描述。在上述描述的方式中，视频处理器与时钟系统的时钟周期保持同步。时钟系统用图解方式描绘在顶部或者标有插图说明CLK的第一行中。沿着具有一插图COMMAND的第二行，相应于存储器组15(1)和15(2)的激活指令A和B分别用矩形ACTa和ACTb来标明。对存储器组15(1)A和15(2)B读出自动预充电指令分别用矩形RDAa和RDAb来标明。靠这些自动预充电命令，存储器组15(1)A和15(2)B中的预充电操作即启始如在图中分别用椭圆符号标明的PREa和PREb处。这些指令相应于图中第三行的CS指令信号设定后就可有效。
为了存取存储器组15(1)A和15(2)B中的存储单元数据，行存取选通脉冲RAS和列存取选通脉冲CAS被标绘在图中第四行和第五行上。在这个时序图中CAS定为三个时钟周期长。读和写操作是通过图中第六行写允许信号的低电平和高电平分别标绘在SDRAM的地址信号中。按照这些指令，存储器15(1)和15(2)中的被指定存储器组是用存储器组地址信号A11(图中第七行)标明的，而存储序列中指定存储器是用序列地址A10(图中第八行)标明的。在每个存储器组15中存储单元是由第九行具有ADD的插图标志的存储器地址信号所确定。现在已清楚，SDRAM19产生指令COMMAND送到存储器地址信号ADD总的作为SDRAM的地址信号ADDR。
在图3中，存储器组A和B的部分存储序列用参考编号27(1)和27(2)图解地标示在第十行或者说图中底部。大家应该清楚在第十行中，对应于视频数据的每个字的存储单元都是用类似于我们熟悉的在图中第二行标示指令形式的矩形来表示。可以推测宏块中的象素在读之前已存在存储序列27(忽略后缀1和2)中，该序列包含子块N到N+15中的字用目前的Oa0，Oa1，Oa2，Oa3，…，Oa63，和Oa64表示，而在第(1，2)个宏块中的字用Ob0，Ob1，Ob2等来表示。在常规的视频处理器中，SDRAM接口19产生存储器地址信号ADD以用于从存储器组15(1)和15(2)中读取象素，并作为信号脉冲串，送到视频处理单元21中，如第十行中描述的方式。这就是说存储器组15(1)和15(2)交替地读直到最后两个视频数据的象素传输到视频处理器单元21。
转到图4并继续参照图1和图2，如何将视频数据写入到与该常规视频处理器有关的SDRAM13中去将更详细地加以描述。这个写操作与图3中所述的读操作区别不大。写入自动预充电指令的描绘如图3一样，相应于存储器15(1)A和15(2)B分别是用WRAa和WRAb表示在第二行中。第(1，1)级和第(1，2)级宏块的字定时地写入存储器组15(1)和15(2)的存储序列27(1)和27)2)中，写入的定时时间比读出早三个时钟周期间隔。
再参照图1和图5，按本发明提出的一实施例的一个视频处理器与图1中所述的常规视频处理器是相同的。如图5中所示，SDRAM接口19包括一个输入(1N)缓冲寄存器RAM(随机存储器)29是为了暂时存储用，这暂存的数据是从视频接口17传送到这儿的已送到的视频数据TVD。因此，视频接口17和输入缓存RAM29结合起来用作临时存储视频数据序列的缓存器，即为设备输入信号IN存储数据的。
地址发生器14是用于产生SDRAM的地址信号ADD为传送到象15(1)和15(2)这些SDRAM13的存储器组。控制信号CONT电视频率接口17提供，而控制器33控制地址信号发生器14，这种控制方式将在下面描述。视频接口17和控制器33结合用于各自响应于视频数据序列的控制安排去产生一个输出信号，该信号类似于用在常规视频处理器的控制信号并且也可以认为是一个控制信号。
暂时参看一下图6，这是图2中所示的视频数据的一部分。每一个宏块都用一个大一点的正方形来表示。在图示中的视频数据部分，(1，1)项到(1，3)项，(2，1)项到(2，3)项，以及(3，1)项到(3，3)项宏块都被完整地表示出。在(1，1)项宏块中，这些字都用小的正方形表示而且如图3和图4一样编了号从0到63。大家应该注意到在图6中，仅有子块N，N+1和N+15被标绘成在高上比它们的长有些夸大，每个子块有16象素长，而子块N+2到N+14被省略。这是为了描绘每个宏块为矩形。
与用在常规视频处理器中的存储器地址信号对照，本发明中的存储器地址信号是为每宏块中的象素指定一个存储器组中的一个存储序列。换句话讲，第(1，1)项宏块的字0到63被指定为存储器组可能仅仅是A存储器组15(1)中的一存储序列。在这种方式中，存储器组如15(1)和15(2)是交替地被指定给宏块中的象素。当存储器组是A存储器组15(1)和B存储器组15(2)并且第(1，1)项宏块被安排给了存储器组15(1)时，第(1，2)项和第(2，1)项宏块安排到B存储器组15(2)，在B存储器组1 5(2)中他们的象素被指定到不同的存储序列。在这种方式中，每个象素数据中的宏块是以交替方式分派到A存储器组15(1)和B存储器组15(2)。
再回到图5并参照图1和图6，SDRAM接口19还包含一个连接到如15(1)和15(2)这样的存储器组的读出宏块(RD MB)缓冲寄存器RAM35，这是用于临时存储来自存储器组并与最后两个视频数据有关的宏块的象素。这些帧或场视频数据从读出宏块缓存RAM35出来被传送到视频处理器21，并且这些数据与一个选定的用作压缩编码视频数据基础的一帧或一场一起被压缩编码到编码后的视频数据中。一个与存储器组，如15(1)和15(2)相连的传输(TRANS)缓存RAM37是用于暂时存储编码后的视频数据。一个控制(CONT)缓存RAM39是用于暂时存储来自存储器组15(1)和15(2)中经选定的帧或场视频数据，这数据是用在控制传输缓存RAM37以致后者37生成选定的视频数据帧或场作为一个视频数据位流。连接到存储器组15(1)和15(2)的是一个用于重新编排的输出(OUT)缓存RAM41，如果需要的话，该缓存RAM41是用于重新将视频数据流组合编码的位流中去，传送到数据流接口23的该编码位流与常规视频处理器中的相同。现在已明白，视频处理单元21，数据流接口23，读宏块缓存RAM35，传输缓存RAM37，控制缓存RAM39以及输出缓存RAM41结合在一起用作一视频处理的组合以便压缩编码数据序列成为编码的位数据流，而且也明白这种组合是能和上述常规视频处理器的视频处理单元21及数据流接口23相配合一致的。
现在参看图7以及图1，5和6，视频数据序列的象素的读取将与上述视频处理器一起加以描述。大家应注意到除事实上图6明显不同于图2外，图7类似于图3。
在图7中，应该特别注意第(1，1)项宏块的象素被指定为存储器组(如A15(1))的存储序列之一。在第二行中，代替图3中描绘的每个读出自动预充电指令，这里用的是以前已基本上描述过仅用于A存储器组15(1)的读出指令，在图中用矩形RDa标明。沿着最底下的一行，这存储序列仅仅是用于A存储组15(1)；所以只有一个简单编码27而没有后缀(1)。受控制器33控制的地址信号发生器31为A存储器组15(1)提供存储器地址信号ADD，该地址信号ADD连续地指定用于存储和读出第(1，1)项宏块中存储序列27中的存储单元。这个宏块中的字0到63写入读出A存储器组15(1)和存储列27中，并用Oa0，Oa1，Oa2，.....Oa62，和Oa63表示。
翻到图8并参照图1和5到7，所描述的是图示视频处理器存储序列27中第(1，1)项宏块的象素的写入操作。图8即对应于图4所用的与常规视频处理器有关的描述。\par在图8中，上述的写入指令代替了图4中所用的写入自动预充电指令，而且除第二行中用于第(1，1)项宏块的存储器地址信号序列的最后一个指令外，其他都是用矩形Wra标绘出来。第(1，1)项宏块的字被写入A存储器组15(1)的存储序列中如Oa0，Oa1，Oa2，……，Oa62和Oa63。
图3、4、7和8现在将用来举例说明本发明利用时钟周期数获得优点，这些时钟周期在传送16个信号脉冲串，即根据本发明在该视频处理器的和每个数据的每个宏块中的64个象素，而在常规视频处理器的每组数据中的两个宏块总起来有64个象素。在图3或图4中，用了四个激活指令，第一个用于两个存储器组中的一个如A存储器组15(2)和A存储器组15(1)直到最终轮到两个存储器组中的另一个，即B存储器组15(2)。然后是16个读或写自动予充电指令。在图3或图4中，在予充电操作实际开始产生之前必需有两个时钟周期。这个予充电操作持续三个时钟周期直到完成。作为一个序列，它占用(3+4×2)×8+3+2，即93个时钟周期。对于64字的传输效率等于64/93×100＝68.8％。
在图7或图8中，用了仅仅一个激活指令，15个读或写命令以及一个读或写自动予充电命令。在这种情况下，在实际予充电操作开始直至持续四个时钟完成之前五个时钟周期是必不可少的。结果，它占用了3+4×15+5+4，即72个时钟周期。因此传输效率是64/72×100＝88.9％。这个时钟周期比常规视频处理器所必不可少的时钟周期数量少21个时钟周期。传输效率改进了20.1个百分点。现在应该很清楚地明白本发明的视频处理器是以更高的速度工作并且提高了传输效率。
再参考图1和图5，传送视频数据可以从输入接口17传送来然后作为存储数据用光栅扫描存储在输入缓存RAM29中。在这种情况下应该将每个视频数据中每个宏块的象素按照每个存储器列中一个相继另一个存储序列地选送到存储器组中的一个，如A存储器组15(1)中去，以便响应于存取信号由地址发生器31提供给缓存RAM29中。为了这个目的，必须使用一个图5中没有显示出的连接方式，而且它是不同与在地址发生器31和存储器组如15(1)和15(2)之间的连接。而是采用如下方式大家可能明白当存储器组是两个时，依据本发明，这些象素在输入缓存接口17中被重新按每四个字的序列排列在常规视频处理器中，和重新排列在随宏块一起按交替方式选送而入的各组视频数据中，从而再存储在输入缓冲器29中。
在本发明中还有可能使输入接口17包括一个由输入缓存RAM29，地址发生器31与控制器33或者是相似的操作电路元件组合在一起的部分，而不是在SDRAM接口19内。在这种情况下，控制信号CONT用在输入接口而不传送到SRAM接口19中去。
根据本发明不言自明的是：这种视频处理排列按对于任何即使与MPEG不同的方案都能至少处理两个视频数据。同样可能使这种视频处理排列是处理任何单元中的而不是宏块单元中的象素或脉冲串信号。按照本发明甚至当由视频处理器产生的编码位数据流能够扩展到一个作为输入信号提供的该视频数据序列的再生品，该视频数据序列的再生品是指在一已知视频处理器中将已编码位流重新无变化地扩展解码的信号。当或者上面谈到的控制排列、或者相应的操作排列是包括在输入接口19中时，可以认为这种输入接口17是一种新的控制排列。当SDRAM13含有大量的存储器组时，就可以从中选取用于予定视频数据量的宏块的并行存取存储器组6，即帧或场，以便用于压缩编码。

Claims (9)

1、用于视频数据序列压缩编码的一个并行存取帧存储器组中的一个排列宏块的视频数据排列方法，所述的每个宏块包括一个所述视频数据象素的预定数量，每个包含多个存储序列，其特征是包括一个将每个宏块的象素指定给所述的一个存储器组中的所述的一个存储序列的步骤。
2、根据权利要求1所述视频数据排列方法，其特征在于所述视频数据中的宏块被排列在宏块行和宏块列中以致一宏块在每宏块行和每宏块列中分别与两个宏块相邻，其特征在于在所述的指定步骤中是将所述一个宏块和所述的两个宏块中的象素指定给所述的第一和第二存储器组以致使这些宏块在所述的每个视频数据中以交替方式分配到所述的第一和第二存储组。
4、根据权利要求1到3任何一个所述的视频数据排列方法，所述视频数据序列的象素是按光栅扫描的顺序以一视频数据序列形式提供的，还在于包括一个将所述的所提供数据序列作为缓冲寄存序列中每个宏块的象素指定给所述一个存储器组中所述一个存储序列。
5、用于处理视频数据序列的视频处理器，包含一个视频处理装置用于将所述的视频数据根据一含有多个并行存取存储器组的帧存储器中读出的宏块进行压缩编码而成一编码位数据流，每个存储器组包含视频数据的预定数量，每个存储器组包含多个存储序列，其特征在于：
用于暂时存储所述视频数据作为被存数据的缓存装置；
用于响应于所述序列而产生控制信号的控制装置；以及
用于响应控制信号而产生一地址信号的产生装置，该地址信号标定在所述一个存储器组的一个所述存储序列上，以便于使这些象素归属于所述被存数据中的各个宏块中去。
6、根据权利要求5所述的视频处理器，所述宏块排列在所述视频数据中的宏块行和宏块列中，其特征在于所述控制装置产生所述控制信号以便使所述的地址信号周期地标定所述的存储器组，一次将一个所述地址信号对应指定给所述的一个存储器组上，将所述每个宏块以及在每宏块行和宏块列中与该所述宏块相邻的两个所述宏块中的象素分别地都加以标定。
7、根据权利要求5或6所述的视频处理器所述存储组是第一和第二存储组，其特征在于所述控制装置产生所述控制信号以便使所述地址信号交替地标定所述的第一和第二存储器组中的一个存储器组，从而将宏块中的象素以交替的形式排列在各个视频数据中。
8、根据权利要求5到7中任一所述的视频处理器，其特征在于所述控制装置产生所述控制信号以便使所述地址信号伴随有一激活指令，在存取一标定的所述存储序列和放弃一标定所述存储序列时，分别用于激活一所述标定的存储序列的序列地址和激活予充电要寻址的存储序列。
9、根据权利要求5到8中任一个所述的视频处理器，所述高频数据的象素在所述顺序中按光栅扫描顺序排列，所述每个宏块的象素被分成第一组多元子块，每个子块由第二组多元象素构成，其特征在于所述控制装置产生所述控制信号以便使所述地址信号一个宏块接一宏块及一个子块接一个子块地将所述存储数据的象素分配到所述一个存储器组中的所述一个存储序列中去。
10、根据权利要求9所述的视频处理器，其特征在于所述第一和第二多元体的每一个等于16。
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