CN1105454C - 对多个连续接收的数据元素重新排序的装置和方法 - Google Patents

Abstract

一种数据转置系统将以列序接收的N个数据元素的连续输入组重新排序为以行序排列的相应的数据元素输出组。该系统包括一个具有N个数据元素存储位置的存储器和一个用于重复地产生一系列不同序列地址信号的转置地址发生器。每个序列的地址信号被顺序地加载到存储器上以读出存储在所访问的存储位置中的数据元素以提供数据元素的输出组。所读出的每个数据元素均被相应的在其相关序列中的相应地址信号的顺序上的下一个输入组的数据元素替换。

Description

对多个连续接收的数据元素重新排序的装置和方法

技术领域

本发明涉及一种用于将一个数据信号从所接收的第一顺序转置为不同于第一顺序的第二顺序的系统，更具体地说是关于一种可以利用一个减小了容量的存储器来实现的数据转置系统。

背景技术

在许多应用中，一种智能信号以一组分别包含一系列单独数据元素的数据块的形式编码，传输，及接收。根据这些数据块产生的方式及其在系统中的最终用途，需要将每个块的数据元素频繁地从其被接收的顺序转置为满足所需用途而不同的顺序。例如，在一种高清晰度电视系统中，视频数据的一帧可以被分为相对较小的数据块的一个矩形阵列以易于在传输之前进行数据编码。另外，为了提高编码效率，发现将每个块中的数据元素排列为列序十分方便，从而将视频数据以按列序排列的数据元素的连续块的形式进行编码及传输，而在接收器中，需要以一个行扫描格式提供数据元素以使视频数据能够被栅格化从而再现电视图象。因此需要将视频数据从其被接收的列序转置为适于再现视频图象的行扫描顺序。

一种用于将数据从一种顺序转置为另一种顺序的著名技术是所谓的乒乓系统。在该系统中，两个分别具有对应于数据块的预定数目大小的存储体被交替地操作，这样当数据被写入一个存储体中时，数据被同时地从另一个存储体中读出。通过在两个存储体之间适当地切换所产生的写入和读取地址信号，可以方便地将数据元素重新排列为所需的格式。尽管这种乒乓数据转置系统十分灵活，但由于其需要一个能够存储被转置数据元素数目的至少两倍的存储器，从而造成了存储器的极端浪费。

另一种熟知的数据转置系统以所谓的离散余弦变换(DCT)转置RAM为代表。DCT转置RAM代表了一种其中通过交替地访问一个相应大小的存储器而将数据元素写入存储器行及从存储器列中读出所存储的数据元素从而将数据元素的一个正方形阵列从行序转置为列序的系统。尽管该系统只需要一个具有对应于被转置数据元素数目的大小的存储器，但其应用范围仅局限于数据元素的正方形阵列。

发明内容

因此，本发明的一个基本目的是提供一种用于将数据从一种顺序转置为另一种顺序的改良系统。

本发明的另一个目的是提供一种可以使用一个最小容量的存储器来实现的改良数据转置系统。

本发明还有一个目的是提供一种除了正方形布局之外还可用于以其它布局排列的数据元素的改良数据转置系统。

根据本发明的一个方面，提供了一种用于将所接收的N个数据元素连续组重新排序的装置，其特征在于包括：具有N个用于存储N个数据元素的存储位置的存储装置；用于分别产生一系列不同的地址信号序列并将所产生的连续序列的地址信号顺序地加载到存储装置的地址信号发生装置，由此所接收数据元素的第一组的数据元素以第一预定顺序写入存储装置，从存储装置中读出所接收数据元素的第一组的数据元素并将所接收数据元素的第二组的数据元素以不同于第一预定顺序的第二预定顺序写入存储装置，并且，所接收数据元素的第一组的每个数据元素从存储装置读出并在所接收数据元素的第一组的下一个数据元素从存储装置中读出之前用所接收数据元素的第二组的一个数据元素将其替换，并且，存储装置包括第一和第二存储体，每个具有N/2个存储位置并包括用于将所产生的每个序列的地址信号加载到每个存储体上的装置。

根据本发明的另一个方面，提供了一种用于将多个连续接收的数据元素组重新排序的方法，其中数据元素的每个组均包括N个数据元素，而每个数据元素组中的数据元素以列序接收并被重新排序为行序，其特征在于包括：将第一组数据元素以第一顺序写入一个存储器的N个存储位置中；在将第二组数据元素以第二顺序写入N个存储位置的同时以第二顺序从N个存储位置中读出第一组数据元素；在将第三组数据元素以第三顺序写入N个存储位置的同时以第三顺序从N个存储位置中读出第二组数据元素，其中第一顺序、第二顺序和第三顺序是不同的，并且存储器具有第一和第二存储体，第一和第二存储体分别具有N/2个存储位置，而该方法还包括几乎同时将地址信号加载到两个存储体上的步骤。

附图说明

接下来通过所附加的权利要求中的特性对本发明的特点(据信具有新颖性)进行阐述。通过接下来结合附图的说明可以对本发明，及其另外的目的和优点有一个全面的了解，图中相似的标注表示了相似的组成部分，其中：

图1所示为以列序所接收的一组15个数据元素的图形描述；

图2所示为一个具有15个数据元素存储位置的矩形存储器阵列的图形描述，其地址分别对应于相应存储位置的编号；

图3A-3G所示为根据本发明对图2所示的存储器阵列进行的操作的图形描述；

图4所示为本发明的一个实施例的方框图；

图5所示为用于说明本发明图4所示的实施例的操作的波形图；

图6所示为本发明的另一个实施例的方框图；

图7所示为本发明的又一个实施例的方框图；

图8所示为以列序接收的一组12个数据元素并用于说明图7所示的实施例的操作的示意图；

图9所示为本发明的又一个实施例的方框图；

图10所示为用于说明本发明图9所示的实施例的操作的波形图；

具体实施方式

下面将结合图1-3所示的数值示例及图4所示的相关电路对本发明的原理进行说明。其后将给出用于阐明这些原理的具体实施例及其改进型。

图1所示为15个数据元素A-O的一个矩形阵列10，其可以空间地表示10个视频数据的一个帧的对应部分，其应被理解的是A-O的各个元素能够分别实际代表多个数据元素构成的一个更精细的序列。矩形阵列10包括12，14，16，18，20五个数据元素块。每个块包括以列序排列的三个数据元素(例如，块12包括元素A-B-C)。数据元素A-O(如上所述被排列为列取向的块以便于编码)按由块12开始从顶到底的顺序一个块接一个块地传输。因此，矩形阵列10包括一组以A-B-C-D-E-F-G-H-I-J-K-L-M-N-O顺序连续传输及接收的数据元素。与其类似的连续组以相同的顺序传输及接收从而构成了整个视频帧。

其应被注意的是，尽管矩形阵列10的数据元素是以列序传输及接收的，为了再现其所代表的图象需要将数据元素以栅格化或行取向形式表示。换句话说，需要以A-D-G-J-M-B-E-H-K-N-C-F-I-L-O顺序提供所接收的数据元素A-O。因此需要一个数据转置系统将每组15个所接收的数据元素从所接收的列序重新排序为所需的行序。接下来对根据本发明所实现的该转置的方式进行说明。

更具体地说，图2所示为一个具有标号为0-14的存储位置的5×3存储器22，其对应于矩形阵列10。正如接下来将被更详细地说明的，通过产生一个重复序列的地址信号并响应一个给定序列中的每个地址信号，通过读取存储在由其所确定的存储位置中的数据元素并用下一组数据元素中相对位置与该序列中的地址信号相同的数据元素替换其内容，实现了数据元素A-O的所需转置。上文所述如图3A-3G所示，其描述了响应地址信号从存储器22的不同位置中读取或写入的用符号X/Y表示的数据元素(其中X表示从所寻址的一个存储位置中读出的一个数据元素，而Y表示被写入同一个存储位置中的数据元素)。

如图3A所示，首先假设存储器22的内容未知。存储器22上所示的初始地址序列使得所接收的第一组数据元素A-O被写入存储器22的所示位置中。响应初始序列从存储器22中读出的未知数据元素用每个相应的存储位置的X位上的虚线表示。

如图3B所示，存储器22响应第二地址信号序列Mi进行操作以读出由其确定的数据元素并存储紧接着的数据元素组的数据元素。更具体地说，可以看到，响应序列Mi的第一地址信号，所存储的数据元素A从存储位置0中被读出并被下一个数据元素组的数据元素A(即A/A)替换。下一个数据元素D从存储位置3中被读出并被下一组的数据元素B所替换(即D/B)。接下来，数据元素G被接着从存储位置6中读出并被下一组的数据元素C所替换(即G/C)，如此继续。因此，由上述可知，尽管数据元素是以A、B、C、…N、O的列序接收的，但其是以所需的行序或栅格化顺序A、D、G、…、L、O从存储器22中读出的。

图3C-3F所示为存储器22分别响应第三，第四，第五和第六序列M₂，M₃，M₄，M₅的地址信号的连续操作。在每种情况中，可以看出数据元素是以所需的栅格化顺序从存储器22中读出的。最后，在图3G中，存储器22被恢复为图3A所示的情况，而整个过程从地址信号序列开始重复进行。

为将以列序接收的一个给定大小阵列的数据元素转置为行序所需的不同地址信号序列可以用如下的数学表达式表示：

     M_i(n)＝(n*Rⁱ)mod(N-1)            n＝0，1，2，…，N-2(1)

     M_i(n)＝N-1                        n＝N-1，

在上述表达式中，N为阵列或组中数据元素的个数(即存储器22中的存储位置的个数)，而R为该阵列的行数。因此，在图1-3的示例中，N＝15而R＝3。此外，上述表达式在恢复为初始序列之前所产生的不同地址序列的个数L可以通过求解满足下式的最小值L来确定：

    (R^L)mod(N-1)＝1               L不为0            (2)

对上式可以很容易进行说明，例如对于上面所给出的示例(R＝3，N＝15)，则L＝6。

为了更易于理解，现在利用的表达式对图3所示不同序列的一些示例性地址信号进行计算。第二序列(i＝1)的第四项(n＝3)为：

    M₁(3)＝(3*3¹)mod(14)

         ＝(9)mod(15)

         ＝9

类似地，第三序列(i＝2)的第九项(n＝8)为：

    M₂(8)＝(8*3²)mod(14)

         ＝(72)mod(14)

         ＝2

第六(i＝5)及最后序列的第五项(n＝4)为：

    M₅(4)＝(4*3⁵)mod(14)

         ＝(972)mod(14)

         ＝6

图4所示为实现上述表达式(1)的本发明的数据转置系统的硬件实施例。一个数据源30在时钟信号的作用下将连续组的数据块12-20加载到一条数据总线32上。其应被理解的是数据源30可以实际包括一个实际接收器的一部分，其被图示为一个数据源仅仅是处于简洁的目的。数据总线32通过一条双向总线34耦合到存储器22的数据端口。存储器22从一个读/写发生器36(其也在数据时钟信号的作用下进行操作)接收相应的读和写控制信号，并从一个多路转换器38的一个输出接收地址信号。一个计数器由数据时钟信号同步以分别将计数值0、1、…、14加载到乘法器42的一个输入上，而将溢出信号加载到一个状态机44上(其可以另外以一个小ROM的形式来实现)。状态机44的输出通过一个模14电路46加载到多路转换器38的B输入上。多路转换器38的A输入被硬线连接到一个14的计数上，计数器40的溢出输出被供给到多路转换器38的选择输入A/B上。

在操作中，加载到乘法器42上的计数器40的输出对应于上述表达式(1)中的地址信号序列的索引n，而每当状态机44接收到来自计数器40的溢出信号时便通过程序供给适当的值。乘法器42的输出(其代表表达式(1)中的(n^*)项)被模14电路46转换为模14形式并被加载到多路转换器38的B输入上。多路转换器38将其B输入加载到存储器22的地址端口作为每个序列的第一到十四地址项，并从其A输入加载计数14(即N-1)作为每个序列的最后(即第15)项。其应被理解的是多路转换器38的输出实现了表达式(1)，因此，代表了图3A-3G所示的地址信号的重复序列。这些地址信号序列被用于如结合图3A-3G所说明地从存储器22中读取数据元素及将数据元素写入存储器22中以实现所需的接收数据元素从列序到行序的数据转置。

参照图5所示的时序信号可以更容易地理解存储器22的操作。特别地，发生器36在数据时钟信号的每个正半周期期间产生读信号，而在时钟信号的负半周期期间产生写信号。其结果是，响应所加载的给定序列的每个地址信号，从存储器22中所访问的存储位置中读出一个数据元素并通过总线34和32将其加载到数据输出，其被来自接下来的数据元素组的下一个数据元素(其在数据源30的输出被验证)所替换。因此，根据供给到存储器22的地址端口的地址信号序列在数据时钟信号的每个周期内执行读/写操作X/Y以实现上述的表达式(1)从而实现本发明的数据转置算法。

图6所示为本发明的数据转置系统的另一个实施例，其不再需要图4所示的实施例中的乘法器42。图6所示的实施例产生与图4所示的实施例相同的地址信号序列，但其是通过实现如下的表达式来实现的：

    M_i(n)＝0                               n＝0

    M_i(n)＝(M_i(n-1)+Rⁱ)mod(N-1)         n＝1，2，…，N-2

    M_i(n)＝N-1                             n＝N-1(3)

在本实施例中，状态机44再次产生值，但在此情况中，是将其加载到一个加法器50的第一输入。加法器50的输出通过模14电路46耦合到锁存器52(其输出反馈到加法器50的第二输入上)的输入上及耦合到多路转换器38的B输入上。因此，在每15个计数序列期间，单个序列的合适值通过锁存器52及加法器50被递归地加到其自身的模14上以根据表达式(3)得到地址信号序列的正确值。每个序列的第一地址项总为0(即＝0)。该值是通过在前一个序列的末端响应计数器40的溢出输出将锁存器52清零而得到的。每个序列的最后一个地址项总为14。如图4所示的实施例，该值是通过利用计数器40的溢出输出将一个硬连线值14直接地路由到存储器22的地址端口而得到的。

需要指出的是，为了便于更好地理解本发明，对需要被转置的数据元素的数目进行了故意的限制(由此便也限制了相关存储器的大小)从而对上述示例进行了或多或少的简化。本发明不应该仅局限于此，其实际上可被用于转置任何数目的数据元素。例如，在一种高清晰度电视系统中，可能有必要利用一个具有一个包括6行乘20列(即N＝120)的存储位置的矩形阵列的存储器对120个数据元素进行转置。然而，本发明的原理仍将保持不变。因此可以在仅作出一些微小的改动的情况下继续应用与图4及图6中所示相同的硬件实施例。具体地说，存储器22的大小必须被增大以适应6×20的存储位置阵列，计数器40必须被改为从0到119计数，电路46必须被改为进行一个模119的转换，而状态机44(或一个相应的ROM)必须被重新编程为分别产生16个不同的值，即每16个不同的119项地址信号序列有一个。

如上所述的数据转置系统仅需要现有技术的乒乓装置所需存储器大小的一半，但由于该存储器必须在与乒乓系统中的两个存储体实现一次同步读-写的时间相同的时间内执行完一次读/写操作，其地址访问时间必须快大约25％左右。图7所示为本发明的另一个解决了上述局限性的实施例，其存储体以相对于图4和图6所示的实施例的速度的一半进行操作。

例如，如果所接收的数据元素A-L被接收为如图8所示的一个3×4数据元素阵列，其接收顺序为ABCDEFGHIJKL，而需要将其转置为栅格化顺序ADGJBEHKCFIL。所需的转置可以利用图4或图6所示的实施例令参数N＝12及R＝3来完成。因此必须产生5个重复的12项地址序列以对12数据元素存储器进行适当的操作。

而图7所示为如何以一半的速度操作存储器完成相同的转置。具体地说，输入数据被加载到一个多路输出选择器60(其以数据时钟频率的三分之一的速率进行切换以交替地将3个数据元素块分隔到一对数据总线62和64上)。在FIFO缓冲器66和68中分别进行完缓冲之后，数据元素被加载到一对分别为3×2大小的RAM存储体70和72的数据端口。RAM存储体70和72由一个根据图4或6所示的实施例所建造的转置地址发生器74同时寻址并以数据时钟速率的一半的速率进行操作。其应被理解的是用于实现转置地址发生器74的参数为N＝6及R＝3，从而使得4个6项地址序列以数据时钟速率的一半的速率分别地被加载到RAM存储体70和72上。从RAM存储体70和72读出的数据元素被加载到一个以数据时钟速率进行切换以在其输出重建被转置的数据序列的多路转换器76上。

图7所示的实施例以FIFO缓冲器66和68的形式承受了存储器性能损失。然而，在对具有比图8所示的示例性阵列要多得多列的数据元素阵列进行转置的实际系统中该存储器性能损失却明显地降低为整个存储器的百分之一。

图9所示为本发明的另一个实施例，其存储器速度要求与现有技术的乒乓装置相同，但其采用了一种更昂贵的存储器。具体地说，该实施例包括一个双端口RAM80(其具有一个数据输入端口82和一个分离的数据输出端口84)。一个根据图4或图6所示的实施例建造并以数据时钟的速率进行操作的转置地址发生器86产生地址信号序列，其被加载到双端口RAM80的读输入和锁存器88的一个输入上。锁存器88在将地址序列加载到双端口RAM80的写输入上之前将其延迟一个与数据时钟相应的时间间隔。数据时钟和存储器读和写信号之间的关系如图10所示。可以看出在本实施例中本发明是通过根据序列从双端口RAM80读出数据元素同时将适当的输入数据元素写入先前被读取的存储位置中来实现的。

上文中对本发明的某些修正进行了讨论。对于那些工作于本发明所涉及的技术领域的技术人员来说还可以进行其它的修正。例如，上文中是结合列序数据元素到行序数据元素的转置对本发明进行说明的，然而，本发明还可用于行序数据元素到列序数据元素的转置，或用于任意顺序的数据元素到任意顺序的数据元素的转置。

因此，对本发明的上述说明仅能被理解为示例性的其仅出于指导那些技术熟练者实现本发明的最佳模式的目的。在不背离本发明的精神的条件下可以对其细节进行很大地改动，并保留在附加的权利要求的范围之内的所有修正的专有使用权。

Claims (12)

1.一种用于将所接收的N个数据元素连续组重新排序的装置，其特征在于包括：

具有N个用于存储N个数据元素的存储位置的存储装置；

用于分别产生一系列不同的地址信号序列并将所产生的连续序列的地址信号顺序地加载到存储装置的地址信号发生装置，由此所接收数据元素的第一组的数据元素以第一预定顺序写入存储装置，从存储装置中读出所接收数据元素的第一组的数据元素并将所接收数据元素的第二组的数据元素以不同于第一预定顺序的第二预定顺序写入存储装置，并且，所接收数据元素的第一组的每个数据元素从存储装置读出并在所接收数据元素的第一组的下一个数据元素从存储装置中读出之前用所接收数据元素的第二组的一个数据元素将其替换，并且，存储装置包括第一和第二存储体，每个具有N/2个存储位置并包括用于将所产生的每个序列的地址信号加载到每个存储体上的装置。

2.如权利要求1所述的装置，其特征在于所接收数据元素是以列序接收而从存储装置中是以行序将数据元素读出的。

3.如权利要求1所述的装置，其特征在于存储装置的存储位置被排列为R行且地址信号发生装置包括用于根据如下的表达式产生地址信号的一系列不同序列的装置：

    M_i(n)＝(n*Rⁱ)mod(N-1)           n＝0，1，2，…，N-2

    M_i(n)＝N-1                       n＝N-1，

其中对每个不同的序列i从0增加到(L-1)，而选取满足表达式(R^L)mod(N-1)＝1的最小非零整数为L。

4.如权利要求1所述的装置，其特征在于存储装置的存储位置被排列为R行且地址信号发生装置包括用于根据如下的表达式产生地址信号的一系列不同序列的装置：

    M_i(n)＝0                         n＝0

    M_i(n)＝(M_i(n-1)+Rⁱ)mod(N-1)    n＝0，1，2，…，N-2

    M_i(n)＝N-1                       n＝N-1

其中对每个不同的序列i从0增加到(L-1)，而选取满足表达式(R^L)mod(N-1)＝1的最小非零整数为L。

5.如权利要求1所述的装置，其特征在于所接收的N个数据元素的每一组被接收为多个数据元素的连续列，其中这些列为偶数和奇数列，该装置包括用于将偶数列的数据元素提供给第一存储体而将奇数列的数据元素提供给第二存储体的装置。

6.如权利要求5所述的装置，其特征在于地址信号发生装置重复地产生一系列不同序列的地址信号以从第一和第二存储体中读出数据元素，且所述的重新排序装置包括用于将从第一和第二存储体中读出的数据元素合并为一个由交替从第一和第二存储体中读出的连续数据元素组成的数据元素串行流的装置。

7.如权利要求1所述的装置，其特征在于存储装置包括一个具有数据输入和输出端口及读和写控制信号输入的双端口RAM，其中所述的重新排序装置包括用于将所产生的每个不同序列的地址信号加载到读和写控制输入的装置，而加载到写控制输入的地址信号被一个与加载到读控制输入的地址信号有关的数据元素延迟。

8.一种用于将多个连续接收的数据元素组重新排序的方法，其中数据元素的每个组均包括N个数据元素，而每个数据元素组中的数据元素以列序接收并被重新排序为行序，其特征在于包括：

将第一组数据元素以第一顺序写入一个存储器的N个存储位置中；

在将第二组数据元素以第二顺序写入N个存储位置的同时以第二顺序从N个存储位置中读出第一组数据元素；

在将第三组数据元素以第三顺序写入N个存储位置的同时以第三顺序从N个存储位置中读出第二组数据元素，其中第一顺序、第二顺序和第三顺序是不同的，并且

存储器具有第一和第二存储体，第一和第二存储体分别具有N/2个存储位置，而该方法还包括几乎同时将地址信号加载到两个存储体上的步骤。

9.如权利要求8所述的方法，其特征在于每组所接收的数据元素被接收为一组R个数据元素的连续列，其中根据N个地址信号的L个不同序列读取或写入数据元素，其中L被选为满足表达式(R^L)mod(N-1)＝1的最小非零整数。

10.如权利要求9所述的方法，还包括根据如下表达式分别产生N个地址信号的L个不同序列的步骤：

    M_i(n)＝(n*Rⁱ)mod(N-1)                  n＝0，1，2，…，N-2

    M_i(n)＝N-1                              n＝N-1，

其中i从0增加到(L-1)。

11.如权利要求9所述的方法，另外包括根据如下表达式分别产生N个地址信号的L个不同序列的步骤：

    M_i(n)＝0                                 n＝0

    M_i(n)＝(M_i(n-1)+Rⁱ)mod(N-1)            n＝0，1，2，…，N-2

    M_i(n)＝N-1                               n＝N-1

其中i从0增加到(L-1)。

12.如权利要求8所述的方法，其特征在于每组数据元素被接收为一组连续列的数据元素，其中数据元素连续列为偶数和奇数列，该方法还包括将偶数列的数据元素提供给第一存储体而将奇数列的数据元素提供给第二存储体的步骤。

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