CN118450697A - 半导体结构及其制造方法 - Google Patents

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Abstract

一种半导体结构包括半导体基板、隔离结构与导电结构。隔离结构位于半导体基板上。隔离结构具有第一顶面、低于第一顶面的第二顶面及邻接第一顶面与第二顶面的侧表面。导电结构具有延伸至隔离结构的第二顶面与侧表面的沟槽。导电结构围绕隔离结构并接触隔离结构的第一顶面。导电结构的底部的侧壁接触隔离结构并延伸至隔离结构的第二顶面上。半导体结构可应用于动态随机存取存储器元件中，且导电结构可作为存储节点接触结构的电极以降低其电阻。

Description

半导体结构及其制造方法
技术领域
本揭露是有关一种半导体结构及一种半导体结构的制造方法。
背景技术
一般而言，导电电极位于动态随机存取存储器(dynamic random access memory，DRAM)中的存储节点接触(storage node contact，SNC)结构上以电性连接存储节点接触结构。在导电电极的工艺中，导电层首先沉积于动态随机存取存储器元件的存储节点接触结构上。接着，多个沟槽形成于前述导电层中，以将导电层分成分别与存储节点接触结构接触的导电电极。
通常，前述导电层的材料为钨(tungsten)。因此，在干法蚀刻(dry etching)导电层以形成沟槽与导电电极时，钨的副产物与聚合物也会形成于前述沟槽中，使得在前述导电电极之间可能发生短路。
发明内容
本揭露的一技术态样为一种半导体结构。
根据本揭露的一些实施方式，一种半导体结构包括半导体基板、隔离结构与导电结构。隔离结构位于半导体基板上。隔离结构具有第一顶面、低于第一顶面的第二顶面及邻接第一顶面与第二顶面的侧表面。导电结构具有延伸至隔离结构的第二顶面与侧表面的沟槽。导电结构围绕隔离结构并接触隔离结构的第一顶面。导电结构的底部的侧壁接触隔离结构并延伸至隔离结构的第二顶面上。
在一些实施方式中，上述导电结构还具有位于导电结构的底部与隔离结构的第一顶面上的顶部。
在一些实施方式中，上述隔离结构的侧表面与导电结构的底部的侧壁之间的距离小于被导电结构的顶部围绕的沟槽的宽度。
在一些实施方式中，上述导电结构的顶部的侧壁具有邻接导电结构的底部的侧壁的下凹面。
在一些实施方式中，上述导电结构的顶部的侧壁具有延伸至隔离结构的侧表面的下凹面。
在一些实施方式中，上述半导体结构还包括硬遮罩层。硬遮罩层位于导电结构的顶部上。
在一些实施方式中，上述导电结构的顶部的侧壁还具有邻接导电结构的顶部的顶面的上凹面。
在一些实施方式中，上述半导体结构还包括硬遮罩层。硬遮罩层位于导电结构的顶部上。导电结构的顶部的侧壁的上凹面延伸至硬遮罩层的侧壁。
在一些实施方式中，上述隔离结构的第一顶面、侧表面与第二顶面定义出阶梯状表面。
本揭露的另一技术态样为一种半导体结构的制造方法。
根据本揭露的一些实施方式，一种半导体结构的制造方法包括依序形成隔离结构、围绕且覆盖隔离结构的导电结构以及硬遮罩层于半导体基板上，其中硬遮罩层具有暴露导电结构的开口；移除暴露的导电结构以形成沟槽，使得导电结构的顶部的侧壁具有下凹面；形成衬层于隔离结构、导电结构的顶部的侧壁以及硬遮罩层的侧壁与顶面上；移除衬层的底部以暴露隔离结构；移除暴露的隔离结构，使得隔离结构具有被导电结构覆盖的第一顶面、低于第一顶面的第二顶面与邻接第一顶面与第二顶面的侧表面，且沟槽延伸至隔离结构的第二顶面与侧表面；以及移除衬层以暴露导电结构的顶部的侧壁以及硬遮罩层的侧壁与顶面。
在一些实施方式中，上述移除衬层的底部以暴露隔离结构还包括移除位于隔离结构上的副产物层。
在一些实施方式中，上述移除暴露的隔离结构，使得导电结构的底部的侧壁延伸至隔离结构的第二顶面上。
在一些实施方式中，上述移除暴露的隔离结构是使用在衬层及导电结构每一者与隔离结构之间具有选择比的反应离子蚀刻。
在一些实施方式中，上述形成衬层于隔离结构、导电结构的顶部的侧壁以及硬遮罩层的侧壁与顶面上是使用原子层沉积法。
本揭露的另一技术态样为一种半导体结构的制造方法。
根据本揭露的一些实施方式，一种半导体结构的制造方法包括依序形成隔离结构、围绕且覆盖隔离结构的导电结构与硬遮罩层于半导体基板上，其中硬遮罩层具有暴露导电结构的开口；形成衬层于暴露的导电结构以及硬遮罩层的侧壁与顶面上；移除衬层的底部以暴露导电结构；移除未被硬遮罩层与衬层覆盖的导电结构以形成沟槽并暴露隔离结构，使得导电结构的顶部的侧壁具有底凹面；移除暴露的隔离结构，使得隔离结构具有被导电结构覆盖的第一顶面、低于第一顶面的第二顶面以及邻接第一顶面与第二顶面的侧表面，且沟槽延伸至隔离结构的第二顶面与侧表面；以及移除衬层以暴露硬遮罩层的侧壁与顶面。
在一些实施方式中，上述依序形成隔离结构、围绕且覆盖隔离结构的导电结构与硬遮罩层于半导体基板上还包括移除暴露的导电结构，使得导电结构的顶部的侧壁具有延伸至硬遮罩层的侧壁的上凹面。
在一些实施方式中，上述形成衬层于暴露的导电结构以及硬遮罩层的侧壁与顶面上使得衬层接触导电结构的顶部的侧壁的上凹面。
在一些实施方式中，上述移除暴露的隔离结构使得导电结构的底部的侧壁延伸至隔离结构的第二顶面上。
在一些实施方式中，上述移除未被硬遮罩层与衬层覆盖的导电结构以形成沟槽并暴露隔离结构是使用在衬层及隔离结构每一者与导电结构之间具有选择比的反应离子蚀刻。
在一些实施方式中，上述形成衬层于暴露的导电结构以及硬遮罩层的侧壁与顶面上是使用原子层沉积法。
在本揭露上述实施方式中，由于半导体结构的导电结构的底部的侧壁延伸至隔离结构的第二顶面上，因此和传统的结构相比，与隔离结构的第一顶面相邻的导电结构的截面积较大。因此，导电结构可更坚固，且导电结构的电阻可降低。前述半导体结构可应用于动态随机存取存储器(dynamic random access memory，DRAM)元件中，且导电结构可作为存储节点接触(storage node contact，SNC)结构的电极以降低其电阻。除此之外，在半导体结构的制造方法中，通过形成衬层于导电结构的顶部的侧壁以及移除衬层的底部，可避免形成因干法蚀刻(dry etching)导致的导电结构的副产物与聚合物。因此，前述半导体结构的制造方法可应用于制造动态随机存取存储器元件以避免副产物与聚合物导致的存储节点接触结构的电极之间的短路。
附图说明
当与随附附图一起阅读时，可由后文实施方式最佳地理解本揭露内容的态样。注意到根据此行业中的标准实务，各种特征并未按比例绘制。实际上，为论述的清楚性，可任意增加或减少各种特征的尺寸。
图1绘示根据本揭露一实施方式的半导体结构的剖面图。
图2至图6绘示图1的半导体结构的制造方法在中间阶段的剖面图。
图7绘示根据本揭露另一实施方式的半导体结构的剖面图。
图8至图11绘示图7的半导体结构的制造方法在中间阶段的剖面图。
具体实施方式
以下揭示的实施方式内容提供了用于实施所提供的目标的不同特征的许多不同实施方式或实例。下文描述了元件和布置的特定实例以简化本案。当然，该等实例仅为实例且并不意欲作为限制。此外，本案可在各个实例中重复元件符号及/或字母。此重复用于简便和清晰的目的，且其本身不指定所论述的各个实施方式及/或配置之间的关系。
诸如“在……下方”、“在……之下”、“下部”、“在……之上”、“上部”等等空间相对术语可在本文中为了便于描述的目的而使用，以描述如附图中所示的一个元件或特征与另一元件或特征的关系。空间相对术语意欲涵盖除了附图中所示的定向之外的在使用或操作中的装置的不同定向。装置可经其他方式定向(旋转90度或以其他定向)并且本文所使用的空间相对描述词可同样相应地解释。
图1绘示根据本揭露一实施方式的半导体结构100的剖面图。如图1所示，半导体结构100包括半导体基板110、隔离结构120与导电结构130。隔离结构120位于半导体基板110上。隔离结构120具有第一顶面121、低于第一顶面121的第二顶面122及邻接第一顶面121与第二顶面122的侧表面123。导电结构130具有沟槽131。沟槽131延伸至隔离结构120的第二顶面122与侧表面123。因此，沟槽131将导电结构130分成彼此电性绝缘的两部分。导电结构130围绕隔离结构120。导电结构130接触隔离结构120的第一顶面121。导电结构130的底部132的侧壁134接触隔离结构120并延伸至隔离结构120的第二顶面122上。
在一些实施方式中，半导体结构100可应用于动态随机存取存储器(dynamicrandom access memory，DRAM)元件中。半导体基板110可为动态随机存取存储器元件的存储器结构。隔离结构120可接触动态随机存取存储器元件的位元线(bit line，BL)结构。导电结构130可作为动态随机存取存储器元件的存储节点接触(storage node contact，SNC)结构的电极。与动态随机存取存储器元件的传统设计相比，由于导电结构130的底部132的侧壁134延伸至隔离结构120的第二顶面122上，因此与隔离结构120的第一顶面121相邻的导电结构130的截面积较大。如此一来，导电结构130可更坚固，且导电结构130的电阻可降低。因此，使用导电结构130作为电极的存储节点接触结构的电阻可降低，从而降低动态随机存取存储器元件的能量损耗。在一些实施方式中，隔离结构120的材料可包括氮化硅(silicon nitride)且导电结构130的材料可包括钨(tungsten)，但并不用以限制本揭露。
除此之外，半导体结构100的导电结构130具有位于导电结构130的底部132与隔离结构120的第一顶面121上的顶部133。隔离结构120的侧表面123与导电结构130的底部132的侧壁134之间的距离D1小于被导电结构130的顶部133围绕的沟槽131的宽度W。此外，隔离结构120的第一顶面121、侧表面123和第二顶面122可定义阶梯状表面。此外，导电结构130的顶部133的侧壁135具有与底部132的侧壁134相邻的下凹面136，且导电结构130的顶部133的侧壁137具有延伸到隔离结构120的侧表面123的下凹面138。通过导电结构130的沟槽131、下凹面136和下凹面138的配置，可以避免在后续的制造过程中填充于沟槽131中的材料产生空洞(void)和缺陷。
在本实施方式中，半导体结构100可进一步包括硬遮罩层140。硬遮罩层140位于导电结构130的顶部133上，硬遮罩层140的侧壁141和侧壁142分别延伸到导电结构130的顶部133的侧壁135和侧壁137。在一些实施方式中，硬遮罩层140的材料可以包括氮化硅(silicon nitride)。硬遮罩层140可以防止位于其下的导电结构130和隔离结构120被蚀刻。
在以下叙述中，将说明半导体结构100的制造方法。
图2至图6绘示图1的半导体结构100的制造方法在中间阶段的剖面图。如图2所示，半导体结构100的制造方法包括依序在半导体基板110上形成隔离结构120、包围和覆盖隔离结构120的导电结构130以及硬遮罩层140。除此之外，可图案化硬遮罩层140以形成开口O从而暴露导电结构130。在一些实施方式中，可移除暴露的导电结构130的一部分以形成两上凹面139和139’。
如图3所示，随后，可通过干法蚀刻移除暴露的导电结构130以形成沟槽131，从而使导电结构130的顶部133的侧壁135和侧壁137分别具有下凹面136和下凹面138。在本实施方式中，导电结构130的材料可包括钨，因此在形成导电结构130中的沟槽131时会产生副产物层160，其中副产物层160位于隔离结构120上，并接触下凹面136和下凹面138。此外，由于副产物层160的材料可包括钨，因此导电结构130的顶部133的侧壁135和侧壁137可能通过副产物层160互相电性连接。在一些实施方式中，硬遮罩层140的厚度T2(见图2)于干法蚀刻暴露的导电结构130以形成沟槽131后可减小至厚度T1。
参阅图4与图5，接着，可通过原子层沉积(atomic layer deposition，ALD)形成衬层150于隔离结构120、导电结构130的顶部133的侧壁135和侧壁137以及硬遮罩层140的侧壁141、侧壁142和顶面143上。副产物层160位于隔离结构120和衬层150之间。随后，可移除衬层150的底部和位于隔离结构120上的副产物层160以暴露隔离结构120。在一些实施方式中，衬层150的材料可包括氧化物(例如氧化硅)，但并不用以限制此揭露。
如图6所示，然后，可通过在衬层150及导电结构130每一者与隔离结构120之间具有选择比的反应离子蚀刻(reactive-ion etching，RIE)移除暴露的隔离结构120，使得隔离结构120具有被导电结构130覆盖的第一顶面121，低于第一顶面121的第二顶面122以及与第一顶面121和第二顶面122邻接的侧表面123。在斜射等离子体的作用下，反应离子蚀刻可侧向蚀刻导电结构130。由于衬层150形成于导电结构130顶部133的侧壁135和侧壁137上，因此在蚀刻暴露的隔离结构120时，不会形成额外的副产物和聚合物于导电结构130的侧壁135和侧壁137上。因此，在一些实施方式中，导电结构130可作为动态随机存取存储器元件中存储节点接触结构的电极，以避免由副产物和聚合物引起的电极短路。除此之外，隔离结构120的材料可包括氮化硅，导电结构130的材料可包括钨，而衬层150的材料可包括氧化硅。因此，用以移除通过沟槽131暴露的隔离结构120的反应离子蚀刻在氧化硅和钨任一者与氮化硅之间具有选择比。
接着，可移除衬层150以暴露导电结构130顶部133的侧壁135和侧壁137，以及硬遮罩层140的侧壁141、侧壁142和顶面143，从而得到图1的半导体结构100。然后，可填充绝缘结构于沟槽131中。通过图1的沟槽131的配置，可防止沟槽131中绝缘结构的空洞和缺陷。在一些实施方式中，绝缘结构的材料可包括氮化物绝缘体(例如氮化硅)。
应了解到，已叙述过的结构连接关系、材料与功效将不再重复赘述，合先叙明。在以下叙述中，将说明其他形式的半导体结构。
图7绘示根据本揭露另一实施方式的半导体结构100a的剖面图。半导体结构100a包括半导体基板110、隔离结构120、导电结构130和硬遮罩层140。与图1的实施方式不同的地方是，半导体结构100a的导电结构130顶部133的侧壁135和侧壁137分别具有上凹面139和上凹面139’。导电结构130顶部133的侧壁135的上凹面139延伸至硬遮罩层140的侧壁141。导电结构130顶部133的侧壁137的上凹面139’延伸至硬遮罩层140的侧壁142。图7的沟槽131的宽度W小于图1的沟槽131的宽度W。因此，图7的导电结构130的截面积大于图1的导电结构130，从而使图7导电结构130的电阻可进一步降低。除此之外，硬遮罩层140的侧壁141和侧壁142之间的距离D2大于图7的沟槽131的宽度W。
在以下的叙述中，将说明半导体结构100a的制造方法。
图8至图11绘示图7的半导体结构100a的制造方法在中间阶段的剖面图。如图8所示，在形成图2的结构后，可形成衬层150于硬遮罩层140的侧壁141、侧壁142和顶面143以及裸露的导电结构130上。除此之外，衬层150接触上凹面139和139’。
参阅图9与图10，接着，可移除衬层150的底部以裸露导电结构130，使衬层150覆盖硬遮罩层140的侧壁141、侧壁142和顶面143。接着，可使用在衬层150及隔离结构120任一者与导电结构130之间具有选择比的反应离子刻蚀移除未被硬遮罩层140和衬层150覆盖的导电结构130，从而形成沟槽131以裸露隔离结构120。由于衬层150覆盖硬遮罩层140，因此在蚀刻导电结构130后，硬遮罩层140的厚度T2得以维持，使图10的硬遮罩层140的厚度T2大于图3的硬遮罩层140的厚度T1。除此之外，硬遮罩层140的厚度T2足够厚，可防止导电结构130的顶部133的侧壁135和侧壁137受到斜射等离子体的横向蚀刻，因此可以避免副产物和聚合物的生成。
除此之外，在蚀刻未被硬遮罩层140和衬层150覆盖的导电结构130后，导电结构130顶部133的侧壁135和侧壁137分别具有上凹面139和上凹面139’。衬层150可防止侧壁135的上凹面139和侧壁137的上凹面139’被蚀刻。
如图10与图11所示，接着，可移除从沟槽131裸露的隔离结构120。随后，可移除衬层150以得到图7的半导体结构100a。
前述概述了几个实施方式的特征，使得本领域技术人员可以更好地理解本揭露的态样。本领域技术人员应当理解，他们可以容易地将本揭露用作设计或修改其他过程和结构的基础，以实现与本文介绍的实施方式相同的目的和/或实现相同的优点。本领域技术人员还应该认识到，这样的等效构造不脱离本揭露的精神和范围，并且在不脱离本揭露的精神和范围的情况下，它们可以在这里进行各种改变，替换和变更。
【符号说明】
100,100a:半导体结构
110:半导体基板
120:隔离结构
121:第一顶面
122:第二顶面
123:侧表面
130:导电结构
131:沟槽
132:底部
133:顶部
134:侧壁
135:侧壁
136:下凹面
137:侧壁
138:下凹面
139,139’:上凹面
140:硬遮罩层
141:侧壁
142:侧壁
143:顶面
150:衬层
160:副产物层
D1,D2:距离
O:开口
T1,T2:厚度
W:宽度。

Claims (20)

1.一种半导体结构，其特征在于，包括:
半导体基板；
隔离结构，位于该半导体基板上，其中该隔离结构具有第一顶面、低于该第一顶面的第二顶面、邻接该第一顶面与该第二顶面的侧表面；以及
导电结构，具有延伸至该隔离结构的该第二顶面与该侧表面的沟槽，其中该导电结构围绕该隔离结构并接触该隔离结构的该第一顶面，且该导电结构的底部的侧壁接触该隔离结构并延伸至该隔离结构的该第二顶面上。
2.如权利要求1所述的半导体结构，其特征在于，该导电结构还具有位于该导电结构的该底部与该隔离结构的该第一顶面上的顶部。
3.如权利要求2所述的半导体结构，其特征在于，该隔离结构的该侧表面与该导电结构的该底部的该侧壁之间的距离小于被该导电结构的该顶部围绕的该沟槽的宽度。
4.如权利要求2所述的半导体结构，其特征在于，该导电结构的该顶部的侧壁具有邻接该导电结构的该底部的该侧壁的下凹面。
5.如权利要求2所述的半导体结构，其特征在于，该导电结构的该顶部的侧壁具有延伸至该隔离结构的该侧表面的下凹面。
6.如权利要求5所述的半导体结构，其特征在于，还包括：
硬遮罩层，位于该导电结构的该顶部上。
7.如权利要求5所述的半导体结构，其特征在于，该导电结构的该顶部的该侧壁还具有邻接该导电结构的该顶部的顶面的上凹面。
8.如权利要求7所述的半导体结构，其特征在于，还包括：
硬遮罩层，位于该导电结构的该顶部上，其中该导电结构的该顶部的该侧壁的该上凹面延伸至该硬遮罩层的侧壁。
9.如权利要求1所述的半导体结构，其特征在于，该隔离结构的该第一顶面、该侧表面与该第二顶面定义出阶梯状表面。
10.一种半导体结构的制造方法，其特征在于，包括：
依序形成隔离结构、围绕且覆盖该隔离结构的导电结构以及硬遮罩层于半导体基板上，其中该硬遮罩层具有暴露该导电结构的开口；
移除暴露的该导电结构以形成沟槽，使得该导电结构的顶部的侧壁具有下凹面；
形成衬层于该隔离结构、该导电结构的该顶部的该侧壁以及该硬遮罩层的侧壁与顶面上；
移除该衬层的底部以暴露该隔离结构；
移除暴露的该隔离结构，使得该隔离结构具有被该导电结构覆盖的第一顶面、低于该第一顶面的第二顶面与邻接该第一顶面与该第二顶面的侧表面，且该沟槽延伸至该隔离结构的该第二顶面与该侧表面；以及
移除该衬层以暴露该导电结构的该顶部的该侧壁以及该硬遮罩层的该侧壁与该顶面。
11.如权利要求10所述的半导体结构的制造方法，其特征在于，移除该衬层的该底部以暴露该隔离结构还包括：
移除位于该隔离结构上的副产物层。
12.如权利要求10所述的半导体结构的制造方法，其特征在于，移除暴露的该隔离结构，使得该导电结构的底部的侧壁延伸至该隔离结构的该第二顶面上。
13.如权利要求10所述的半导体结构的制造方法，其特征在于，移除暴露的该隔离结构是使用在该衬层及该导电结构每一者与该隔离结构之间具有选择比的反应离子蚀刻。
14.如权利要求10所述的半导体结构的制造方法，其特征在于，形成该衬层于该隔离结构、该导电结构的该顶部的该侧壁以及该硬遮罩层的该侧壁与该顶面上是使用原子层沉积法。
15.一种半导体结构的制造方法，其特征在于，包括：
依序形成隔离结构、围绕且覆盖该隔离结构的导电结构与硬遮罩层于半导体基板上，其中该硬遮罩层具有暴露该导电结构的开口；
形成衬层于暴露的该导电结构以及该硬遮罩层的侧壁与顶面上；
移除该衬层的底部以暴露该导电结构；
移除未被该硬遮罩层与该衬层覆盖的该导电结构以形成沟槽并暴露该隔离结构，使得该导电结构的顶部的侧壁具有底凹面；
移除暴露的该隔离结构，使得该隔离结构具有被该导电结构覆盖的第一顶面、低于该第一顶面的第二顶面以及邻接该第一顶面与该第二顶面的侧表面，且该沟槽延伸至该隔离结构的该第二顶面与该侧表面；以及
移除该衬层以暴露该硬遮罩层的该侧壁与该顶面。
16.如权利要求15所述的半导体结构的制造方法，其特征在于，依序形成该隔离结构、围绕且覆盖该隔离结构的该导电结构与该硬遮罩层于该半导体基板上还包括：
移除暴露的该导电结构，使得该导电结构的该顶部的该侧壁具有延伸至该硬遮罩层的该侧壁的上凹面。
17.如权利要求16所述的半导体结构的制造方法，其特征在于，形成该衬层于暴露的该导电结构以及该硬遮罩层的该侧壁与该顶面上使得该衬层接触该导电结构的该顶部的该侧壁的该上凹面。
18.如权利要求15所述的半导体结构的制造方法，其特征在于，移除暴露的该隔离结构使得该导电结构的底部的侧壁延伸至该隔离结构的该第二顶面上。
19.如权利要求15所述的半导体结构的制造方法，其特征在于，移除未被该硬遮罩层与该衬层覆盖的该导电结构以形成该沟槽并暴露该隔离结构是使用在该衬层及该隔离结构每一者与该导电结构之间具有选择比的反应离子蚀刻。
20.如权利要求15所述的半导体结构的制造方法，其特征在于，形成该衬层于暴露的该导电结构以及该硬遮罩层的该侧壁与该顶面上是使用原子层沉积法。
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