CN115332180A - 动态随机存取内存的制造方法 - Google Patents

动态随机存取内存的制造方法 Download PDF

Info

Publication number
CN115332180A
CN115332180A CN202210147927.2A CN202210147927A CN115332180A CN 115332180 A CN115332180 A CN 115332180A CN 202210147927 A CN202210147927 A CN 202210147927A CN 115332180 A CN115332180 A CN 115332180A
Authority
CN
China
Prior art keywords
layer
etching process
opening
barrier layer
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202210147927.2A
Other languages
English (en)
Inventor
黒田聡
王芯雅
蔡昌翰
蔡明庭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Winbond Electronics Corp
Original Assignee
Winbond Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Winbond Electronics Corp filed Critical Winbond Electronics Corp
Publication of CN115332180A publication Critical patent/CN115332180A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76865—Selective removal of parts of the layer
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines

Abstract

本发明提供一种动态随机存取内存的制造方法，包括：在衬底上形成硬掩膜层；在硬掩膜层与衬底中形成开口；在开口的侧壁形成介电层；在开口中形成第一阻障层与第一导体层；进行第一干式刻蚀工艺，以第一阶段部分地移除第一阻障层与第一导体层；进行第一湿式刻蚀工艺，以第二阶段部分地移除第一阻障层与第一导体层，并裸露出开口的上侧壁的介电层；在开口中形成第二阻障层；在开口中形成掩膜层，以覆盖第二阻障层；移除部分第二阻障层与部分掩膜层，以裸露出在开口的上侧壁上的介电层；及在开口中形成第二导体层。

Description

动态随机存取内存的制造方法
技术领域
本发明涉及一种集成电路及其制造方法，尤其涉及一种动态随机存取内存及其制造方法。
背景技术
随着科技日新月异，为了符合消费者对于小型化电子装置的需求，动态随机存取内存设计的尺寸不断缩小，并朝高积集度发展。近年来发展出埋入式字线动态随机存取内存(buried word line DRAM)。在埋入式字线动态随机存取内存的工艺中，由于组件尺寸不断缩小，工艺裕度也随之变小。在形成埋入式字线时，若有金属、阻障层或是工艺的副产物残留在埋入式字线沟渠侧壁的介电层上时，将造成组件可靠度的问题。
发明内容
本发明实施例提供一种动态随机存取内存及其制造方法，可以避免金属、阻障层或是工艺的副产物残留在埋入式字线沟渠侧壁的介电层上，提升组件的可靠度。
本发明实施例提供一种动态随机存取内存的制造方法，包括：在衬底上形成硬掩膜层；在硬掩膜层与衬底中形成开口；在所述开口的侧壁形成介电层；在所述开口中形成第一阻障层与第一导体层；进行第一干刻蚀工艺，以第一阶段部分地移除所述第一阻障层与所述第一导体层；进行第一湿式刻蚀工艺，以第二阶段部分地移除所述第一阻障层与所述第一导体层，并裸露出所述开口的上侧壁的所述介电层；在所述开口中形成第二阻障层；在所述开口中形成掩膜层，以覆盖所述第二阻障层；移除部分所述第二阻障层与部分所述掩膜层，以裸露出在所述开口的所述上侧壁上的所述介电层；以及在所述开口中形成第二导体层。
基于上述，本发明实施例在在形成埋入式字线的过程中采用湿式刻蚀工艺可以避免阻障层残留在字线沟渠的上侧壁的介电层上。而且，由于湿式刻蚀工艺是在低温下进行，因此可以减少字线沟渠的上侧壁的介电层被破坏，避免用于干式刻蚀工艺的等离子体对于上侧壁的介电层所造成的损坏，且可以避免等离子体与导体层反应形成的氧化残留物(例如WOx)。
附图说明
图1A至图1I是依照本发明的实施例的一种动态随机存取内存的制造方法的剖面示意图。
附图标记说明
10：衬底
12：硬掩膜层
14：开口
16：介电层
18、18a、18b、26、26a、26b：阻障层
20、20a、20b、28：导体层
30：埋入式字线
32：绝缘层
22、24、42、44、46：工艺
H1：深度
H2：深度
P1：第一部分
P2：第二部分
USW：上侧壁
LSW：下侧壁
具体实施方式
现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。
参照图1A，提供衬底10，例如是硅衬底。之后，在衬底10上形成具有开口图案的硬掩膜层12。硬掩膜层12的形成方法例如是自对准双图案化(self-aligned doublepatterning，SADP)。硬掩膜层12的材料例如是无机膜(层)和有机薄膜(层)的组合。无机薄膜的例子例如是二氧化硅，且其形成方法例如是化学气相沉积法或原子层沉积法。有机膜的例子例如是碳膜，且其形成方法例如是化学气相沉积法或旋涂法(spin coating)。
之后，使用硬掩膜层12为掩膜，进行刻蚀工艺，部分地移除衬底10，以形成开口14。有机硬掩膜层可以干式灰化工艺(dry ashing process)来移除，无机硬掩膜层留在衬底10上。
开口14例如是沟渠。在本实施例中，以埋入式字线沟渠14做为开口14的例子来说明，但本发明不限于此。埋入式字线沟渠14的深度H1例如是110nm至130nm。
参照图1A，介电层16形成在埋入式字线沟渠14的侧壁。之后，阻障层18与导体层(即，第一导体层)20形成在硬掩膜层12上以及埋入式字线沟渠14之中。介电层16共形地形成在埋入式字线沟渠14的内表面。详细地说，阻障层18形成在硬掩膜层12上以及埋入式字线沟渠14之中，导体层20形成在硬掩膜层12上以及埋入式字线沟渠14中的阻障层18上。介电层16可以是氧化层，例如是氧化硅，形成的方法例如是临场蒸气产生技术(ISSG)。阻障层18又可称为黏着层。阻障层18可以是单层或是多层，其材料包括金属或是金属合金，例如是钛、氮化钛、钽、氮化钽或其组合。导体层20的材料包括金属或是金属合金，例如是钨。
图1B与图1C显示进行两段式刻蚀工艺，以移除硬掩膜层12上的阻障层18与导体层20，在埋入式字线沟渠14中留下阻障层18b与导体层20b。在本发明的实施例中，两段式刻蚀工艺包括干式刻蚀工艺与湿式刻蚀工艺，详细说明如下。
参照图1B，进行第一阶段的刻蚀工艺22。第一阶段的刻蚀工艺22为干式刻蚀工艺，以移除硬掩膜层12上的阻障层18与导体层20，在埋入式字线沟渠14中留下阻障层18a与导体层20a。干式刻蚀工艺例如是反应性离子刻蚀工艺。在一实施例中，阻障层18a的顶部高于导体层20a的顶部。
参照图1C，进行第二阶段的刻蚀工艺24。第二阶段的刻蚀工艺24为湿式刻蚀工艺，以部分地移除阻障层18a与导体层20a，使留下来的阻障层18b与导体层20b位于埋入式字线沟渠14的下侧壁LSW以及底部，裸露出埋入式字线沟渠14的上侧壁USW的介电层16。在一实施例中，阻障层18b与导体层20b的顶部齐平。
用于湿式刻蚀工艺的刻蚀剂例如是硫酸与过氧化氢的水溶液。硫酸与过氧化氢的体积比例如是6:1。湿式刻蚀工艺是在低温下进行。刻蚀剂的温度例如是低于60℃。在一实施例中，刻蚀剂的温度是40至50℃。留下来的导体层20b的深度H2例如是约为埋入式字线沟渠14的深度H1的1/4～1/3。在一些实施例中，留下来的导体层20b的深度H2例如是60nm至70nm之间。导体层20b与阻障层18b位于埋入式字线沟渠14的下部做为埋入式字线的第一部分P1。
采用湿式刻蚀工艺24可以避免阻障层18a残留在埋入式字线沟渠14的上侧壁USW的介电层16上。而且，由于湿式刻蚀工艺是在低温下进行，因此可以减少埋入式字线沟渠14的上侧壁USW的介电层16被破坏，避免用于干式刻蚀工艺的等离子体对于上侧壁USW的介电层16所造成的损坏，且可以避免等离子体与导体层20b反应形成的氧化残留物(例如WOx)。此外，采用低温的湿式刻蚀工艺易于控制所留下来的导体层20b与阻障层18b的深度，增加工艺的均匀度。
参照图1D，在衬底10上形成阻障层(即，第二阻障层)26。也就是说，阻障层26形成在埋入式字线沟渠14的侧壁和底部，留下来的导体层20b与留下来的阻障层18b被阻障层26所覆盖。阻障层26可以是单层或是多层，其材料包括金属或是金属合金，例如是钛、氮化钛、钽、氮化钽或其组合。阻障层26可以利用物理气相沉积法，例如是溅镀法来形成。阻障层26的厚度例如是2nm至3nm。
请参照图1E，在埋入式字线沟渠14中的阻障层26上形成掩膜层27。掩膜层27形成在埋入式字线沟渠14中，使得埋入式字线沟渠14中的阻障层26可以被覆盖。掩膜层27例如是底抗反射层(BARC)。掩膜层27的形成方法例如旋涂法。
图1F至图1H显示进行三段式工艺，以移除部分的阻障层26以及掩膜层27，在埋入式字线沟渠14中留下阻障层26b。在本发明的实施例中，三段式刻蚀工艺包括两个干式刻蚀工艺与湿式刻蚀工艺，详细说明如下。
请参照图1F，以掩膜层27为掩膜，进行第一阶段工艺42。第一阶段工艺42为干式刻蚀工艺，以移除硬掩膜层12上的阻障层26，在埋入式字线沟渠14中留下阻障层26a。干式刻蚀工艺例如是反应性离子刻蚀工艺。
请参照图1G，进行第二阶段工艺44。第二阶段工艺44为干式灰化工艺，以移除掩膜层27，裸露出阻障层26a。第二阶段工艺与第一段工艺可以在相同的反应性离子刻蚀机台中进行。阻障层26a覆盖埋入式字线沟渠14的上侧壁USW的介电层16以及埋入式字线沟渠14的下侧壁LSW与底部的导体层20b与阻障层18b。
请参照图1H，进行第三阶段工艺46。第三阶段工艺46为湿式刻蚀工艺，以部分地移除阻障层26a，使留下来的阻障层26b覆盖于埋入式字线沟渠14的下侧壁LSW与底部的导体层20b与阻障层18b，裸露出埋入式字线沟渠14的上侧壁USW的介电层16。用于湿式刻蚀工艺的刻蚀剂例如是硫酸与过氧化氢的水溶液。硫酸与过氧化氢的体积比例如是14:1。湿式刻蚀工艺是在低温下进行。刻蚀剂的温度例如是低于60℃。在一实施例中，刻蚀剂的温度是40至50℃。
湿式刻蚀工艺46可以避免阻障层26a残留在埋入式字线沟渠14的上侧壁USW的介电层16上。而且，由于湿式刻蚀工艺是在低温下进行，因此可以减少埋入式字线沟渠14的上侧壁USW的介电层16被破坏，且可以减少导体层20b的损失。
请参照图1I，在埋入式字线沟渠14之中形成导体层(即，第二导体层)28。导体层28的材料与导体层20不同。在一些实施例中，导体层20为金属或金属合金；导体层28为掺杂的多晶硅。导体层28的底面覆盖且接触阻障层26b，导体层28的侧壁与介电层16接触。导体层28可以经由沉积与回刻蚀掺杂多晶硅层来形成。导体层28的厚度例如是10nm至20nm。导体层28与阻障层26b、阻障层18b与导体层20b形成埋入式字线30。阻障层18b与导体层20b共同做为埋入式字线30的第一部分P1；导体层28与阻障层26b共同做为埋入式字线30的第二部分P2。第一部分P1的导体层20b的阻值低于导体层28，且导体层20b通过阻障层18b与介电层16分离。第二部分P2的导体层28与介电层16接触，且通过阻障层26b与导体层20b分离。
请参照图1I，在埋入式字线沟渠14之中形成绝缘层32。绝缘层32的材料例如为氮化硅。绝缘层32的形成方法例如是沉积与回刻蚀绝缘材料层。
综上所述，本发明在形成埋入式字线的过程中采用湿式刻蚀工艺可以避免阻障层残留在字线沟渠的上侧壁的介电层上。而且，由于湿式刻蚀工艺是在低温下进行，因此可以减少字线沟渠的上侧壁的介电层被破坏，避免用于干式刻蚀工艺的等离子体对于上侧壁的介电层所造成的损坏，且可以避免等离子体与导体层反应形成的氧化残留物(例如WOx)。此外，采用低温的湿式刻蚀工艺易于控制所留下来的第一部分深度，增加工艺的均匀度。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (10)

1.一种动态随机存取内存的制造方法，包括：
在衬底上形成硬掩膜层；
在所述硬掩膜层与所述衬底中形成开口；
在所述开口的侧壁形成介电层；
在所述开口中形成第一阻障层与第一导体层；
进行第一干式刻蚀工艺，以第一阶段部分地移除所述第一阻障层与所述第一导体层；
进行第一湿式刻蚀工艺，以第二阶段部分地移除所述第一阻障层与所述第一导体层，并裸露出所述开口的上侧壁的所述介电层；
在所述开口中形成第二阻障层；
在所述开口中形成掩膜层，以覆盖所述第二阻障层；
移除部分所述第二阻障层与所述掩膜层，以裸露出在所述开口的所述上侧壁的所述介电层；以及
在所述开口中形成第二导体层。
2.根据权利要求1所述的动态随机存取内存的制造方法，其特征在于：移除部分所述第二阻障层与部分所述掩膜层更包括：
进行第二干刻蚀工艺，以第一阶段部分地移除所述第二阻障层；
移除所述掩膜层；
进行第二湿式刻蚀工艺，以第二阶段部分地所述第二阻障层，裸露出所述开口的上侧壁的所述介电层。
3.根据权利要求1所述的动态随机存取内存的制造方法，其特征在于：执行所述第一湿式刻蚀工艺后，留下的第一阻障层与留下的第一导体层位在所述开口的下侧壁与底部，
其中所述留下的第一导体层的深度为所述开口的深度的1/4至1/3。
4.根据权利要求1所述的动态随机存取内存的制造方法，其特征在于：所述第一湿式刻蚀工艺所采用的刻蚀剂的温度在60℃以下。
5.根据权利要求1所述的动态随机存取内存的制造方法，其特征在于：所述第一湿式刻蚀工艺所采用的刻蚀剂包括硫酸与过氧化氢的水溶液。
6.根据权利要求2所述的动态随机存取内存的制造方法，其特征在于：所述第二湿式刻蚀工艺所采用的刻蚀剂的温度在60℃以下。
7.根据权利要求2所述的动态随机存取内存的制造方法，其特征在于：所述第二湿式刻蚀工艺所采用的刻蚀剂包括硫酸与过氧化氢的水溶液。
8.根据权利要求1所述的动态随机存取内存的制造方法，其特征在于：所述第一干刻蚀工艺包括反应性离子刻蚀工艺，所述第二干刻蚀工艺包括反应性离子刻蚀工艺。
9.根据权利要求1所述的动态随机存取内存的制造方法，其特征在于：还包括在所述开口中填入绝缘层，以覆盖所述第二导体层。
10.根据权利要求1所述的动态随机存取内存的制造方法，其特征在于：所述第二导体层的厚度是10nm至20nm。
CN202210147927.2A 2021-05-11 2022-02-17 动态随机存取内存的制造方法 Pending CN115332180A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/317,886 US11374011B1 (en) 2021-05-11 2021-05-11 Method of manufacturing dynamic random access memory
US17/317,886 2021-05-11

Publications (1)

Publication Number Publication Date
CN115332180A true CN115332180A (zh) 2022-11-11

Family

ID=82320433

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202210147927.2A Pending CN115332180A (zh) 2021-05-11 2022-02-17 动态随机存取内存的制造方法

Country Status (3)

Country Link
US (1) US11374011B1 (zh)
CN (1) CN115332180A (zh)
TW (1) TWI787059B (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201448213A (zh) 2013-01-16 2014-12-16 Ps4 Luxco Sarl 半導體裝置及其製造方法
KR20150093384A (ko) * 2014-02-07 2015-08-18 에스케이하이닉스 주식회사 저저항 텅스텐계 매립게이트구조물을 갖는 트랜지스터 및 그 제조 방법, 그를 구비한 전자장치
KR102336033B1 (ko) * 2015-04-22 2021-12-08 에스케이하이닉스 주식회사 매립금속게이트구조를 구비한 반도체장치 및 그 제조 방법, 그를 구비한 메모리셀, 그를 구비한 전자장치
KR102410919B1 (ko) * 2015-10-29 2022-06-21 에스케이하이닉스 주식회사 매립게이트구조를 구비한 반도체구조물 및 그 제조 방법, 그를 구비한 메모리셀

Also Published As

Publication number Publication date
TW202245154A (zh) 2022-11-16
US11374011B1 (en) 2022-06-28
TWI787059B (zh) 2022-12-11

Similar Documents

Publication Publication Date Title
US8048736B2 (en) Semiconductor device comprising a capacitor in the metallization system and a method of forming the capacitor
KR20020031283A (ko) 반도체집적회로장치 및 그 제조방법
US20230129196A1 (en) Semiconductor device and method of fabricating the same
US20220271042A1 (en) Dynamic random access memory and method of manufacturing the same
CN115332180A (zh) 动态随机存取内存的制造方法
US6495418B2 (en) Method of manufacturing a semiconductor device having a capacitor
US7514314B2 (en) Method of manufacturing semiconductor device and semiconductor memory device
WO2019151043A1 (ja) Ｄｒａｍ及びその製造方法
US20060118886A1 (en) Method of forming bit line contact via
KR100953022B1 (ko) 반도체 소자의 콘택 플러그 형성방법
KR20070093794A (ko) 반도체 소자의 콘택플러그 제조 방법
CN112530857A (zh) 半导体结构及其形成方法
CN113745402B (zh) 半导体结构及其形成方法、存储器
KR100861367B1 (ko) 반도체 메모리소자의 캐패시터 형성방법
US7129131B2 (en) Method for fabricating capacitor of semiconductor device
KR100973266B1 (ko) 반도체 소자의 제조방법
WO2022183718A1 (zh) 半导体结构的制造方法和半导体结构
US20220328495A1 (en) Method for manufacturing memory and memory
US20220102350A1 (en) Semiconductor device and method for preparing semiconductor device
CN115116961A (zh) 动态随机存取存储器及其制造方法
CN117276188A (zh) 半导体结构及其形成方法
KR100382542B1 (ko) 반도체 소자의 제조방법
CN115223944A (zh) 半导体器件的制造方法及半导体器件
US20090045518A1 (en) Semiconductor device and method for fabricating the same
US20070010089A1 (en) Method of forming bit line of semiconductor device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination