CN118138013A - 源隔离与极性加固的抗双节点翻转自恢复的锁存器、芯片 - Google Patents

Abstract

本发明属于集成电路器领域，具体涉及一种源隔离与极性加固的抗双节点翻转自恢复的锁存器、模块及芯片。该锁存器包括锁存电路、反相电路和传输电路部分。反相电路用于生成时钟信号CLK的反相信号NCK及存储数据D的反相值DN。传输电路用于根据时钟信号调整锁存器的工作模式，并向存储节点输入数据。其中，锁存电路由9个PMOS晶体管P1～P9和9个NMOS晶体管N1～N9构成。形成6个存储节点：S0～S5；其中，S0、S3均被NMOS晶体管包围，形成极性加固；P1、P5和P9，P2和P6，P3和P7，P4和P8形成源隔离加固。该方案解决了现有的锁存器难以在抗节点翻转能力、功耗、面积开销、延迟指标达到较佳匹配的问题。

Description

源隔离与极性加固的抗双节点翻转自恢复的锁存器、芯片

技术领域

本发明属于集成电路器领域，具体涉及一种源隔离与极性加固的抗双节点翻转自恢复的锁存器、锁存器模块，以及对应的抗辐射芯片。

背景技术

航空航天、空间探索领域所面临的辐射环境复杂多变，辐射效应对电路的可靠性造成了危害。外太空的环境与地球大不相同，空间中存在各种各样高能粒子和高能射线，航天器长期暴漏在各种射线辐射的环境下工作，会影响其电子设备中的芯片，使其受到影响，从而改变其工作状态。

由相关材料提供的数据表明，1971年至1986年期间国际上发射的39颗同步卫星，共发生了1589次故障，故障总数的71％是与航天器所处的辐射环境有关，其中单粒子翻转(Single Event Upset，SEU)导致的故障次数高达故障总数的39％。辐射环境是航天器正常工作面临最大的威胁，其中辐射环境引起的单粒子翻转(Single Event Upset，SEU)是航天器发生故障的最大原因。由各种辐射效应引起的电路可靠性的问题已经严重阻碍了人类航空航天事业的发展。因此，对具有存储功能的电路单元进行抗辐射加固设计是非常有必要的。

为了提高单元抵抗多节点翻转的能力，现有技术中主要包括以下几种方案：

如图1所示是2020年闫爱斌提出了以C单元为基础的结构DURTPF latch电路，共有9个节点，它由8个双输入C单元、4个传输门(TG1至TG4)和1个ST构成。各个不同C单元之间连接互锁，提高了电路的抗辐射性能，该结构具有抗双节点翻转恢复的能力，该电路使用了钟控的C单元，所以功耗相对较低，没有采用快速数据通道来降低传输延时，延迟较大，并且由于采用多个C单元，面积较大。

如图2所示是2021年闫爱斌提出了以双输入分离反相器和C单元为基础的结构LCDNUT latch电路，共有8个内部节点和一个外部节点。各个不同分离反相器之间连接互锁，构成了良好的反馈回路，该结构具有抗双节点翻转容忍的能力，该电路使用了钟控的C单元和双输入分离反相器，所以功耗相对较低，采用快速数据通道来降低传输延时，并且由于采用多个钟控单元，面积较大，且双节点无法自恢复。

如图3所示是2021年郭靖提出的RH-2latch电路，该电路采用两个可以单节点自恢复的RH-1模块组成。两个RH-1模块进行互锁，提高了电路的抗辐射性能，该结构具有抗双节点翻转恢复能力，该电路所用的管子数量相对较少，而且该电路采用传输门来降低传输延时，所以该电路延迟较小，但是功耗较高。

如图4所示是2021年Sandeep Kumar提出的DNUSH latch电路，该电路8个C单元(CE1至CE8)、4个反相器(Inv1–Inv4)和4个传输门(TG)组成。该结构具有抗双节点翻转恢复能力，快速数据通道来降低传输延时，但是采用了多个C单元，管子数量较多，导致其面积相对较大，功耗相对较高。

如图5所示是2023年Young-Min Kang提出了LCDRL latch电路，该结构具有抗双节点翻转恢复能力，使用了极性加固技术，采用堆叠交叉耦合结构，该电路所用的管子数量相对较少，而且该电路采用传输门来降低传输延时，所以该电路延迟较小，但其功耗较高。

如图6所示是2023年白雨鑫提以C单元为基础的结构DRLW latch电路。电路内部采用C单元与时钟控制的C单元相互连接的方式，通过设计合理的反馈回路，使电路具有抗双节点翻转恢复能力，该电路采用传输门降低电路的延迟，以及采用时钟控制的C单元，减小在透明模式下，存储数据的竞争，虽然该电路具有较小的延迟，但是由于C单元的使用，该电路所用管子较多，面积较大。

发明内容

为了解决现有的锁存器不能在抗节点翻转能力、功耗指标、面积开销、延迟指标达到较佳匹配的问题，本发明提供一种源隔离与极性加固的抗双节点翻转自恢复的锁存器、锁存器模块，以及对应的抗辐射芯片。

本发明采用以下技术方案实现：

一种源隔离与极性加固的抗双节点翻转自恢复的锁存器，其包括锁存电路、反相电路和传输电路三个部分。反相电路用于生成时钟信号CLK的反相信号NCK；以及生成存储数据D的反相值DN。传输电路用于根据时钟信号调整锁存器的工作模式，并向各个存储节点分别输入对应的存储数据。

其中，锁存电路由9个PMOS晶体管P1～P9和9个NMOS晶体管N1～N9构成。电路连接关系为：P1～P4的源极连接VDD，N1～N2的漏极连接VDD；N3～N8的源极接地GND。P1的漏极接P5的源极，P2的漏极接P6的源极；P3的漏极接P7的源极；P4的漏极接P8的源极。P9的源极连接P5的漏极，P9的栅极连接时钟信号CLK。N9的源极连接N4的漏极，N9的栅极连接反相时钟信号NCK。N1、N14的源极与N3的漏极以及N4、N6、N8的栅极相连，作为存储节点S0。P9、N9的漏极与N2、N5、N7的栅极以及N12、P12的源极相连，作为存储节点S1(Q)。P6、N5的漏极与N1、P5、P8的栅极相连，作为存储节点S2。N2、N15的源极与N6的漏极以及N3、P6、P7的栅极相连，作为存储节点S3。P7、N7的漏极与P1、P4的栅极相连，作为存储节点S4。P8、N8的漏极与P2、P3的栅极以及N13、P13的源极相连，作为存储节点S5。

在本发明提供的源隔离与极性加固的抗双节点翻转自恢复的锁存器中，存储节点S1(Q)、S3、S5与S0、S2、S4分别用于存储相互反相的存储数据D和DN。其中，S0、S3均被NMOS晶体管包围，形成极性加固。P1、P5和P9，P2和P6，P3和P7，P4和P8形成源隔离加固。

作为本发明进一步的改进，反相电路包括两个反相器INV1和INV2。INV1用于生成原始输入信号D对应的反相信号DN；INV1用于生成时钟信号CLK对应的反相时钟信号NCK。

作为本发明进一步的改进，INV1由PMOS管P10和NMOS管N10构成。P10的源极接VDD；N10的源极接地GND；P10和N10的栅极相连作为原始数据D的输入端口；P10和N10的漏极相连作为反相数据DN的输出端口。

作为本发明进一步的改进，INV2由PMOS管P11和NMOS管N11构成。P11的源极接VDD；N11的源极接地GND；P11和N11的栅极相连作为时钟信号CLK的输入端口；P11和N11的漏极相连作为反相时钟信号NCK的输出端口。

作为本发明进一步的改进，传输电路由两个传输门TG1，TG2以及两个传输管构成。TG1由NMOS管N12和PMOS管P12构成，TG2由NMOS管N13和PMOS管P13构成，两个传输管采用NOMS管N14和N15。在传输电路中，所有NMOS管的栅极均连接CLK，PMOS管的栅极均连接NCK。

传输门TG1中的N12和P12的漏极相连并作为数据D的输入端口；N1和P12的源极相连并连接存储节点S1(Q)。

传输门TG2中的N13和P13的漏极相连并作为数据D的输入端口；N13和P13的源极相连并连接存储节点S5。

传输管N14的漏极作为反相数据DN的输入端口，源极接存储节点S0。传输管N15的漏极作为数据D的输入端口，源极接存储节点S3。

作为本发明进一步的改进，锁存器的工作模式如下：

(1)当CLK＝1时，传输门打开，锁存器为透明模式；此时，D经过传输门TG1直接输出到S1(Q)。

(2)当CLK＝0时，传输门关闭，锁存器为保持模式；此时，D、DN对应存入S1(Q)、S3、S5和S0、S2、S4；并且钟控MOS管的P9、N9打开，整个电路构成完整的反馈回路，以保持S1(Q)值。

作为本发明进一步的改进，锁存器采用的所有MOS晶体管的栅长均为30nm；N4、N5的栅宽均为150nm，N7、N8的栅宽均为200nm，其余所有MOS晶体管的栅宽均为100nm。

本发明还包括一种锁存器模块，其由如前述的源隔离与极性加固的抗双节点翻转自恢复的锁存器封装而成。模块的引脚包括：电源引脚、接地引脚、时钟引脚、输入引脚、输出引脚。

电源引脚用于连接VDD。接地引脚用于接地GND。时钟引脚用于连接调节锁存器工作模式的时钟信号CLK。输入引脚用于输入待锁存的数据D。输出引脚用于输出存储节点S1(Q)中锁存的数据。

本发明还包括一种抗辐射芯片，其采用了如前述的源隔离与极性加固的抗双节点翻转自恢复的锁存器。

本发明提供的技术方案，具有如下有益效果：

本发明设计的锁存器具有6个存储节点，其中，存储节点S0、S3均由NMOS晶体管包围，根据极性加固原理，空间粒子轰击NMOS管的漏极，会引起NMOS晶体管漏级对电子的大量收集，所以在节点S0、S3上仅产生“1-0”和“0-0”的电压脉冲，即只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得存储节点S0、S3有效避免发生翻转。

本发明的锁存器中使用了源隔离技术，使存储节点S1、S2、S4、S5仅产生“1-0”和“0-0”的电压脉冲，可以有效减少电路敏感节点数量，提高了电路稳定性；若是其他非关键节点受到粒子的轰击，那么整个电路更加不易受到影响。

本发明的电路除了具备完全的抗SNU、DNU能力之外，还具有较低的延迟、较低的功耗以及较小的面积。较现有方案，本发明的锁存器的性能更加全面。

附图说明

图1为背景技术提供的现有技术中DURTPF latch的电路图。

图2为背景技术提供的现有技术中LCDNUT latch的电路图。

图3为背景技术提供的现有技术中RH-2latch的电路图。

图4为背景技术提供的现有技术中DNUSH latch的电路图。

图5为背景技术提供的现有技术中LCDRL latch的电路图。

图6为背景技术提供的现有技术中DRLW latch的电路图。

图7为本发明实施例提供的源隔离与极性加固的抗双节点翻转自恢复的锁存器(LDRL latch)电路图。

图8为测试实验中LDRL latch电路的抗单节点轰击的时序波形图。

图9为测试实验中LDRL latch电路的抗双节点轰击的时序波形图。

图10为本发明实施例所提供的LDRL latch电路与背景技术中对照组电路的延迟时间对比图。

图11为本发明实施例所提供的LDRL latch电路与背景技术中对照组电路的功耗对比图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步地详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。

实施例1

本实施例提供一种源隔离与极性加固的抗双节点翻转自恢复的锁存器，如图7所示，其包括锁存电路、反相电路和传输电路三个部分。其中，反相电路用于生成时钟信号CLK的反相信号NCK；以及生成存储数据D的反相值DN。传输电路用于根据时钟信号调整锁存器的工作模式，并向各个存储节点分别输入对应的存储数据。

锁存电路是该锁存器的核心部分，结合图7，该锁存电路由9个PMOS晶体管P1～P9和9个NMOS晶体管N1～N9构成。电路连接关系为：P1～P4的源极连接VDD，N1～N2的漏极连接VDD；N3～N8的源极接地GND。P1的漏极接P5的源极，P2的漏极接P6的源极；P3的漏极接P7的源极；P4的漏极接P8的源极。P9的源极连接P5的漏极，P9的栅极连接时钟信号CLK。N9的源极连接N4的漏极，N9的栅极连接反相时钟信号NCK。N1、N14的源极与N3的漏极以及N4、N6、N8的栅极相连，作为存储节点S0。P9、N9的漏极与N2、N5、N7的栅极以及N12、P12的源极相连，作为存储节点S1(Q)。P6、N5的漏极与N1、P5、P8的栅极相连，作为存储节点S2。N2、N15的源极与N6的漏极以及N3、P6、P7的栅极相连，作为存储节点S3。P7、N7的漏极与P1、P4的栅极相连，作为存储节点S4。P8、N8的漏极与P2、P3的栅极以及N13、P13的源极相连，作为存储节点S5。存储节点S1(Q)、S3、S5与S0、S2、S4分别用于存储相互反相的存储数据D和DN。

在本实施例提供的源隔离与极性加固的抗双节点翻转自恢复的锁存器中，一方面，S0、S3均被NMOS晶体管包围，因而形成极性加固。更具体的说，本实施例中的锁存器采用了N型极性加固结构。根据极性加固原理，当空间粒子轰击敏感节点NMOS管，在S0、S3上仅产生“1-0”和“0-0”的电压脉冲，即只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，有效避免S0、S3发生翻转。另一方面，在本实施例设计的锁存器中，P1、P5和P9堆叠，即最上下两个PMOS晶体管使用浅沟道隔离技术进行隔离，形成源隔离加固。基于相同的策略，P2和P6、P3和P7、P4和P8也同理形成源隔离加固。在节点S1(Q)、S2、S4、S5上只会产生“0-0”和“1-0”的电压脉冲，即只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得存储节点S1(Q)、S2、S4、S5有效避免发生翻转。

在本实施例设计的源隔离与极性加固的抗双节点翻转自恢复的锁存器中，反相电路包括两个反相器INV1和INV2。INV1用于生成原始输入信号D对应的反相信号DN；INV1用于生成时钟信号CLK对应的反相时钟信号NCK。

INV1由PMOS管P10和NMOS管N10构成。P10的源极接VDD；N10的源极接地GND；P10和N10的栅极相连作为原始数据D的输入端口；P10和N10的漏极相连作为反相数据DN的输出端口。INV2由PMOS管P11和NMOS管N11构成。P11的源极接VDD；N11的源极接地GND；P11和N11的栅极相连作为时钟信号CLK的输入端口；P11和N11的漏极相连作为反相时钟信号NCK的输出端口。

进一步，传输电路由两个传输门TG1，TG2以及两个传输管构成。TG1由NMOS管N12和PMOS管P12构成，TG2由NMOS管N13和PMOS管P13构成，两个传输管采用NOMS管N14和N15。在传输电路中，所有NMOS管的栅极均连接CLK，PMOS管的栅极均连接NCK。

在传输电路中，传输门TG1中的N12和P12的漏极相连并作为数据D的输入端口；N1和P12的源极相连并连接存储节点S1(Q)。传输门TG2中的N13和P13的漏极相连并作为数据D的输入端口；N13和P13的源极相连并连接存储节点S5。传输管N14的漏极作为反相数据DN的输入端口，源极接存储节点S0。传输管N15的漏极作为数据D的输入端口，源极接存储节点S3。

基于如上的锁存器的电路结构，时钟信号可以调节锁存器的工作模式。具体地，本实施例中的锁存器的工作模式的调节策略如下：

(1)当CLK＝1时，传输门和传输管打开，锁存器为透明模式；此时，D经过传输门TG1直接输出到S1(Q)。

在透明模式中，P9、N9是关闭的，未与整体电路构成完整反馈。若以D＝1为例，则S1(Q)＝S3＝S5＝1，S0＝S2＝S4＝0。此时，P1、P3、P5、P6、P7、N2、N3、N5、N7被打开，P2、P3、P6、P7、P9、N4、N6、N8、N9被关闭，因此，各个节点会瞬间被写入。在写入数据后，由于各个节点的相互反馈，使得存储节点保持这些存储值不变。

当输入D的值发生变化，即D＝1时，则S1(Q)＝S3＝S5＝0，S0＝S2＝S4＝1。此时，P1、P3、P5、P6、P7、N2、N3、N5、N7被关闭，P2、P3、P6、P7、P9、N4、N6、N8、N9被打开，各个节点仍可以相互反馈，使得存储节点能够保持这些存储值不变。

(2)当CLK＝0时，传输门和传输管关闭，锁存器为保持模式；传输门和传输管不再写入数值。此时，D、DN对应存入S1(Q)、S3、S5和S0、S2、S4。并且钟控MOS管的P9、N9打开，使S1(Q)接入整体电路，与电路其他节点相互反馈互锁，保持上个透明模式写入的数据，直到下一个透明模式发生。

如果环境辐射对电路的轰击发生在保持模式(CLK＝0、NCK＝1，此时钟控MOS管P9和N9打开)下，总的来说，在存储节点受到轰击时，锁存器可以使存储节点恢复。即本实施例设计的锁存器具有抗单节点翻转和自恢复的性能。

对于锁存器中锁存电路的抗翻转的能力，以存储数据S1(Q)＝S3＝S5＝1，S0＝S2＝S4＝0为例，此时，P1、P3、P5、P6、P7、P9、N2、N3、N5、N7、N9被打开，P2、P3、P6、P7、N4、N6、N8被关闭。由于使用了极性加固技术与源隔离加固技术，电路中的敏感节点数量只有S1(Q)、S3、S5，从6降为3，因此可以降低受到辐照影响的概率。

实施例2

本实施例提供一种锁存器模块，其由如实施例1中的源隔离与极性加固的抗双节点翻转自恢复的锁存器封装而成。将实施例1中完整的锁存器电路封装成对应的模块，更易于对这类具有抗双节点翻转和数据自恢复的锁存器电路进行推广与应用。

当实施例1中电路封装成锁存器模块后，模块的引脚包括：电源引脚、接地引脚、时钟引脚、输入引脚、输出引脚。

其中，对外来说，电源引脚用于连接VDD。接地引脚用于接地GND。时钟引脚用于连接调节锁存器工作模式的时钟信号CLK。输入引脚用于输入待锁存的数据D。输出引脚用于输出存储节点S1(Q)中锁存的数据。

对内来说，电源引脚连接在P1～P4的源极上；接地引脚连接在N3～N8的源极上；时钟引脚连接在P9、P11、N11～N15的栅极上；输入引脚连接在N12、P12、N13、P13的漏极，P10、N10的栅极以及N15的漏极上。输出引脚则连接在P9、N9的漏极、N5、N2、N7的栅极以及N12、P12的源极上。

实施例3

本实施例提供一种抗辐射芯片，其采用了如实施例1的源隔离与极性加固的抗双节点翻转自恢复的锁存器，并利用这种锁存器进行数据存储。

本发明实施例1中提供的锁存器电路不仅可以设计为实施例2中的锁存器模块，还可以直接应用到所有需要进行数据存储的芯片产品(如各种储存器芯片、逻辑芯片等)中，以提高芯片的抗辐照性能。这种特殊的芯片可以作为航空航天、军工产品、以及各类工作在辐射环境中医疗设备或实验仪器中所应用的芯片。

性能测试

为了验证本发明提供的源隔离与极性加固的抗双节点翻转自恢复的锁存器的性能，技术人员在仿真软件Cadence Virtuoso中进行了电路仿真和性能测试。仿真条件为：Corner：TT；Temperature：25℃；VDD：0.9V。

锁存器电路采用TSMC 28nm CMOS工艺。LDRL锁存器中N4、N5的宽长比设置为150nm/30nm，N7、N8的宽长比设置为200nm/30nm。TG中PMOS尺寸设置为200nm/30nm，可以有效降低传播延迟。除了此外，所有其他的PMOS和NMOS尺寸都设置为28nm工艺中的最小尺寸：100nm/30nm。此设计可以在实现抗双节点翻转自恢复的功能的情况下减少电路的面积和功耗开销。

实验中对设计的源隔离与极性加固的抗双节点翻转自恢复的锁存器的抗辐射性能，以及延时和功耗等进行了测试：

一、抗SNU(单节点轰击)性能

图8为本实验中电路的抗SNU翻转恢复轰击的信号变化图。本实验分别对所有敏感节点S1(Q)、S3、S5进行整体电路的抗SNU分析，具体包括3种情况：

(1)当S1(Q)受到轰击，从“1”翻转为“0”，会使N5管、N2管、N7管暂时关闭。但由于S2和S4节点的上拉管状态不会发生改变，S3的下拉管仍然保持关闭，所以S2、S3和S4节点的存储值不会改变。并且S0、S5没有被影响，所以P1、P5仍然保持打开，N4仍然保持关闭，S1(Q)会从错误值“0”回到正确值“1”。

(2)当S3受到轰击，从“1”翻转为“0”，会令N3管暂时关闭，P6管、P7管暂时打开。但由于S0、S2、S4的下拉管状态都不会发生改变，仍然保持开启，S2、S4最上方的P2和P3仍然保持关闭所以S2、S3和S4节点的存储值不会改变。并且S1(Q)、S5没有被影响，所以N2仍然保持打开，N6仍然保持关闭，S3会从错误值“0”回到正确值“1”。

(3)当S5受到轰击，从“1”翻转为“0”，会令P2管、P3管暂时打开。但由于S2、S4的下拉管状态都不会发生改变，仍然保持开启，S2、S4上拉管部分的P6和P7仍然保持关闭，所以S2和S4节点的存储值不会改变。并且S0、S1(Q)、S5没有被影响，所以P4、P8仍然保持打开，N8仍然保持关闭，S5会从错误值“0”回到正确值“1”。

相应地，当S1(Q)＝S3＝S5＝0，S0＝S2＝S4＝1时，只有S0、S2、S4为敏感节点，与上述同理，仍然可以实现单节点翻转恢复。具体地，本实施例方案的抗单节点翻转的特性如下表1所示。通过以上的分析可以看出，本实施例提供的方案可以完全的抗SNU。

表1：本实施例锁存器的抗SNU性能

Time(ns)	SNU	Result	S1(Q)
				3.2	S0	可恢复	正确
4.2	S2	可恢复	正确
				5.2	S4	可恢复	正确
9.2	S1(Q)	可恢复	正确
				10.2	S3	可恢复	正确
11.2	S5	可恢复	正确

二、抗DNU(双节点轰击)性能

图9为实验的锁存器的抗DNU翻转的信号仿真图。图中可见，本实验分别对所有节点S1(Q)、S3、S5进行整体电路的抗DNU分析。实验的情形可以分为两类，一类为DNU发生在敏感节点S1(Q)、S3、S5中，有3种情况，一类为发生在敏感节点和非敏感节点，此类视为一种情况，则共有4种情况：

(1)当<S1(Q)，S3>节点对受到轰击，分别从“1”翻转为“0”，会使N5管、N2管、N7管、N3管暂时关闭，P6管、P7管暂时打开。但由于S0、S2、S4节点的上拉管N1、P2、P3状态不会发生改变，S3的下拉管N6状态不会改变，所以S0、S2和S4节点的存储值不会改变。并且S5没有被影响，所以P1、P5仍然保持打开，N4仍然保持关闭，S1(Q)会从错误值“0”回到正确值“1”，N2管被打开，S3也会从错误值“0”回到正确值“1”。

(2)当<S1(Q)，S5>节点对受到轰击，分别从“1”翻转为“0”，会使N5管、N2管、N7管暂时关闭，P2管、P3管暂时打开。但由于S2、S4节点的上拉管P6、P7状态不会发生改变，S3的下拉管N6状态不会改变。所以S2、S3和S4节点的存储值不会改变。并且S0没有被影响，所以P1、P5仍然保持打开，N4仍然保持关闭，S1(Q)会从错误值“0”回到正确值“1”，P4、P8仍然保持打开，N8仍然保持关闭，S5会从错误值“0”回到正确值“1”

(3)当<S3，S5>节点对受到轰击，分别从“1”翻转为“0”，会使N3管暂时关闭，P6管、P7管、P2管、P3管暂时打开。但由于S2、S4节点的下拉管N5、N7状态不会发生改变，且下拉管的尺寸大于上拉管尺寸，下拉的驱动能力强，所以S2和S4节点的存储值不会改变，S0的上拉管N1仍然保持关闭，S0节点的存储值也不会改变。并且S1(Q)没有被影响，所以N2仍然保持打开，N6仍然保持关闭，S3会从错误值“0”回到正确值“1”，P4、P8仍然保持打开，N8仍然保持关闭，S5会从错误值“0”回到正确值“1”

(4)当DNU发生在一个敏感节点和一个为非敏感节点时，由于非敏感节点受到影响时，存储节点的值不变，所以这种情况可视为SNU，由上述分析可知SNU可以全部自恢复。

本实施例方案的抗单节点翻转的特性如下表2所示。通过以上的分析可以看出，本实施例提供的方案可以完全的抗DNU。

表2：本实施例锁存器的抗DNU性能

Time(ns)	DNU	Result	S1(Q)
				3.2	S0、S2	可恢复	正确
4.2	S0、S4	可恢复	正确
				5.2	S2、S4	可恢复	正确
9.2	S1(Q)、S3	可恢复	正确
				10.2	S1(Q)、S5	可恢复	正确
11.2	S3、S5	可恢复	正确

三、延迟和功耗

本实验以本发明方案为实验组(LDRL latch)，以背景技术中介绍的6种锁存器为对照组(DNUTPF、LCDNUT、RH2、DNUSH、LCDRL、DRLW，图1～图6)，对各个锁存器的延迟性能进行仿真测试。实验中对比了输入信号D到输出Q的延迟时间(Tdq)和时钟信号CLK到输出Q的延迟时间(Tcq)和电路的平均功耗。实验结果如图10所示。

分析图10中的数据可以看出来，在比较电路中，DNUTPF的延迟时间是最大的，其中本发明的延时时间与LCDNUT、RH2、DNUSH、LCDRL、DRWL接近，也具有低延迟的优势。

本次实验在分析延迟的同时还对各个电路的功耗水平进行对比，实验中，7个锁存器的功耗如图11所示。分析图11的数据可以看出：本发明提供的锁存器方案的功耗最低，仅为0.3uw，在功耗方面优势巨大。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种源隔离与极性加固的抗双节点翻转自恢复的锁存器，其特征在于，其包括：

锁存电路，其由9个PMOS晶体管P1～P9和9个NMOS晶体管N1～N9构成；电路连接关系为：P1～P4的源极连接VDD，N1～N2的漏极连接VDD；N3～N8的源极接地GND；N1、N14的源极与N3的漏极以及N4、N6、N8的栅极相连，作为存储节点S0；P9、N9的漏极与N2、N5、N7的栅极以及N12、P12的源极相连，作为存储节点S1；P6、N5的漏极与N1、P5、P8的栅极相连，作为存储节点S2；N2、N15的源极与N6的漏极以及N3、P6、P7的栅极相连，作为存储节点S3；P7、N7的漏极与P1、P4的栅极相连，作为存储节点S4；P8、N8的漏极与P2、P3的栅极以及N13、P13的源极相连，作为存储节点S5；P1的漏极接P5的源极，P2的漏极接P6的源极；P3的漏极接P7的源极；P4的漏极接P8的源极；P9的源极连接P5的漏极，P9的栅极连接时钟信号CLK；N9的源极连接N4的漏极，N9的栅极连接反相时钟信号NCK；

反相电路，其用于生成时钟信号CLK的反相信号NCK；以及生成存储数据D的反相值DN；

传输电路，其用于根据时钟信号调整所述锁存器的状态，并向各个存储节点分别输入对应的存储数据。

2.如权利要求1所述的源隔离与极性加固的抗双节点翻转自恢复的锁存器，其特征在于：存储节点S1、S3、S5与S0、S2、S4分别用于存储相互反相的存储数据D和DN；其中，S0、S3均被NMOS晶体管包围，形成极性加固；P1、P5和P9，P2和P6，P3和P7，P4和P8形成源隔离加固。

3.如权利要求1所述的源隔离与极性加固的抗双节点翻转自恢复的锁存器，其特征在于：所述反相电路包括两个反相器INV1和INV2；INV1用于生成原始输入信号D对应的反相信号DN；INV1用于生成时钟信号CLK对应的反相时钟信号NCK。

4.如权利要求3所述的源隔离与极性加固的抗双节点翻转自恢复的锁存器，其特征在于：INV1由PMOS管P10和NMOS管N10构成；P10的源极接VDD；N10的源极接地GND；P10和N10的栅极相连作为原始数据D的输入端口；P10和N10的漏极相连作为反相数据DN的输出端口。

5.如权利要求3所述的源隔离与极性加固的抗双节点翻转自恢复的锁存器，其特征在于：

INV2由PMOS管P11和NMOS管N11构成；P11的源极接VDD；N11的源极接地GND；P11和N11的栅极相连作为时钟信号CLK的输入端口；P11和N11的漏极相连作为反相时钟信号NCK的输出端口。

6.如权利要求1所述的源隔离与极性加固的抗双节点翻转自恢复的锁存器，其特征在于：所述传输电路由两个传输门TG1，TG2以及两个传输管构成；TG1由NMOS管N12和PMOS管P12构成，TG2由NMOS管N13和PMOS管P13构成，两个传输管采用NOMS管N14和N15；在传输电路中，所有NMOS管的栅极均连接CLK，PMOS管的栅极均连接NCK；

传输门TG1中的N12和P12的漏极相连并作为数据D的输入端口；N1和P12的源极相连并连接存储节点S1；

传输门TG2中的N13和P13的漏极相连并作为数据D的输入端口；N13和P13的源极相连并连接存储节点S5；

传输管N14的漏极作为反相数据DN的输入端口，源极接存储节点S0；

传输管N15的漏极作为数据D的输入端口，源极接存储节点S3。

7.如权利要求6所述的源隔离与极性加固的抗双节点翻转自恢复的锁存器，其特征在于：锁存器的工作模式如下：

(1)当CLK＝1时，传输门打开，锁存器为透明模式；此时，D经过传输门TG1直接输出到S1；

(2)当CLK＝0时，传输门关闭，锁存器为保持模式；此时，D、DN对应存入S1、S3、S5和S0、S2、S4；并且钟控MOS管的P9、N9打开，整个电路构成完整的反馈回路，以保持S1值。

8.如权利要求1所述的源隔离与极性加固的抗双节点翻转自恢复的锁存器，其特征在于：锁存器采用的所有MOS晶体管的栅长均为30nm；N4、N5的栅宽均为150nm，N7、N8的栅宽均为200nm，其余所有MOS晶体管的栅宽均为100nm。

9.一种锁存器模块，其特征在于，其由如权利要求1-8中任意一项所述的源隔离与极性加固的抗双节点翻转自恢复的锁存器封装而成；模块的引脚包括：

电源引脚，其用于连接VDD；

接地引脚，其用于接地GND；

时钟引脚，其用于连接调节锁存器工作模式的时钟信号CLK；

输入引脚，其用于输入待锁存的数据D；以及

输出引脚，其用于输出存储节点S1中锁存的数据。

10.一种抗辐射芯片，其特征在于：其采用了如权利要求1-8中任意一项所述的源隔离与极性加固的抗双节点翻转自恢复的锁存器。