CN118171621A - 基于极性加固的双节点翻转自恢复的锁存器电路、模块 - Google Patents

Abstract

本发明涉及集成电路设计技术领域，更具体的，涉及基于极性加固的双节点翻转自恢复的锁存器电路、模块。本发明包括上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部、传输门部。本发明的节点X1、X1b、X2、X2b形成N极性加固，节点X3、X3b形成P极性加固。本发明具备完全的SNU、DNU翻转自恢复能力，并有较低的延迟、较低的功耗、较低的功耗延迟积和较大的临界电荷。本发明的晶体管数量较少，面积开销也较低。本发明解决了现有双节点自恢复的锁存器电路设计存在面积和功耗较大、临界电荷较小的问题。

Description

基于极性加固的双节点翻转自恢复的锁存器电路、模块

技术领域

本发明涉及集成电路设计技术领域，更具体的，涉及：1，一种基于极性加固的双节点翻转自恢复的锁存器电路（Low Overhead Double-node-upset self-Recovery Latch，可简称为LODRL电路）；2，基于该双节点翻转自恢复的锁存器电路封装的锁存器模块。

背景技术

空间辐射环境中拥有多种辐射粒子，工作在该环境中的集成电路产品易受到辐射粒子的影响，发生多种辐射效应，如位移损伤效应、总剂量效应、单粒子效应等。其中，单粒子效应会对存储性质的电路如SRAM、锁存器、触发器等，产生较大的影响，严重的会使存储的数据发生翻转，造成软错误。

单粒子效应的产生过程如下：高能粒子撞击存储电路的截止晶体管的漏极区域，产生大量的电子空穴对，其中大部分电子空穴对由于复合作用而抵消，另一部分在电场和浓度梯度的作用下分别进行漂移和扩散，被源极或漏极收集，从而使该区域产生瞬态电压脉冲，即单粒子瞬态，收集的电荷过多会使脉冲强度超过翻转阈值，发生单粒子翻转，使存储电路发生软错误。且随着集成电路工艺的进步，晶体管的间距、节点电容和电源电压不断减小，使电路的临界电荷越来越小，由电荷共享效应引起的单粒子多节点翻转（DNU或TNU）的比例越来越大。因此，很有必要研究锁存器的多节点翻转的抗辐射加固。

为了实现锁存器抵抗双节点翻转自恢复的能力，现有技术中主要包括以下几种方案：

一、2015年Eftaxiopoulos等人提出了以 DICE为基础的DONUT电路，如图1所示，共有11个节点，由4个互锁的DICE组成。当DNU发生在内部任意两个节点时，都能通过相邻的节点恢复回来。得益于较少的晶体管数量，其面积开销较低。但是其有公共节点，数据写入时会有电流竞争，功耗较大，且D经过一个传输门和一个buffer传递到Q，没有采用快速数据通道来降低传输延时，延迟较大。

二、2021 年Kumar等人提出DNUSH电路，如图2所示，由 8 个 C单元、4 个反相器和4 个传输门组成。两个反馈回路交叉互锁，当发生DNU时，由于C单元的阻塞作用，不会使其中一个反馈回路全部翻转，最终在另一个反馈回路的作用下，实现DNU自恢复。该结构具有双节点翻转自恢复的能力，快速数据通道来降低传输延时，但是采用了多个C单元，晶体管数量较多，使面积较大，功耗较高。该电路采用钟控C单元作为输出结构，临界电荷较小。

三、2020 年郭靖提出的RH电路，如图3所示，采用极性设计的思想，对DICE进行N极性加固，加固管的晶体管栅极由两列P极性加固的节点控制。内部敏感节点的数量减少一半，DNU通过极性加固DICE的特殊反馈回路恢复回来。由于信号写入时，只对DICE的4个节点写入，通过这四个节点对另外两个P加固的节点写入，写入能力较差，使功耗很大。该电路采用钟控C单元作为输出结构，临界电荷较小。

四、2023年Young-Min Kang等人提出LCDRL电路，如图4所示，由两个相同的交叉互锁结构组成，使用极性加固技术。通过交叉控制，电路能够把任何的DNU都恢复回来。但是由于写入不完全，只对部分节点写入数据，通过这几个节点完成对剩余节点的写入，且利用系统时钟作为内部的控制信号，CLK频繁的转换使功耗较大。且该电路采用输入分离的钟控反相器作为输出结构，临界电荷很小。

五、2023年白雨鑫等人提以 C单元为基础的DRLW电路，如图5所示，包含两列4个的C单元组，一列的四个信号控制另一列C单元组，形成反馈结构。利用C单元和反馈回路，电路具有双节点翻转自恢复的能力，但是由于C单元的使用，该电路所用管子较多，面积较大。该电路采用钟控C单元作为输出结构，临界电荷较小。

发明内容

基于此，有必要针对现有双节点自恢复的锁存器电路设计存在面积和功耗较大、临界电荷较小的问题，提供一种基于极性加固的双节点翻转自恢复的锁存器电路、模块。

本发明采用以下技术方案实现：

第一方面，本发明提供了一种基于极性加固的双节点翻转自恢复的锁存器电路，包括上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部和传输门部。

上拉管部包括6个PMOS管P1~P6、4个NMOS管N7~N10，用于上拉存储节点X1~X3、X1b~X3b。下拉管部包括6个NMOS管N1~N6、2个PMOS管P7~P8，用于下拉存储节点X1~X3、X1b~X3b。信号反相器部包括2个反相器INV1~INV2， INV1用于将时钟信号CLK转换成反向时钟信号NCK，INV2用于将输入信号D转换成反向输入信号DN。钟控反相器部包括2个NMOS管N11~N12、2个PMOS管P9~P10；在保持期时，X1b通过钟控反相器部输出到输出节点Q。传输管部包括4个NMOS管 N13~N16、2个PMOS管P11~P12，D分别通过N13、N14、P11写入到X1、X2、X3，DN分别通过N15、N16、P12写入到X1b、X2b、X3b。传输门部包括1个NMOS管N17、1个PMOS管P13；在透明期时，D通过传输门部直接传输到Q。

其中，X1、X1b、X2、X2b为两个NMOS晶体管的连接节点，形成N极性加固；X3、X3b为两个PMOS管的连接节点，形成P极性加固；N1~N4的宽长比≥300nm/30nm。

该种基于极性加固的双节点翻转自恢复的锁存器电路的实现根据本公开的实施例的方法或过程。

第二方面，本发明公开了一种双节点翻转自恢复的锁存器模块，采用如第一方面公开的基于极性加固的双节点翻转自恢复的锁存器电路封装而成。

该种双节点翻转自恢复的锁存器模块的实现根据本公开的实施例的方法或过程。

与现有技术相比，本发明具备如下有益效果：

1，本发明公开了基于极性加固的双节点翻转自恢复的锁存器电路，具备完全的SNU、DNU自恢复的能力，在延迟、功耗以及延迟功耗积等指标上均有改进；并且本发明包含的晶体管数量较少，可以缩小面积占用。

2，本发明的电路设计采用钟控反相器部实现输出，所需堆叠晶体管的数量较少，具有较大的临界电荷，抗辐射能力强。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本发明背景技术中提到的DONUT电路的电路结构图；

图2为本发明背景技术中提到的DNUSH电路的电路结构图；

图3为本发明背景技术中提到的RH电路的电路结构图；

图4为本发明背景技术中提到的LCDRL电路的电路结构图；

图5为本发明背景技术中提到的DRLW电路的电路结构图；

图6为本发明实施例1中提供的LODRL电路的电路结构图；

图7为本发明实施例1中提供的LODRL电路的单节点和双节点轰击时序波形图；

图8为本发明实施例2中提供的LODRL电路与其他五种电路的性能对比图；

图9为本发明实施例3中提供的基于LODRL电路封装而成的双节点翻转自恢复的锁存器模块图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

需要说明的是，当组件被称为“安装于”另一个组件，它可以直接在另一个组件上或者也可以存在居中的组件。当一个组件被认为是“设置于”另一个组件，它可以是直接设置在另一个组件上或者可能同时存在居中组件。当一个组件被认为是“固定于”另一个组件，它可以是直接固定在另一个组件上或者可能同时存在居中组件。

除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“或/及”包括一个或多个相关的所列项目的任意的和所有的组合。

实施例1

参看图6，为本实施例1提供的LODRL电路的电路结构图。总的来说，LODRL电路包括17个NMOS管N1~N17、13个PMOS管P1~P13、以及2个反相器。其中，2个反相器均由1个NMOS管、1个PMOS管组成。因此，LODRL电路总共包括19个NMOS管、15个PMOS管。

如图6所示，从功能上划分，LODRL电路包括：上拉管部、下拉管部、信号反相器部、钟控反相器部、传输管部、传输门部。

下面逐个进行说明：

1，上拉管部包括6个PMOS管P1~P6、4个NMOS管N7~N10，用于上拉存储节点X1~X3、X1b~X3b。下拉管部包括6个NMOS管N1~N6、2个PMOS管P7~P8，用于下拉存储节点X1~X3、X1b~X3b。

具体的，P1~P6的源极连接VDD，N1~N6的源极接地GND；

X1连接N7的源极、N1的漏极、P2的栅极、P4的栅极、P7的栅极；

X1b连接N8的源极、N2的漏极、P1的栅极、P3的栅极、P8的栅极；

X2连接N9的源极、N3的漏极、N2的栅极、N4的栅极、N6的栅极；

X2b连接N10的源极、N4的漏极、N1的栅极、N3的栅极、N5的栅极；

X3连接P5的漏极、P7的源极、P6的栅极、N7的栅极、N9的栅极；

X3b连接P6的漏极、P8的源极、P5的栅极、N8的栅极、N10的栅极；

P1的漏极连接N7的漏极，P2的漏极连接N8的漏极，P3的漏极连接N9的漏极，P4的漏极连接N10的漏极，P7的漏极连接N5的漏极，P8的漏极连接N6的漏极。

那么，X1、X1b、X2、X2b为两个NMOS晶体管的连接节点，形成N极性加固：如图6所示，X1为N1、N7的连接节点；X1b为N2、N8的连接节点；X2为N3、N9的连接节点；X2b为N4、N10的连接节点。根据N极性加固原理，这些节点发生SEU时仅产生“1-0”和“0-0”的电压脉冲，即只会产生负向脉冲。因此，若这些节点存储的数据为0，则发生SEU时电压逻辑不变，不是敏感节点。

X3、X3b为两个PMOS管的连接节点，形成P极性加固：如图6所示，X3为P5、P7的连接节点；X3b为P6、P8的连接节点。根据P极性加固原理，这些节点发生SEU时仅产生“1-1”和“0-1”的电压脉冲，即只会产生正向脉冲。因此，若这些节点存储的数据为1，则发生SEU时电压逻辑不变，不是敏感节点。

需要说明的是，为了实现双节点翻转自恢复的功能，需要调整部分晶体管的尺寸：N1~N4的宽长比≥300/30。

在本实施例1中，建议的参数配置为：所有MOS管的栅长均为30 nm；N1~N4的栅宽均为300 nm，其余MOS管的栅宽均为100 nm。

2，信号反相器部包括2个反相器INV1~INV2。其中，INV1用于将时钟信号CLK转换成反向时钟信号NCK；INV2用于将输入信号D转换成反向输入信号DN。

具体的，INV1的输入端连接CLK，输出端连接NCK。INV2的输入端连接D，输出端连接DN。

如上面所述的，INV1~INV2均由1个NMOS管、1个PMOS管组成。

3，钟控反相器部包括2个NMOS管N11~N12、2个PMOS管P9~P10。其中，在保持期（CLK=0）时，X1b通过钟控反相器部输出到输出节点Q。

具体的，P9的源极连接VDD，栅极连接X1b；

P10的源极连接P9的漏极，栅极连接CLK，漏极连接Q；

N11的漏极连接Q，栅极连接NCK；

N12的漏极连接N11的源极，栅极连接X1b，源极连接GND。

4，传输管部包括4个NMOS管 N13~N16、2个PMOS管P11~P12。其中，D分别通过N13、N14、P11写入到X1、X2、X3；DN分别通过N15、N16、P12写入到X1b、X2b、X3b。

具体的，N13的源极连接D，栅极连接CLK，漏极连接X1；

N14的源极连接D，栅极连接CLK，漏极连接X2；

P11的漏极连接X3，栅极连接NCK，源极连接D；

N15的源极连接DN，栅极连接CLK，漏极连接X1b；

N16的源极连接DN，栅极连接CLK，漏极连接X2b；

P12的漏极连接X3b，栅极连接NCK，源极连接DN。

5，传输门部包括1个NMOS管N17、1个PMOS管P13。其中，在透明期（CLK=1）时，D通过传输门部直接传输到Q；

具体的，N17的漏极连接Q，栅极连接CLK，源极连接D；

P13的源极连接Q，栅极连接NCK，漏极连接D。

总的来说，当CLK=1时，NCK=0，传输门部、传输管部打开，本LODRL电路处于透明模式；D经过传输门部直接输出到Q；D通过N13、N14、P11分别写入到X1、X2、X3，DN通过N15、N16、P12分别写入到X1b、X2b、X3b节点，完成数据的锁存。

当CLK=0时，NCK=1，传输门部、传输管部截止，本LODRL电路处于保持模式，传输门部、传输管部不再写入数据；P10、N11打开，使X1b通过钟控反相器部输出到Q，维持Q 的数据不变。

轰击发生在保持模式下：在存储节点受到轰击时，本LODRL电路可以使存储节点恢复。

对于本LODRL电路的SNU、DNU恢复机理介绍如下：

以存储数据为1为例，即X1=X2=X3=Q=1，X1b=X2b=X3b=0。参看上面的说明，由于使用极性加固技术，敏感节点包括4个，分别是X1、X2、X3b、Q。

（1）SNU自恢复机理：

SNU共包含4种情况，SNU分别发生在X1、X2、X3b、Q；

S1：SNU发生在X2。X2从1→0，使N2、N4、N6截止，X1、X3的电压暂时不受影响，从而使X1b、X2b和X3b出现高阻态，维持原有电压不变。X2从1→0，N12截止，由于X4b不受影响保持为0，所以Q不受影响，X4为高阻态，电压维持不变。因此，X2的SNU错误传递不到其他节点，最终只会在X2产生一个毛刺，随后通过P2和N8导通、N2截止，X2自恢复到1。

S2：SNU发生在X1。X1从1→0，使P2、P4、P7导通，其余晶体管暂未受影响。对于X1b来说，N8截止，N2导通，所以X1b依旧为0；对于X2、X3b来说，都未受影响，电压不变；对于X2b来说，N10截止，N4导通，电压依旧为0。因此，SNU发生在X1时，错误未能影响到其他节点的电压逻辑，最终通过P1导通、N7导通、N1截止，把X1恢复到1。

S3：SNU发生在X3b。X3b从0→1，使N8、N10导通，P5截止，其他晶体管暂未受影响。对于X1、X2来说，都未受影响，电压不变；对于X1b来说，N2导通、N8导通、P2导通；由于本实施例1中，N2的宽长比为300nm/30nm，下拉能力强，所以X1b的电压依旧为低电平，即为“0”；对于X2b，同X1b，电压逻辑不变。因此，SNU发生在X3b时，错误未能影响到其他节点电压逻辑，最终通过P6截止、P8导通、N6导通，把X3b恢复到0。

S4：SNU发生在Q。SNU发生在Q时，由于X3b不受影响，Q在被轰击后只会产生一个毛刺，随后立刻恢复到正确的数值。

（2）DNU自恢复机理：

DNU共包含6种情况，分别是发生在<X1,X2>、<X1,X3b>、<X2,X3b>、<X1,Q>、<X2,Q>、< X3b, Q>。

D1：DNU发生在<X2,X3b>。X2从1→0，使N2、N4、N6截止。X3b从0→1，使P5截止，N8、N10导通。X1暂时不受N2和P1b翻转的影响，X1=1不变。对于X1b，P2截止、N8导通、N2截止，X1b出现高阻态。但由于浮节点（P2和N8交点处）的电压在X1b=0时维持在高电平（X1b前一个写入周期为1，浮节点电压为1；这一时刻X1b为0，浮节点高阻态，浮节点电压为高电平），X3b从0→1使N8导通，浮节点的高电平传到X1b，使X1b的电压升高。由于N2的宽长比为300nm/30nm，增加了X1b节点的寄生电容，使X1b受浮节点影响而升高的幅度减小，保持其逻辑为“0”不变。对于X2b，同X1b一样，N4的宽长比为300nm/30nm，保持其逻辑为“0”不变。对于X3节点，P5截止、P7截止、N5截止，X3为高阻态，电压保持高电平不变。因此DNU发生在<X2,X3b>时，没有改变X1、X1b、X2b、X3的逻辑，最终P3和N9导通，N3截止，X2恢复到正确的数值；P6截止，P8和N6导通，使X3b恢复到1。X2从1→0，使X4为高阻态，X4电压不变，X4b和Q不受DNU的影响。

D2：DNU发生在<X1,X3b>。对于X2来说，其三个输入端都没发生变化，X2的电压暂时不变。对于X1b来说，X1从1→0，X3b从0→1，使P2和N8导通，由于N2也导通、且其宽长比为300nm/30nm，下拉能力强，因此X1b为低电平，达不到翻转的电压值，逻辑上保持“0”不变。X2b同X1b一样，逻辑为“0”不变。对于X3来说，P5截止、P7导通、N5截止，X3电压依旧为高电平、保持不变。因此，DNU不会影响到X1b、X2、X2b、X3节点，X1通过X1b、X2b、X3自恢复到1，X3b通过X1b、X2、X3自恢复到0。DNU不会影响X4和X4b，因此Q不受影响。

D3：DNU发生在<X1,X2>。对于X3来说，X1从1→0，P7导通，但是P5导通、N5截止，X3的电压依旧为高电平、不受影响。对于X3b来说，X2从1→0，N6截止，由于P6和P8都截止，所以X3b为高阻态、维持原来的电压不变。对于X1b来说，X1从1→0，X2从1→0，使P2导通、N2截止，但是由于N8截止，X1b节点为高阻态，维持原来的电压不变。X2b同X1b一样，为高阻态、维持原来的电压不变。因此DNU没有改变其他四个节点的逻辑，X1和X2自恢复到1。DNU传递不到X4和X4b，Q不受影响。

D4：DNU发生在<X1,Q>、<X2,Q>、< X3b, Q>。由前面的SNU自恢复原理分析可知，内部节点遭受SNU时能够自恢复，所以内部节点恢复后，输出Q也恢复到正确的逻辑。以DNU发生在< X3b, Q>为例，X3b从0→1，根据前面SNU自恢复原理的分析，X3b的翻转不会改变其余节点的电压，最终X3b恢复到0。Q从1翻转到0，随后由于X3b恢复到0，P9导通、N12截止，最终把Q恢复到1。因此DNU发生在< X3b, Q>时可以自恢复。DNU发生在<X1,Q>、<X2,Q>同理，都可以实现DNU自恢复。

本实施例1还进行了仿真验证，仿真条件为：Corner：TT；Temperature：25℃；VDD：0.9V，验证结果见图7、表1。

表1 SNU、DNU的轰击时刻和轰击节点对应表

由图7、表1可知，本LODRL电路可以实现完全的SNU、DNU自恢复。

另外，处于降低功耗和减缓阈值损失的需要，本实施例1中，N1~N6、P1~P6采用高阈值器件，N7~N10、P7~P8采用低阈值器件，其余MOS管均采用标准阈值器件。

实施例2

本实施例2对实施例1提出的LODRL电路、与背景技术提出的其他5种锁存器电路进行仿真对比，对比了相关性能：从D到Q的延迟时间（Tdq）、CLK到Q的延迟时间（Tcq）、电路的平均功耗、锁存器的延迟功耗积（PDP）、临界电荷，结果见图8。

由图8可知，在延迟方面：DONUT电路的Tdq最大，为19ps；LODRL电路、RH电路、LCDRL电路的Tdq最小，为2ps；并且，LODRL电路的Tcq也是最小的，为5.2ps。因此，LODRL电路相较于其他电路，具有传输速度更快的优点。

在功耗方面：LODRL电路仅有0.43uW的功耗，在6种电路中是最低的，因此功耗开销很低，具有低开销的特点。

在临界电荷方面：LODRL电路的临界电荷为2.53fC，仅次于DONUT，相较于其他电路依然具有优势。

在功耗延迟积方面：LODRL电路具有最小的PDP，仅为0.86，说明LODRL电路的综合性能最好。

综上，实施例1提出的LODRL电路在延迟、功耗、PDP方面都较低、临界电荷较大，综合性能较好。并且，由于LODRL电路的晶体管数量也较少，仅有34个，面积占用也较低。

实施例3

本实施例3公开了一种双节点翻转自恢复的锁存器模块，其采用实施例1的基于极性加固的双节点翻转自恢复的锁存器电路封装而成。封装成模块的模式，更易于上述基于极性加固的双节点翻转自恢复的锁存器电路的推广与应用。

参看图9，双节点翻转自恢复的锁存器模块的引脚包括5个引脚：第一引脚、第二引脚、第三引脚、第四引脚、第五引脚。

第一引脚用于连接VDD；具体的，第一引脚连接P1~P6、P9的源极。

第二引脚用于接地GND；具体的，第二引脚连接N1~N6、N12的源极。

第三引脚用于连接时钟信号CLK。具体的，第三引脚连接N13~N16、P10的栅极，第三引脚还连接INV1的输入端。

第四引脚用于连接输入信号D；具体的，第四引脚连接N13、N14、P11、N17、P13的源极，第四引脚还连接INV2的输入端。

第五引脚用于连接输出节点Q。具体的，第五引脚连接P10的漏极、N11的漏极；第五引脚还连接P13的源极、N17的漏极。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种基于极性加固的双节点翻转自恢复的锁存器电路，其特征在于，包括：

上拉管部，其包括6个PMOS管P1~P6、4个NMOS管N7~N10，用于上拉存储节点X1~X3、X1b~X3b；

下拉管部，其包括6个NMOS管N1~N6、2个PMOS管P7~P8，用于下拉存储节点X1~X3、X1b~X3b；

信号反相器部，其包括2个反相器INV1~INV2；其中，INV1用于将时钟信号CLK转换成反向时钟信号NCK；INV2用于将输入信号D转换成反向输入信号DN；

钟控反相器部，其包括2个NMOS管N11~N12、2个PMOS管P9~P10；其中，在保持期时，X1b通过钟控反相器部输出到输出节点Q；

传输管部，其包括4个NMOS管 N13~N16、2个PMOS管P11~P12；其中，D分别通过N13、N14、P11写入到X1、X2、X3；DN分别通过N15、N16、P12写入到X1b、X2b、X3b；

以及

传输门部，其包括1个NMOS管N17、1个PMOS管P13；其中，在透明期时，D通过传输门部直接传输到Q；

其中，X1、X1b、X2、X2b为两个NMOS晶体管的连接节点，形成N极性加固；X3、X3b为两个PMOS管的连接节点，形成P极性加固；N1~N4的宽长比≥300nm/30nm。

2.根据权利要求1所述的基于极性加固的双节点翻转自恢复的锁存器电路，其特征在于，P1~P6的源极连接VDD，N1~N6的源极接地GND；

X1连接N7的源极、N1的漏极、P2的栅极、P4的栅极、P7的栅极；

X1b连接N8的源极、N2的漏极、P1的栅极、P3的栅极、P8的栅极；

X2连接N9的源极、N3的漏极、N2的栅极、N4的栅极、N6的栅极；

X2b连接N10的源极、N4的漏极、N1的栅极、N3的栅极、N5的栅极；

X3连接P5的漏极、P7的源极、P6的栅极、N7的栅极、N9的栅极；

X3b连接P6的漏极、P8的源极、P5的栅极、N8的栅极、N10的栅极；

P1的漏极连接N7的漏极，P2的漏极连接N8的漏极，P3的漏极连接N9的漏极，P4的漏极连接N10的漏极，P7的漏极连接N5的漏极，P8的漏极连接N6的漏极。

3.根据权利要求1所述的基于极性加固的双节点翻转自恢复的锁存器电路，其特征在于，INV1的输入端连接CLK，输出端连接NCK；

INV2的输入端连接D，输出端连接DN。

4.根据权利要求1所述的基于极性加固的双节点翻转自恢复的锁存器电路，其特征在于，P9的源极连接VDD，栅极连接X1b；

P10的源极连接P9的漏极，栅极连接CLK，漏极连接Q；

N11的漏极连接Q，栅极连接NCK；

N12的漏极连接N11的源极，栅极连接X1b，源极连接GND。

5.根据权利要求1所述的基于极性加固的双节点翻转自恢复的锁存器电路，其特征在于，N17的漏极连接Q，栅极连接CLK，源极连接D；

P13的源极连接Q，栅极连接NCK，漏极连接D。

6.根据权利要求1所述的基于极性加固的双节点翻转自恢复的锁存器电路，其特征在于，N13的源极连接D，栅极连接CLK，漏极连接X1；

N14的源极连接D，栅极连接CLK，漏极连接X2；

P11的漏极连接X3，栅极连接NCK，源极连接D；

N15的源极连接DN，栅极连接CLK，漏极连接X1b；

N16的源极连接DN，栅极连接CLK，漏极连接X2b；

P12的漏极连接X3b，栅极连接NCK，源极连接DN。

7.根据权利要求1所述的基于极性加固的双节点翻转自恢复的锁存器电路，其特征在于，所有MOS管的栅长均为30 nm；N1~N4的栅宽均为300 nm，其余MOS管的栅宽均为100 nm。

8.根据权利要求1所述的基于极性加固的双节点翻转自恢复的锁存器电路，其特征在于，N1~N6、P1~P6为高阈值器件，N7~N10、P7~P8为低阈值器件，其余MOS管均为标准阈值器件。

9.一种双节点翻转自恢复的锁存器模块，其特征在于，采用如权利要求1-8任一所述的基于极性加固的双节点翻转自恢复的锁存器电路封装而成。

10.根据权利要求9所述的双节点翻转自恢复的锁存器模块，其特征在于，所述双节点翻转自恢复的锁存器模块的引脚包括：

第一引脚，其用于连接VDD；

第二引脚，其用于接地GND；

第三引脚，其用于连接时钟信号CLK；

第四引脚，其用于连接输入信号D；

以及

第五引脚，其用于连接输出节点Q。