CN117856779A - 抗辐射锁存器电路、电子设备和航空器 - Google Patents

Abstract

本申请涉及一种抗辐射锁存器电路、电子设备和航空器，锁存器电路包括：存储模块；存储模块包括十个NMOS管和四个PMOS管以及六个存储节点。其中，第一存储节点、第二存储节点、第三存储节点、第四存储节点均由NMOS晶体管包围，形成N极性加固，使得第一存储节点、第二存储节点、第三存储节点、第四存储节点仅能产生“1‑0”和“0‑0”的负电压脉冲。第五存储节点、第六存储节点使用了源隔离技术，使得第五存储节点、第六存储节点上也仅能产生“1‑0”和“0‑0”的负电压脉冲，因此，本发明所使用的两种加固技术可以有效减少电路敏感节点数量，提高电路稳定性。当该电路应用于航空器时，可以解决现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。

Description

抗辐射锁存器电路、电子设备和航空器

技术领域

本申请涉及集成电路领域，特别是涉及一种抗辐射锁存器电路、电子设备和航空器。

背景技术

随着科技的发展，集成电路产品在人们日常生活中扮演着至关重要的角色，人们对电子技术的可靠性要求也日益提高。与此同时，航天事业的蓬勃发展使航天器在轨工作时间也随之增长，在外太空没有大气层的保护，航天器长期暴露在复杂的辐射环境下，航天器及其内部的电子设备会受到各种辐射的影响。

由相关材料提供的数据表明，辐射效应产生了大量的航天事故，其中对1971年到1986年美国发射的39颗卫星故障类型的研究显示，SEU(单粒子翻转)引发的故障占到辐射引发故障总数的一半以上。从2002年开始，研究人员对Alsat-1卫星发生软错误的次数进行了8年的研究统计，发现Alsat-1卫星在2002年到2009年共计产生了将近25万次软错误。2015年我国用以探测暗物质的卫星“悟空”号，在发射后遭受单粒子效应的影响，致使探测器失效了十九个小时。由上述数据可知，辐射环境是航天器正常工作面临的最大威胁，其中辐射环境引起的SEU是航天器发生故障的最大原因。然而，随着集成电路的发展和工艺的不断进步，晶体管之间的距离不断缩小，由于电荷共享效应，高能撞击粒子可以同时改变相邻的多个节点的逻辑状态，导致多节点翻转(MNU)，例如双节点翻转(DNU)。因此，为了提供可靠性更高以及性能最优的电子设备，针对具有容忍DNU能力的高可靠性存储单元电路设计是至关重要的。

针对现有航空器中的存储电路容易受到宇宙辐射环境影响的问题，目前还缺乏有效地解决方案。

发明内容

在本发明中提供了一种抗辐射锁存器电路、电子设备和航空器，以解决现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。

第一个方面，在本发明中提供了一种抗辐射锁存器电路，锁存器电路包括：存储模块；存储模块包括十个NMOS管和四个PMOS管；

第一PMOS管和第二PMOS管的源极以及第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的漏极连接电源，第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管的源极接地；

第一PMOS管的漏极连接第三PMOS管的源极，第二PMOS管的漏极连接第四PMOS管的源极；

第一NMOS管的源极、第三NMOS管的栅极、第六NMOS管的漏极、第九NMOS管的栅极和第三PMOS管的栅极相互连接且构成第一存储节点；

第二NMOS管的源极、第四NMOS管的栅极、第六NMOS管的栅极、第七NMOS管的漏极和第四PMOS管的栅极相互连接且构成第二存储节点；

第一NMOS管的栅极、第三NMOS管的源极、第七NMOS管的栅极、第八NMOS管的漏极和第一PMOS管的栅极相互连接且构成第三存储节点；

第二NMOS管的栅极、第四NMOS管的源极、第八NMOS管的栅极、第九NMOS管的漏极和第二PMOS管的栅极相互连接且构成第四存储节点；

第三PMOS管的漏极、第五NMOS管的漏极和第十NMOS管的栅极相互连接且构成第五存储节点；

第四PMOS管的漏极、第五NMOS管的栅极和第十NMOS管的漏极相互连接且构成第六存储节点。

在其中的一些实施例中，锁存器电路还包括：第一反相器、第二反相器、输入模块、输出模块和传输模块；

第一反相器的输入端和输出端分别连接输入模块的两个输入端，第二反相器的输入端连接输入模块的控制端；

输入模块的六个输出端分别连接存储模块的六个存储节点；

传输模块的两个控制端分别连接第二反相器的输入端和输出端，传输模块的输入端和输出端分别连接第一反相器的输入端和输出模块的输出端；

输出模块的两个第一输入端连接第二存储节点且两个第二输入端连接第五存储节点，输出模块的两个控制端分别连接第二反相器的输出端和输入端；

其中，第一反相器的输入端用于接收电路输入信号，第二反相器的输入端用于接收时钟信号，输出模块和传输模块的输出端均用于输出电路输出信号。

在其中的一些实施例中，输出模块包括第五PMOS管、第六PMOS管、第七PMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；

第五PMOS管的源极、栅极和漏极分别连接电源、第二存储节点和第六PMOS管的源极，第六PMOS管的栅极和漏极分别连接第五存储节点和第七PMOS管的源极，第七PMOS管的栅极和漏极分别连接第一反相器的输入端和第十一NMOS管的漏极，第十一NMOS管的栅极和源极分别连接第二反相器的输出端和第十二NMOS管的漏极，第十二NMOS管的栅极和源极分别连接第二存储节点和第十三NMOS管的漏极，第十三NMOS管的栅极连接第五存储节点且源极接地；

第七PMOS管的漏极和第十一NMOS管的漏极构成输出模块的输出端。

在其中的一些实施例中，输入模块包括第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管；

第十四至第十九NMOS管的栅极均连接第二反相器的输入端；

第十四NMOS管、第十六NMOS管和第十九NMOS管的漏极连接第一反相器的输入端，第十五NMOS管、第十七NMOS管和第十八NMOS管的漏极连接第一反相器的输出端；

第十四NMOS管的源极连接第一存储节点，第十五NMOS管的源极连接第二存储节点，第十六NMOS管的源极连接第三存储节点，第十七NMOS管的源极连接第四存储节点，第十八NMOS管的源极连接第五存储节点，第十九NMOS管的源极连接第六存储节点。

在其中的一些实施例中，传输模块包括由第八PMOS管和第二十NMOS管构成的传输门；

第八PMOS管的栅极连接第二反相器的输出端，第二十NMOS管的栅极连接第二反相器的输入端；

第八PMOS管的源极和第二十NMOS管的漏极相互连接且构成传输模块的输入端，第八PMOS管的漏极和第二十NMOS管的源极相互连接且构成传输模块的输出端。

在其中的一些实施例中，第一反相器包括第九PMOS管和第二十一NMOS管；

第九PMOS管的栅极和第二十一NMOS管的栅极相互连接且构成第一反相器的输入端，第九PMOS管的漏极和第二十一NMOS管的漏极相互连接且构成第二反相器的输出端；

第九PMOS管的源极连接电源，第二十一NMOS管的源极接地。

在其中的一些实施例中，第二反相器包括第十PMOS管和第二十二NMOS管；

第十PMOS管的栅极和第二十二NMOS管的栅极相互连接构成第二反相器的输入端，第十PMOS管的漏极和第二十二NMOS管的漏极相互连接构成第二反相器的输出端；

第十PMOS管的源极连接电源，第二十二NMOS管的源极接地。

在其中的一些实施例中，第一至第十PMOS管和第一至第二十二NMOS管的栅长均为65nm；

第一至第四PMOS管和第八PMOS管的栅宽均为280nm，第五NMOS管、第十NMOS管和第二十NMOS管的栅宽均为80nm，第五至第七PMOS管、第九PMOS管、第十PMOS管、第一至第四NMOS管、第六至第九NMOS管、第十一至第十九NMOS管、第二十一NMOS管和第二十二NMOS管的栅宽均为140nm。

第二个方面，在本发明中提供了一种电子设备，所述电子设备包括第一个方面所述的抗辐射锁存器电路。

第三个方面，在本发明中提供了一种航空器，所述航空器包括第一个方面所述的电子设备或第二个方面所述的抗辐射锁存器电路。

与相关技术相比，在本发明中提供的抗辐射锁存器电路、电子设备和航空器，第一存储节点、第二存储节点、第三存储节点、第四存储节点均由NMOS晶体管包围，形成N极性加固，使得第一存储节点、第二存储节点、第三存储节点、第四存储节点仅能产生“1-0”和“0-0”的负电压脉冲。第五存储节点、第六存储节点使用了源隔离技术，使得第五存储节点、第六存储节点上也仅能产生“1-0”和“0-0”的负电压脉冲，因此，本发明所使用的两种加固技术可以有效减少电路敏感节点数量，提高电路稳定性。当该电路应用于航空器时，可以解决现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。

本申请的一个或多个实施例的细节在以下附图和描述中提出，以使本申请的其他特征、目的和优点更加简明易懂。

附图说明

图1是本发明实施例中的锁存器电路的存储模块的结构示意图；

图2是本发明实施例中的锁存器电路的输出模块的结构示意图；

图3是本发明实施例中的锁存器电路的输入模块的结构示意图；

图4是本发明实施例中的锁存器电路的传输模块的结构示意图；

图5是本发明实施例中的锁存器电路的第一反相器的结构示意图；

图6是本发明实施例中的锁存器电路的第二反相器的结构示意图；

图7是本发明实施例中的锁存器电路的读写时序波形图；

图8是本发明实施例中的锁存器电路的抗单节点轰击时序波形图；

图9是本发明实施例中的锁存器电路的抗双节点轰击时序波形图。

图10是本发明实施例中的锁存器电路与现有相关电路的延迟对比图；

图11是本发明实施例中的锁存器电路与现有相关电路的功耗对比图；

图12是本发明实施例中的锁存器电路与现有相关电路的晶体管数量对比图。

具体实施方式

为更清楚地理解本申请的目的、技术方案和优点，下面结合附图和实施例，对本申请进行了描述和说明。

除另作定义外，本申请所涉及的技术术语或者科学术语应具有本申请所属技术领域具备一般技能的人所理解的一般含义。在本申请中的“一”、“一个”、“一种”、“该”、“这些”等类似的词并不表示数量上的限制，它们可以是单数或者复数。在本申请中所涉及的术语“包括”、“包含”、“具有”及其任何变体，其目的是涵盖不排他的包含；例如，包含一系列步骤或模块(单元)的过程、方法和系统、产品或设备并未限定于列出的步骤或模块(单元)，而可包括未列出的步骤或模块(单元)，或者可包括这些过程、方法、产品或设备固有的其他步骤或模块(单元)。在本申请中所涉及的“连接”、“相连”、“耦接”等类似的词语并不限定于物理的或机械连接，而可以包括电气连接，无论是直接连接还是间接连接。在本申请中所涉及的“多个”是指两个或两个以上。“和/或”描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。通常情况下，字符“/”表示前后关联的对象是一种“或”的关系。在本申请中所涉及的术语“第一”、“第二”、“第三”等，只是对相似对象进行区分，并不代表针对对象的特定排序。

在本发明的实施例中提供了一种抗辐射锁存器电路，图1是本发明实施例中的锁存器电路的存储模块的结构示意图。如图1所示，锁存器电路包括：存储模块；存储模块包括十个NMOS管和四个PMOS管；

第一PMOS管P1和第二PMOS管P2的源极以及第一NMOS管N1、第二NMOS管N2、第三NMOS管N3和第四NMOS管N4的漏极连接电源，第五NMOS管N5、第六NMOS管N6、第七NMOS管N7、第八NMOS管N8、第九NMOS管N9和第十NMOS管N10的源极接地；第一PMOS管P1的漏极连接第三PMOS管P3的源极，第二PMOS管P2的漏极连接第四PMOS管P4的源极。

第一NMOS管N1的源极、第三NMOS管N3的栅极、第六NMOS管N6的漏极、第九NMOS管N9的栅极、第十四NMOS管N14的源极和第三PMOS管P3的栅极相互连接且构成第一存储节点S1；第二NMOS管N2的源极、第四NMOS管N4的栅极、第六NMOS管N6的栅极、第七NMOS管N7的漏极和第四PMOS管P4的栅极相互连接且构成第二存储节点S2；第一NMOS管N1的栅极、第三NMOS管N3的源极、第七NMOS管N7的栅极、第八NMOS管N8的漏极和第一PMOS管P1的栅极相互连接且构成第三存储节点S3；第二NMOS管N2的栅极、第四NMOS管N4的源极、第八NMOS管N8的栅极、第九NMOS管N9的漏极和第二PMOS管P2的栅极相互连接且构成第四存储节点S4；第三PMOS管P3的漏极、第六PMOS管P6的栅极、第五NMOS管N5的漏极和第十NMOS管N10的栅极相互连接且构成第五存储节点S5；第四PMOS管P4的漏极、第五NMOS管N5的栅极和第十NMOS管N10的漏极相互连接且构成第六存储节点S6。

具体的，本发明提供了一种基于源隔离技术和极性加固技术的抗辐射锁存器电路。

在上述抗辐射锁存器电路的存储模块中，其中，4个NMOS管N1～N4、4个PMOS管P1～P4，用于上拉六个存储节点S1～S6；6个NMOS管N5～N10，用于下拉六个存储节点S1～S6。

其中，第一存储节点S1、第二存储节点S2、第三存储节点S3、第四存储节点S4均由NMOS晶体管包围，形成N极性加固，使得第一存储节点S1、第二存储节点S2、第三存储节点S3、第四存储节点S4仅能产生“1-0”和“0-0”的负电压脉冲。第五存储节点S5、第六存储节点S6使用了源隔离技术，使得第五存储节点S5、第六存储节点S6上也仅能产生“1-0”和“0-0”的负电压脉冲，因此，本发明所使用的两种加固技术可以有效减少电路敏感节点数量，提高电路稳定性。当该电路应用于航空器时，可以解决现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。

在其中的一些实施例中，锁存器电路还包括：第一反相器、第二反相器、输入模块、输出模块和传输模块；

第一反相器的输入端和输出端分别连接输入模块的两个输入端，第二反相器的输入端连接输入模块的控制端。

输入模块的六个输出端分别连接存储模块的六个存储节点S1～S6；传输模块的两个控制端分别连接第二反相器的输入端和输出端，传输模块的输入端和输出端分别连接第一反相器的输入端和输出模块的输出端；输出模块的两个第一输入端连接第二存储节点S2且两个第二输入端连接第五存储节点S5，输出模块的两个控制端分别连接第二反相器的输出端和输入端；其中，第一反相器的输入端用于接收电路输入信号D，第二反相器的输入端用于接收时钟信号CLK，输出模块和传输模块的输出端均用于输出电路输出信号Q。第一反相器用于翻转电路输入信号D，从而输出反电路输入信号DN，第二反相器用于翻转时钟信号CLK，用于输出反时钟信号CLKN。

图2是本发明实施例中的锁存器电路的输出模块的结构示意图。参照图2，具体的，输出模块包括第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第十一NMOS管N11、第十二NMOS管N12和第十三NMOS管N13；第五PMOS管P5的源极、栅极和漏极分别连接电源、第二存储节点S2和第六PMOS管P6的源极，第六PMOS管P6的栅极和漏极分别连接第五存储节点S5和第七PMOS管P7的源极，第七PMOS管P7的栅极和漏极分别连接第一反相器的输入端和第十一NMOS管N11的漏极，第十一NMOS管N11的栅极和源极分别连接第二反相器的输出端和第十二NMOS管N12的漏极，第十二NMOS管N12的栅极和源极分别连接第二存储节点S2和第十三NMOS管N13的漏极，第十三NMOS管N13的栅极连接第五存储节点S5且源极接地；第七PMOS管P7的漏极和第十一NMOS管N11的漏极构成输出模块的输出端。该输出模块则构成了多级输入的时钟控制单元，其用于依据第二存储节点S2、第五存储节点S5、时钟信号CLK、反时钟信号CLKN输出电路输出信号Q。其中，第二存储节点S2控制第五PMOS管P5、第十二NMOS管N12的通断，第五存储节点S5控制第六PMOS管P6、第十三NMOS管N13的通断，时钟信号CLK、反时钟信号CLKN分别控制第七PMOS管P7、第十一NMOS管N11的通断。通过上述输出模块，对整体电路进行进一步的加固设计，其结构简单并具备良好的抗辐射能力，可在多节点受到轰击时配合内部电路共同作用保证电路输出信号Q的正确性。具体的，当输出模块的输入相同时，该结构相当于反相器，输出值为输入值的反相；当输出模块的输入不相同时，整个结构将进入高阻状态，该状态会令输出保持上一个时刻的值不变。所以使用该输出模块能有效提高电路的抗辐射性能。

图3是本发明实施例中的锁存器电路的输入模块的结构示意图。参照图3，输入模块包括第十四NMOS管N14、第十五NMOS管N15、第十六NMOS管N16、第十七NMOS管N17、第十八NMOS管N18和第十九NMOS管N19；第十四至第十九NMOS管N14～N19的栅极均连接第二反相器的输入端；第十四NMOS管N14、第十六NMOS管N16和第十九NMOS管N19的漏极连接第一反相器的输入端，第十五NMOS管N15、第十七NMOS管N17和第十八NMOS管N18的漏极连接第一反相器的输出端；第十四NMOS管N14的源极连接第一存储节点S1，第十五NMOS管N15的源极连接第二存储节点S2，第十六NMOS管N16的源极连接第三存储节点S3，第十七NMOS管N17的源极连接第四存储节点S4，第十八NMOS管N18的源极连接第五存储节点S5，第十九NMOS管N19的源极连接第六存储节点S6。

图4是本发明实施例中的锁存器电路的传输模块的结构示意图。参照图4，传输模块包括由第八PMOS管P8和第二十NMOS管N20构成的传输门；第八PMOS管P8的栅极连接第二反相器的输出端，第二十NMOS管N20的栅极连接第二反相器的输入端；第八PMOS管P8的源极和第二十NMOS管N20的漏极相互连接且构成传输模块的输入端，第八PMOS管P8的漏极和第二十NMOS管N20的源极相互连接且构成传输模块的输出端。该传输模块用于减小电路输入信号D到电路输出信号Q的延迟。

图5是本发明实施例中的锁存器电路的第一反相器的结构示意图。参照图5，第一反相器包括第九PMOS管P9和第二十一NMOS管N21；第九PMOS管P9的栅极和第二十一NMOS管N21的栅极相互连接且构成第一反相器的输入端，第九PMOS管P9的漏极和第二十一NMOS管N21的漏极相互连接且构成第二反相器的输出端；第九PMOS管P9的源极连接电源，第二十一NMOS管N21的源极接地。

图6是本发明实施例中的锁存器电路的第二反相器的结构示意图。参照图6，第二反相器包括第十PMOS管P10和第二十二NMOS管N22；第十PMOS管P10的栅极和第二十二NMOS管N22的栅极相互连接构成第二反相器的输入端，第十PMOS管P10的漏极和第二十二NMOS管N22的漏极相互连接构成第二反相器的输出端；第十PMOS管P10的源极连接电源，第二十二NMOS管N22的源极接地。

上述实施例中提供了一种完整具体的抗辐射锁存器电路。在该电路中，优选的，第一至第十PMOS管P1～P10和第一至第二十二NMOS管N1～N22的栅长均为65nm；第一至第四PMOS管P1～P4和第八PMOS管P8的栅宽均为280nm，第五NMOS管N5、第十NMOS管N10和第二十NMOS管N20的栅宽均为80nm，第五至第七PMOS管P5～P7、第九PMOS管P9、第十PMOS管P10、第一至第四NMOS管N1～N4、第六至第九NMOS管N6～N9、第十一至第十九NMOS管N11～N19、第二十一NMOS管N21和第二十二NMOS管N22的栅宽均为140nm。

图7是本发明实施例中的锁存器电路的读写时序波形图(仿真条件为：Comer：TT；Temperature：27℃；VDD：1.2V)，参照图7，如下对该抗辐射锁存器电路的原理进行详细说明。

当时钟信号CLK＝1时，传输门打开，抗辐射锁存器电路为透明模式，电路输入信号D经过传输门直接输出电路输出信号Q，因为此时第七PMOS管P7、第十一NMOS管N11是关闭的。以电路输出信号D＝1为例，则第二存储节点S2、第四存储节点S4、第五存储节点S5均为0，第一存储节点S1、第三存储节点S3、第六存储节点S6均为1时，第二PMOS管P2、第四PMOS管P4、第一NMOS管N1、第三NMOS管N3、第五NMOS管N5、第七NMOS管N7、第九NMOS管N9被打开，第一PMOS管P1、第三PMOS管P3、第二NMOS管N2、第四NMOS管N4、第六NMOS管N6、第八NMOS管N8、第十NMOS管N10被关闭，因此，反馈回路迅速建立，可以锁存这些内部存储节点，使得内部存储节点S1～S6保持存储值不变，除非电路输入信号D上升到0。

当时钟信号CLK＝0时，传输门关闭，抗辐射锁存器电路为保持模式，电路输入信号D、反电路输入信号DN对应存入第一存储节点S1、第二存储节点S2、第三存储节点S3、第四存储节点S4、第五存储节点S5、第六存储节点S6并经过输出模块输出电路输出信号Q。第十四至第十九NMOS管N14～N19关闭，输入模块不再写入数值。所以内部各存储节点S1～S6保持之前的存储值不变，从电路输入信号D到电路输出信号Q的路径(传输门)中断，输出模块启用，对应的存储值通过输出模块输出为Q，因此，输出模块的输出端上的锁存值(电路输出信号Q)将被保留，直到下一个透明模式发生。

轰击就发生在保持模式(CLK＝0、CLKN＝1，此时输出模块中第七PMOS管P7、第十一NMOS管N11打开)下。总的来说，在存储节点受到轰击时，抗辐射锁存器电路或使存储节点恢复，或即使部分存储节点不能恢复、也通过输出模块的隔离作用进行容错，保证电路输出信号Q的正确输出。

对于存储模块抗翻转的能力，以第二存储节点S2、第四存储节点S4和第五存储节点S5均为0，第一存储节点S1、第三存储节点S3和第六存储节点S6均为1为例，第二PMOS管P2、第四PMOS管P4、第一NMOS管N1、第三NMOS管N3、第五NMOS管N5、第七NMOS管N7、第九NMOS管N9被打开，第一PMOS管P1、第三PMOS管P3、第二NMOS管N2、第四NMOS管N4、第六NMOS管N6、第八NMOS管N8、第十NMOS管N10被关闭。由于使用了源隔离技术与极性加固技术，单元的敏感节点数量从6降为3，有利于整体电路的稳定。

本发明提供的抗辐射锁存器电路，内部存储节点S1S6属于同一类型的存储节点；输出节点(输出模块和传输模块的输出端)为单独一个类型的节点，所以本发明在此状态下，共有4个敏感节点，分别为第一存储节点S1、第三存储节点S3、第六存储节点S6和输出节点，对于本发明的电路抗辐射性能分析如下：

1、抗SNU(单节点翻转)能力分析

图8是本发明实施例中的锁存器电路的抗单节点轰击时序波形图(仿真条件为：Comer：TT；Temperature：27℃；VDD：1.2V)。参照图8，锁存器电路的单节点受轰击后的情况如表1：

表1单节点受轰击后的电路情况

通过上表可知，任何单节点受到轰击后均可恢复，且不影响电路输出信号Q。进一步的，对第一存储节点S1、第三存储节点S3、第六存储节点S6和输出节点，进行整体电路的抗SNU分析，则共有4种情况，共分为如下两类：

类1：电路的内部存储节点发生翻转，以第一存储节点S1为例，当第一存储节点S1受到轰击，存储值从“1”翻转为“0”，则会令第三NMOS管N3和第九NMOS管N9关闭，第三PMOS管P3打开。但由于第一存储节点S1节点的上拉管与下拉管状态都不会发生改变，所以第一存储节点S1的存储值不会改变。其中具体的，考虑第二存储节点S2，第二存储节点S2的上拉管(第二NMOS管N2)与其下拉管(第七NMOS管N7)的状态不会改变，所以第二存储节点S2的存储值将不受影响。同理第四存储节点S4的上拉管(第四NMOS管N4)的状态不会发生改变，所以第四存储节点S4的存储值不会发生改变。所以，第三存储节点S3的下拉管(第八NMOS管N8)保持关闭状态，第三存储节点S3的存储值不变，第一存储节点S1的上拉管(第一NMOS管N1)保持开启状态，第一NMOS管N1会对第一存储节点S1进行充电，重新回到正确的存储值“1”，并且该错误不会影响电路输出信号Q的正确性。若以第三存储节点S3为例，当第三存储节点S3受到轰击，存储值从“1”翻转为“0”，会令第一NMOS管N1管和第七NMOS管N7管关闭，第一PMOS管P1打开，但第一存储节点S1的下拉管(第六NMOS管N6)、第二存储节点S2的上拉管(第二NMOS管N2)、第四存储节点S4的上拉管(第四NMOS管N4)与下拉管(第九NMOS管N9)均未发生状态改变，所以，此三个存储节点的数值并未发生改变，则第三存储节点S3的上拉管(第三NMOS管N3)继续打开，对第三存储节点S3进行充电，使得第三存储节点S3的存储值会从“0”回到“1”。若以第六存储节点S6为例，当第六存储节点S6受到轰击，存储值从“1”翻转为“0”，则会令第五NMOS管N5关闭，第五NMOS管N5关闭之后，不会影响第五存储节点S5的存储值，因此第十NMOS管N10将保持关闭，而第六存储节点S6的上拉管(第二PMOS管P2、第四PMOS管P4)保持开启并对第六存储节点S6进行充电，则第六存储节点S6的存储值会从“0”回到“1”。由此可见单个存储模块可以抗完全的单节点翻转并进行自我恢复。

类2：输出节点发生翻转，即电路输出信号Q发生错误的翻转，当输出节点受到轰击，电路输出信号Q从“1”翻转为“0”，该错误不会影响其他节点的存储值，而输出模块的输入(第二存储节点S2、第五存储节点S5)并未发生错误的翻转，所以电路输出信号Q会被第二存储节点S2、第五存储节点S5重新拉回正确的逻辑值“1”，所以即便是输出节点发生了SNU，也会重新被第二存储节点S2、第五存储节点S5拉回正确的输出值。

通过以上的分析可以看出，本发明提供的抗辐射锁存器电路具有完全的抗SNU能力。

2、抗DNU(双节点翻转)能力分析

图9是本发明实施例中的锁存器电路的抗双节点轰击时序波形图(仿真条件为：Corner：TT；Temperature：27℃；VDD：1.2V)，参照图9，参照图9，锁存器电路的双节点受轰击后的情况如表2：

表2双节点受轰击后的电路情况

通过上表可知，虽然节点对S1和S3、节点对S2和S4受到轰击后不可恢复，但是均不影响电路输出信号Q。进一步的，对第一存储节点S1、第三存储节点S3、第六存储节点S6、输出节点，进行整体电路的抗DNU分析，则共有6种情况，共分为如下两类：

类1：内部两个节点翻转，外部没有节点翻转。

当第一存储节点S1和第三存储节点S3的存储值同时发生改变时(从“1”翻转为“0”)，第一NMOS管N1、第三NMOS管N3、第六NMOS管N6和第八NMOS管N8关闭，第一PMOS管P1和第三PMOS管P3打开，第二存储节点S2和第四存储节点S4的存储值未受到影响，因此第二NMOS管N2和第四NMOS管N4保持关闭，第二PMOS管P2和第四PMOS管P4保持开启。但是由于第一NMOS管N1和第三NMOS管N3关闭，第一存储节点S1和第三存储节点S3的上拉回路不导通，两个存储节点的值恢复不到初始状态，同时第一PMOS管P1和第三PMOS管P3打开，因为第五存储节点S5的上拉能力大于下拉能力，因此第五存储节点S5的存储值变为“1”，而输出模块的其他输入信号未受影响，因此输出节点的电路输出信号Q保持初始值不变。

当第一存储节点S1和第六存储节点S6的存储值同时发生改变时(从“1”翻转为“0”)，第三NMOS管N3、第五NMOS管N5和第九NMOS管N9关闭，第三PMOS管P3打开，第二存储节点S2和第四存储节点S4的存储值未受到影响，因此第二NMOS管N2和第四NMOS管N4保持关闭，第二PMOS管P2和第四PMOS管P4保持开启。第三NMOS管N3关闭会使第三存储节点S3产生瞬态负向脉冲，导致第五存储节点S5的存储值“0”为“1”，第八NMOS管N8保持关闭使第三存储节点S3迅速从瞬态负向脉冲恢复为高电平，关闭第一PMOS管P1，同时第六存储节点S6的上拉能力大于下拉能力，因此第六存储节点S6的存储值通过第二PMOS管P2和第四PMOS管P4重新回到“1”，并打开第五NMOS管N5，使第五存储节点S5的存储值恢复至“0”，第二存储节点S2和第五存储节点S5的存储值不变，因此输出节点的电路输出信号Q保持初始值不变。

第三存储节点S3和第六存储节点S6的存储值同时发生改变的情况与第一存储节点S1和第六存储节点S6的分析类似，电路输出信号Q最终保持初始值不变。

类2：内部一个节点翻转，外部一个节点翻转。

这种情况下两个节点都能恢复到初始电压，可以把这种双节点翻转看作两个单节点翻转，一个发生在内部的敏感节点，另一个发生在输出模块的输出节点。

当第一存储节点S1和输出节点的存储值同时发生翻转时(从“1”翻转“0”)，第三NMOS管N3和第九NMOS管N9关闭，第三PMOS管P3打开，而第二存储节点S2、第三存储节点S3和第四存储节点S4保持它们的初始值，所以第一存储节点S1的存储值会恢复，输出节点的存储值(电路输出信号Q)也会被第五PMOS管P5、第六PMOS管P6和第七PMOS管P7拉回高电平。

当第六存储节点S6和输出节点的存储值同时发生翻转时(从“1”翻转为“0”)，会使第五NMOS管N5关闭，由于第六存储节点S6的上拉能力强于下拉能力，因此第六存储节点S6的存储值最终可以从“0”翻转为“1”，而第二存储节点S2、第三存储节点S3和第四存储节点S4保持它们的初始值，输出节点的存储值(电路输出信号Q)也会被第五PMOS管P5、第六PMOS管P6和第七PMOS管P7拉回高电平。

第三存储节点S3和输出节点的存储值同时发生翻转的情况，与第一存储节点S1和输出节点的存储值同时发生翻转的分析类似，输出节点最终会保持初始值不变。

需要注意的是，在电路输出信号Q＝0的情况下，第二存储节点S2、第四存储节点S4和第五存储节点S5为敏感节点，若第二存储节点S2与输出节点或第二存储节点S2与第五存储节点S5同时受到电荷共享效应的影响发生翻转，则输出模块的两个下拉管(第十二NMOS管N12和第十三NMOS管N13)会关闭，导致输出节点的数据(电路输出信号Q)发生翻转后恢复不到原始状态。这种情况下可以采用版图加固技术解决，在65nmCMOS集成电路的工艺下，发生电荷共享效应的距离小于1.5μm，因此在版图设计时，让两个节点对(第二存储节点S2和输出节点、第二存储节点S2和第五存储节点S5)的晶体管与晶体管之间的间距大于1.5μm，就可解决上述问题。

通过以上的分析可以看出，本发明提供的抗辐射锁存器电路具有完全的抗DNU能力。

综上，上述实施例提供的抗辐射锁存器电路具有如下特点：

当输出模块的输入值相同时，输出模块作为逆变器，即当输出模块的所有输入值相同时，其输出值为输入值的反相。当输出模块的所有输入有不同值时，它会进入高阻抗状态，输出值可以暂时保持之前的输出值不发生变化。该两点特征表明如果输出模块的输入值的变化是由错误引起的，输出模块可以拦截这个错误。

当只考虑电路结构对抗辐性能的提升时，如果电路的存储节点受到粒子轰击，由于第一存储节点S1、第二存储节点S2、第三存储节点S3和第四存储节点S4均由NMOS晶体管包围，根据极性加固原理，空间粒子轰击敏感节点的NMOS管的漏极时，在第一存储节点S1、第二存储节点S2、第三存储节点S3、第四存储节点S4上仅产生“1-0”和“0-0”的电压脉冲，即只会产生负向脉冲，而该脉冲由于栅电容的存在不能影响其他晶体管的状态，这使得第一存储节点S1、第二存储节点S2、第三存储节点S3、第四存储节点S4能够有效避免发生翻转；同时由于使用了源隔离技术，使得在第五存储节点S5、第六存储节点S6上也仅产生“1-0”和“0-0”的电压脉冲，即只会产生负向脉冲，这样可以有效减少电路敏感节点数量，提高电路的稳定性。如果是其他非关键节点受到粒子的轰击，那么存储模块更加不易受到影响。通过采用Cadence电路仿真软件对抗辐射锁存器电路进行了功能仿真，由仿真结果(参照图8和图9)可知，本发明提出的抗辐射锁存器电路具有抗单节点翻转和抗双节点翻转的能力。

由此可见，本发明实施例提供的抗辐射锁存器电路具有完全的DNU抗性。同时，通过仿真与现有相关电路进行对比，本发明实施例提供的抗辐射锁存器电路在延迟、功率、晶体管数量方面的开销很小。现有相关电路包括：LCDUNT锁存器电路，RH-2锁存器电路，DNUSH锁存器电路，LCDRL锁存器电路。其中，LCDUNT锁存器电路在2021年由闫爱斌提出，其以反相器为基础。RH-2锁存器电路在2021年由郭靖提出，其以锁存器单元RH-1为基础。DNUSH锁存器电路在2021年由Sandeep Kumar提出，其以C单元和反相器为基础。LCDRL锁存器电路在2023年由Young-Min Kang提出，其以堆叠结构为基础。本发明提供的锁存器电路则以LCRHL表示。

图10是本发明实施例中的锁存器电路与现有相关电路的延迟对比图。参照图10，LCRHL的延迟为10.78皮秒，与LCDRL的10.78皮秒和LCDUNT的10.72皮秒持平，而明显低于RH-2的14.13皮秒和DNUSH的18.31皮秒。上述结果说明本发明中的锁存器电路的延迟性能在相关技术中是顶尖的。

图11是本发明实施例中的锁存器电路与现有相关电路的功耗对比图。参照图11，LCRHL的功耗为2.35微瓦，稍高于LCDUNT的1.089微瓦和DNUSH的1.561微瓦，但是也稍低于RH-2的3.594微瓦，同时明显低于LCDRL的5.495微瓦。上述结果说明本发明中的锁存器电路的功耗性能在相关技术中是中等偏上的。

图12是本发明实施例中的锁存器电路与现有相关电路的晶体管数量对比图。参照图12，LCRHL所采用的晶体管数量是最低。上述结果说明本发明中的锁存器电路的生产成本最低且电路结构最为简单。

综上，LCRHL在各方面均不次于RH-2和LCDRL。LCRHL与DNUSH相比，虽然功耗较高，但是延迟和晶体管数量均较低。同时，在延迟和功耗方面较为优异的LCDUNT，其采用的晶体管数量明显高于LCRHL。因此，综合而言，本发明提供的锁存器电路的综合性能在相关电路中是位于前列的，具有较低的延迟和功耗，且采用的晶体管数量极少。

在本发明的实施例中还提供了一种电子设备，所述电子设备包括本发明提供的抗辐射锁存器电路。由于本发明中提供的抗辐射锁存器电路至少具有双节点容忍能力，在一定程度上能够抵抗宇宙辐射环境影响，解决了现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。因此，采用本发明中提供的抗辐射锁存器电路的电子设备，也在一定程度上能够抵抗宇宙辐射环境影响。

在本发明的实施例中还提供了一种航空器，所述航空器包括本发明提供的电子设备或抗辐射锁存器电路。由于本发明中提供的抗辐射锁存器电路或电子设备在一定程度上能够抵抗宇宙辐射环境影响，解决了现有航空器中的存储电路容易受到宇宙辐射环境影响的问题。因此，采用本发明中提供的抗辐射锁存器电路或电子设备的航空器，也在一定程度上能够抵抗宇宙辐射环境影响。

应该明白的是，这里描述的具体实施例只是用来解释这个应用，而不是用来对它进行限定。根据本申请提供的实施例，本领域普通技术人员在不进行创造性劳动的情况下得到的所有其它实施例，均属本申请保护范围。

显然，附图只是本申请的一些例子或实施例，对本领域的普通技术人员来说，也可以根据这些附图将本申请适用于其他类似情况，但无需付出创造性劳动。另外，可以理解的是，尽管在此开发过程中所做的工作可能是复杂和漫长的，但是，对于本领域的普通技术人员来说，根据本申请披露的技术内容进行的某些设计、制造或生产等更改仅是常规的技术手段，不应被视为本申请公开的内容不足。

Claims (10)

1.一种抗辐射锁存器电路，其特征在于，锁存器电路包括：存储模块；存储模块包括十个NMOS管和四个PMOS管；

第一PMOS管和第二PMOS管的源极以及第一NMOS管、第二NMOS管、第三NMOS管和第四NMOS管的漏极连接电源，第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管和第十NMOS管的源极接地；

第一PMOS管的漏极连接第三PMOS管的源极，第二PMOS管的漏极连接第四PMOS管的源极；

第一NMOS管的源极、第三NMOS管的栅极、第六NMOS管的漏极、第九NMOS管的栅极和第三PMOS管的栅极相互连接且构成第一存储节点；

第二NMOS管的源极、第四NMOS管的栅极、第六NMOS管的栅极、第七NMOS管的漏极和第四PMOS管的栅极相互连接且构成第二存储节点；

第一NMOS管的栅极、第三NMOS管的源极、第七NMOS管的栅极、第八NMOS管的漏极和第一PMOS管的栅极相互连接且构成第三存储节点；

第二NMOS管的栅极、第四NMOS管的源极、第八NMOS管的栅极、第九NMOS管的漏极和第二PMOS管的栅极相互连接且构成第四存储节点；

第三PMOS管的漏极、第五NMOS管的漏极和第十NMOS管的栅极相互连接且构成第五存储节点；

第四PMOS管的漏极、第五NMOS管的栅极和第十NMOS管的漏极相互连接且构成第六存储节点。

2.根据权利要求1所述的抗辐射锁存器电路，其特征在于，锁存器电路还包括：第一反相器、第二反相器、输入模块、输出模块和传输模块；

第一反相器的输入端和输出端分别连接输入模块的两个输入端，第二反相器的输入端连接输入模块的控制端；

输入模块的六个输出端分别连接存储模块的六个存储节点；

传输模块的两个控制端分别连接第二反相器的输入端和输出端，传输模块的输入端和输出端分别连接第一反相器的输入端和输出模块的输出端；

输出模块的两个第一输入端连接第二存储节点且两个第二输入端连接第五存储节点，输出模块的两个控制端分别连接第二反相器的输出端和输入端；

其中，第一反相器的输入端用于接收电路输入信号，第二反相器的输入端用于接收时钟信号，输出模块和传输模块的输出端均用于输出电路输出信号。

3.根据权利要求2所述的抗辐射锁存器电路，其特征在于，输出模块包括第五PMOS管、第六PMOS管、第七PMOS管、第十一NMOS管、第十二NMOS管和第十三NMOS管；

第五PMOS管的源极、栅极和漏极分别连接电源、第二存储节点和第六PMOS管的源极，第六PMOS管的栅极和漏极分别连接第五存储节点和第七PMOS管的源极，第七PMOS管的栅极和漏极分别连接第一反相器的输入端和第十一NMOS管的漏极，第十一NMOS管的栅极和源极分别连接第二反相器的输出端和第十二NMOS管的漏极，第十二NMOS管的栅极和源极分别连接第二存储节点和第十三NMOS管的漏极，第十三NMOS管的栅极连接第五存储节点且源极接地；

第七PMOS管的漏极和第十一NMOS管的漏极构成输出模块的输出端。

4.根据权利要求3所述的抗辐射锁存器电路，其特征在于，输入模块包括第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管和第十九NMOS管；

第十四至第十九NMOS管的栅极均连接第二反相器的输入端；

第十四NMOS管、第十六NMOS管和第十九NMOS管的漏极连接第一反相器的输入端，第十五NMOS管、第十七NMOS管和第十八NMOS管的漏极连接第一反相器的输出端；

第十四NMOS管的源极连接第一存储节点，第十五NMOS管的源极连接第二存储节点，第十六NMOS管的源极连接第三存储节点，第十七NMOS管的源极连接第四存储节点，第十八NMOS管的源极连接第五存储节点，第十九NMOS管的源极连接第六存储节点。

5.根据权利要求4所述的抗辐射锁存器电路，其特征在于，传输模块包括由第八PMOS管和第二十NMOS管构成的传输门；

第八PMOS管的栅极连接第二反相器的输出端，第二十NMOS管的栅极连接第二反相器的输入端；

第八PMOS管的源极和第二十NMOS管的漏极相互连接且构成传输模块的输入端，第八PMOS管的漏极和第二十NMOS管的源极相互连接且构成传输模块的输出端。

6.根据权利要求5所述的抗辐射锁存器电路，其特征在于，第一反相器包括第九PMOS管和第二十一NMOS管；

第九PMOS管的栅极和第二十一NMOS管的栅极相互连接且构成第一反相器的输入端，第九PMOS管的漏极和第二十一NMOS管的漏极相互连接且构成第二反相器的输出端；

第九PMOS管的源极连接电源，第二十一NMOS管的源极接地。

7.根据权利要求6所述的抗辐射锁存器电路，其特征在于，第二反相器包括第十PMOS管和第二十二NMOS管；

第十PMOS管的栅极和第二十二NMOS管的栅极相互连接构成第二反相器的输入端，第十PMOS管的漏极和第二十二NMOS管的漏极相互连接构成第二反相器的输出端；

第十PMOS管的源极连接电源，第二十二NMOS管的源极接地。

8.根据权利要求7所述的抗辐射锁存器电路，其特征在于，第一至第十PMOS管和第一至第二十二NMOS管的栅长均为65nm；

第一至第四PMOS管和第八PMOS管的栅宽均为280nm，第五NMOS管、第十NMOS管和第二十NMOS管的栅宽均为80nm，第五至第七PMOS管、第九PMOS管、第十PMOS管、第一至第四NMOS管、第六至第九NMOS管、第十一至第十九NMOS管、第二十一NMOS管和第二十二NMOS管的栅宽均为140nm。

9.一种电子设备，其特征在于，所述电子设备包括如权利要求1-8中任一项所述的抗辐射锁存器电路。

10.一种航空器，其特征在于，所述航空器包括如权利要求9所述的电子设备或如权利要求1-8中任一项所述的抗辐射锁存器电路。