CN117837087A - Pll电路及发送系统 - Google Patents

Abstract

一种生成输出时钟信号的PLL电路(1)，具备：选择电路(70)，选择多个时钟信号中的一个时钟信号作为PLL电路(1)的基准时钟信号；以及控制电路(75)，在切换基准时钟信号的选择时，暂时减小分频器(3)中的分频比，所述分频器(3)生成作为基准时钟信号的比较对象的反馈时钟信号。例如，控制电路(75)可以在切换基准时钟信号的选择时暂时屏蔽PLL电路(1)内的相位比较器(40)的检测结果。

Description

PLL电路及发送系统

技术领域

本公开涉及一种能够切换基准时钟信号的PLL电路及发送系统。

背景技术

专利文献1提出了一种PLL(Phase Locked Loop，锁相环)电路，在能够切换基准时钟信号的PLL电路中，在切换基准时钟信号时基准时钟信号和比较时钟信号之间没有相移，在切换时也可以得到稳定的输出，且该PLL电路能够通过简单的结构实现。

现有技术文献

专利文献

专利文献1：日本特开2003-243980号公报

发明内容

发明要解决的问题

然而，根据专利文献1，存在以下问题：切换基准时钟信号时基准时钟信号和比较时钟信号之间的相移有时不能被消除，可能产生频率变动。

因此，本公开的目的是提供一种抑制切换基准时钟信号时的频率变动的PLL电路及发送系统。

解决问题的手段

为了实现上述目的，本公开的一个方式的PLL电路是生成输出时钟信号的PLL电路，具备：选择电路，选择多个时钟信号中的一个时钟信号作为所述PLL电路的基准时钟信号；以及控制电路，在切换所述基准时钟信号的选择时，暂时减小分频器中的分频比，所述分频器生成作为所述基准时钟信号的比较对象的反馈时钟信号。

此外，本公开的一个方式的发送系统具备：上述的PLL电路；转换器，与所述输出时钟信号同步地将并行数据转换为串行数据；以及发送驱动器，将所述串行数据输出至通信线路。

此外，这些一般概括性的或具体的方式可以通过系统、方法或集成电路来实现，也可以通过系统、方法和集成电路的任意组合来实现。

发明的效果

根据本公开的PLL电路及发送系统，能够抑制切换基准时钟信号时的频率变动。

附图说明

图1是表示实施方式的PLL电路的结构例的框图。

图2是表示图1的切换电路的结构例的电路图。

图3是表示图1中的分频器的结构例的电路图。

图4是表示图3中的同步电路的结构例的电路图。

图5是表示图1的相位比较器的结构例的电路图。

图6是表示图3中的分频器的动作例的时序图。

图7是表示实施方式的PLL电路的动作例的时序图。

图8是表示图5的相位比较器的变形例的电路图。

图9是表示图5的相位比较器的另一变形例的电路图。

图10是表示实施方式的发送系统的结构例的框图。

图11是表示现有技术中的PLL电路的结构的框图。

图12是表示现有技术中可能产生的动作的时序图。

图13是表示现有技术的时钟切换动作中可能产生的频率变动的说明图。

图14是表示时钟切换动作的被抑制的频率变动的说明图。

具体实施方式

(构成本公开基础的调查结果)

本发明的发明人发现，关于“背景技术”栏中记载的现有技术的PLL电路产生以下的问题。图11是表示现有技术的PLL电路的结构的图。该PLL电路对应于专利文献1的图1。此外，图12是表示图11中因基准时钟信号的切换而可能产生的动作的时序图。

在图12中，时钟切换信号是指示基准时钟信号的切换的信号。基准时钟信号是从选择器输出至相位比较器的信号。比较时钟信号是从分频器输出至相位比较器的信号。复位信号是从定时生成器输出至分频器的信号。

图12的时钟切换信号在低电平区间，选择时钟A作为基准时钟信号并处于锁定状态。在时钟切换信号从低电平变化为高电平后，基准时钟信号由时钟A切换为时钟B。

复位信号在切换后的基准时钟信号的最初的沿(图12中的上升沿)的定时被断言(assert，输出负逻辑的脉冲)，并且清除分频器的计数器。分频器的计数器动作停止复位信号的脉冲宽度(L电平的时间)。基准时钟信号和比较时钟信号之间产生与该脉冲宽度的时间相应的相位差。

即使在时钟A和时钟B具有相同的频率的情况下，该相位差也会经由滤波器传送到电压控制振荡器VCXCO，产生频率变动。

此外，若分频器设有使复位解除定时(即复位脉冲的上升定时)与输出时钟信号同步的同步电路，则复位解除定时被延迟，相位差进一步增大。

此外，如图12的虚线圆框所示，在时钟切换时，在基准时钟信号的停止期间长的情况下，在停止期间中，在比较时钟信号中有时产生不需要的时钟脉冲。这些不需要的时钟脉冲成为使得频率产生大的变动的要因。

图13是表示现有技术的时钟切换动作中可能产生的频率变动的说明图。如该图所示，在切换基准时钟信号时产生频率变动ΔF。在专利文献1之前的一般的PLL电路的一例中，ΔF有时为30000ppm左右。在专利文献1的PLL电路中，虽然认为频率变动ΔF能够小于30000ppm，但是仍存在上述问题。

近年来，如图14所示，追求进一步减小切换基准时钟信号时的频率变动Δf(Δf<<ΔF)。例如，在USB4(Universal Serial Bus 4，通用串行总线4)的标准中，要求Δf＝1400ppm或更小。

因此，本公开提供一种抑制切换基准时钟信号时的频率变动的PLL电路及发送系统。

为了解决上述问题，本公开的一个方式的PLL电路是生成输出时钟信号的PLL电路，具备：选择电路，选择多个时钟信号中的一个时钟信号作为所述PLL电路的基准时钟信号；以及控制电路，在切换所述基准时钟信号的选择时，暂时减小分频器中的分频比，所述分频器生成作为所述基准时钟信号的比较对象的反馈时钟信号。

此外，本公开的一个方式的发送系统具备：上述的PLL电路；转换器，与所述输出时钟信号同步地将并行数据转换为串行数据；以及发送驱动器，将所述串行数据输出至通信线路。

此外，这些总括性的或具体的方式可以通过系统、方法、集成电路、以及计算机程序来实现，也可以通过系统、方法、集成电路或计算机程序的任意组合来实现。

以下，参照附图对本公开的一个方式的PLL电路及发送系统的实施方式进行具体说明。

此外，在下文中说明的实施方式均示出了本公开的一个总括性的或具体的例子。以下实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置及连接方式、步骤、步骤的顺序等均为一例，其主旨并非限制本公开。另外，在以下的实施方式的构成要素中，将表示最上位概念的独立技术方案中未记载的构成要素作为任意的构成要素来说明。

(实施方式)

[1.1PLL电路的结构]

首先，对实施方式的PLL电路的结构进行说明。

图1是表示实施方式的PLL电路1的结构例的框图。该图的PLL电路1具备电压控制振荡器2、分频器3、相位比较器40、低通滤波器6和切换电路7。

电压控制振荡器2被称为VCO(Voltage controlled oscillator，电压控制振荡器)，以与来自低通滤波器6的控制电压相应的频率进行振荡，从而生成输出时钟信号VCLK。

分频器3对输出时钟信号VCLK进行分频，并将分频后的结果作为反馈时钟信号FB输出至相位比较器40。分频器3被复位信号NRST复位而成为停止状态。此外，在分频比切换信号CHG被断言的期间，分频器3变更分频比并开始分频。这里，分频比是使输出时钟信号VCLK的频率为1/N倍的情况下的N。N优选为正整数。

相位比较器40检测基准时钟信号REF与从分频器3输出的反馈时钟信号FB之间的相位差。因此，相位比较器40例如具备PFD4和CP5。

PFD4(Phase Frequency Detector 4，相位频率检测器4)检测基准时钟信号REF与反馈时钟信号FB之间的相位差和频率差。在下文中，不对相位差和频率差进行特别区分，简称为相位差。

CP5(Charge Pump 5，电荷泵5)输出或输入与检测到的相位差相应的电流。

低通滤波器6将与检测到的相位差相应的控制电压输出至电压控制振荡器2。具体地，低通滤波器6通过将从CP5输出或输入的电流转换成平滑化后的电压来生成控制电压。

切换电路7是根据时钟切换信号来切换基准时钟信号REF的电路。因此，切换电路7具备选择电路70和控制电路75。

选择电路70根据时钟切换信号选择多个时钟信号中的一个时钟信号，并将其作为基准时钟信号REF输出至相位比较器40。在该图中，多个时钟信号示出了第一时钟信号CLK1和第二时钟信号CLK2这两个例子。第一时钟信号CLK1和第二时钟信号CLK2可以是频率相同但相位不同的时钟信号，例如恢复时钟或除此以外的时钟。这里，恢复时钟是根据接收串行数据的变化定时而再现的时钟信号。

控制电路75在切换基准时钟信号REF的选择时进行暂时减小分频器3的分频比的控制。另外，控制电路75在切换基准时钟信号REF的选择时进行暂时屏蔽相位比较器40的检测结果的控制。

在分频器3中暂时减小分频比会暂时缩短反馈时钟信号FB的周期。例如，在来自分频器3的反馈时钟信号FB的最初的沿定时相对于紧接在切换之后的基准时钟信号REF的最初的沿定时稍微延迟的情况下，可以使基准时钟信号REF和反馈时钟信号两者的下一个周期的沿定时一致。其结果，能够抑制因基准时钟信号REF的切换而产生的输出时钟信号VCLK的频率变动。

关于屏蔽控制，在切换基准时钟信号的选择时，有可能错误地额外输出基准时钟信号和反馈时钟信号中的一方的时钟脉冲，但能够抵消由该额外脉冲引起的相位差。

[1.2切换电路的结构]

接下来，对切换电路7的具体结构进行说明。

图2是表示图1中的切换电路7的结构例的电路图。在图2中，切换电路7具备选择电路70和控制电路75。

选择电路70具备逻辑电路71、AND电路72、AND电路73和OR电路74。该图中，时钟切换信号是用低电平来指示第一时钟信号CLK1和第二时钟信号CLK2中的一方并用高电平来指示另一方的信号。

逻辑电路71被输入时钟切换信号、第一时钟信号CLK1和第二时钟信号CLK2，并将第一时钟选择信号1SEL以及第二时钟选择信号2SEL中的任意一方设为高电平即有效(active)。但是，紧接在时钟切换信号变化之后，即，紧接在指示基准时钟信号REF的切换之后，逻辑电路71设置有使第一时钟选择信号1SEL和第二时钟选择信号2SEL双方暂时为低电平的非选择期间。设置非选择期间是为了不发出或者不产生由基准时钟信号REF的切换引起的来自OR电路74的毛刺噪声。这里，毛刺是一种意外的、宽度短的须状脉冲。此外，在该脉冲对后续级的电路生成不利影响的情况下，称为毛刺噪声。

AND电路72输出第一时钟信号CLK1和第一时钟选择信号1SEL的逻辑积。即，AND电路72在第一时钟选择信号1SEL为高电平时输出第一时钟信号CLK1，在第一时钟选择信号1SEL为低电平时不输出第一时钟信号CLK1而输出低电平。

AND电路73输出第二时钟信号CLK2和第二时钟选择信号2SEL的逻辑积。即，AND电路73在第二时钟选择信号2SEL为高电平时输出第二时钟信号CLK2，在第二时钟选择信号2SEL为低电平时不输出第二时钟信号CLK2而输出低电平。

OR电路74输出AND电路72的输出和切换电路7的输出的逻辑和。OR电路74输出第一时钟信号CLK1以及第二时钟信号CLK2中的一方作为基准时钟信号REF。然而，OR电路74在上述的非选择期间不输出第一时钟信号CLK1也不输出第二时钟信号CLK2，而输出低电平。

控制电路75包括XOR电路76、触发器77、触发器78和反相电路79。由此，控制电路75生成用于实施暂时减小分频比的控制和暂时屏蔽相位比较器40的检测结果的控制的各种控制信号。

XOR电路76对第一时钟选择信号1SEL和第二时钟选择信号2SEL进行异或运算。XOR电路76的输出被输入到触发器77和触发器78的复位端子。其结果，在第一时钟选择信号1SEL和第二时钟选择信号2SEL双方都变为低电平时，XOR电路76复位触发器77和触发器78。即，XOR电路76在上述的非选择期间使触发器77和触发器78为复位状态，并且在第一时钟选择信号1SEL以及第二时钟选择信号2SEL中的任意一方变为高电平时解除复位状态。此外，XOR电路76可以由OR电路代替。

触发器77的D输入端子始终被输入高电平。基准时钟信号REF被输入到触发器77的时钟输入端子。XOR电路76的输出信号被输入到触发器77的复位输入端子。其结果，触发器77的Q输出端子在非选择期间的开始定时从高电平变化为低电平，并在非选择期间结束后的基准时钟信号REF的最初的上升沿变化为高电平。该Q输出端子的信号作为复位信号NRST被输出至分频器3。

触发器78的D输入端子与触发器77的Q输出端子连接，且被输入复位信号NRST。基准时钟信号REF被输入到触发器78的反相时钟输入端子。XOR电路76的输出信号被输入到触发器78的复位输入端子。其结果，在触发器78中，在非选择期间的开始定时，Q输出端从高电平变化为低电平，并且在非选择期间结束后的基准时钟信号REF的最初的下降沿，从D输入端子取入复位信号NRST并从Q输出端子输出。该Q输出端子的信号作为屏蔽信号NMSK被输出至相位比较器40。

反相电路79使屏蔽信号NMSK反相，并将反相后的信号作为分频比切换信号CHG输出至分频器3。

关于图2中的各种信号的动作，将使用图7后述。

[1.3分频器的结构]

接下来，对分频器3的更具体的结构进行说明。

图3是表示图1中的分频器3的结构例的电路图。图4是表示图3中的同步电路30的结构例的电路图。

如图3所示，分频器3具备同步电路30和计数器式分频电路31。计数器式分频电路31具备计数器32和比较器33。

同步电路30是使复位信号NRST与输出时钟信号VCLK同步的电路。因此，在图4的结构例中，同步电路30具备反相电路34、触发器35和触发器36。

反相电路34使输出时钟信号VCLK反相，并将反相后的信号输出至触发器35和触发器36的时钟输入端子。

触发器35在来自反相电路34的反相信号的上升沿(即，在输出时钟信号VCLK的下降沿)取入并保持复位信号NRST，并从Q输出端子输出所保持的信号。

触发器36在来自反相电路34的反相信号的上升沿(即，在输出时钟信号VCLK的下降沿)取入并保持来自触发器35的Q输出端子的信号，并将保持的信号从Q输出端子输出。从触发器36的Q输出端子输出的信号被输出至计数器32作为计数器复位信号NRES。计数器复位信号NRES是将复位信号NRST延迟输出时钟信号VCLK的两个时钟期间的信号。换句话说，计数器复位信号NRES是使复位信号NRST与输出时钟信号VCLK同步后的信号。

计数器式分频电路31将输出时钟信号VCLK进行N分频，并输出反馈时钟信号FB。在图3的例子中，计数器式分频电路31具备计数器32和比较器33。

计数器32对输出时钟信号VCLK的时钟脉冲的数量进行计数。

比较器33比较计数器32的计数值和分频比N，并且当它们一致时初始化计数器32。当分频比切换信号CHG被断言时，比较器33判定由分频比设定信号mSET指示的分频比(N-m)是否与计数值一致。这里，m是相当于紧接在切换之后的基准时钟信号REF的沿定时与紧接在复位解除之后的分频器3的开始定时之间的时间差的整数。在图3的结构例中，m对应于复位信号NRST的上升沿与计数器复位信号NRES的上升沿之间的时间差，并且相当于输出时钟信号VCLK的两个时钟(m＝2)。这样，在分频比切换信号CHG被断言时，分频器3以分频比(N-m)进行分频动作。

[1.4相位比较器的结构]

接下来，对相位比较器40的更具体的结构进行说明。

图5是表示图1中的相位比较器40的结构例的电路图。图5的相位比较器40具备PFD4和CP5。

PFD4具备触发器41、触发器42和NAND电路43。

触发器41在复位状态和紧接在复位解除之后的状态下从Q输出端子输出低电平。在复位状态以外的状态下，触发器41在基准时钟信号REF的上升沿的定时取入并保持D输入端子的高电平，并从Q输出端子输出高电平作为UP信号。

触发器42在复位状态和紧接在复位解除之后的状态下从Q输出端子输出低电平。在复位状态以外的状态下，触发器42在反馈时钟信号FB的上升沿的定时取入并保持D输入端子的高电平，并从Q输出端子输出高电平作为DOWN信号。

NAND电路43将对UP信号、DOWN信号和屏蔽信号NMSK的逻辑积进行反相后的输出信号输出至触发器41的复位输入端子和触发器42的复位输入端子。在屏蔽信号NMSK为高电平的情况下(即，在未被屏蔽的情况下)，UP信号和DOWN信号两者都不是高电平时，NAND电路43不复位触发器41和触发器42，UP信号和DOWN信号两者都是高电平时，NAND电路43复位触发器41和触发器42。其结果，在基准时钟信号REF的上升沿早于反馈时钟信号FB的上升沿的情况下，在UP信号中出现对应于该相位差的脉冲宽度，在DOWN信号中出现能够忽略不计的短时间的脉冲。相反，在基准时钟信号REF的上升沿晚于反馈时钟信号FB的上升沿的情况下，在UP信号中出现能够忽略不计的短时间的脉冲，在DOWN信号中出现对应于该相位差的脉冲宽度。另一方面，在屏蔽信号NMSK为低电平的情况下，触发器41和触发器42为复位状态。因此，在屏蔽信号NMSK为低电平时，UP信号和DOWN信号均被屏蔽。

CP5具备电流源51、开关52、开关53和电流源54。

电流源51和开关52将与UP信号的脉冲宽度相应的电流ICP供给到低通滤波器6。此时的电流ICP从CP5流向低通滤波器6。其结果，UP信号具有经由低通滤波器6和电压控制振荡器2提高输出时钟信号VCLK的频率的作用。

开关53和电流源54将与DOWN信号的脉冲宽度相应的电流ICP从低通滤波器6提取。此时的电流ICP从低通滤波器6流向CP5。其结果，DOWN信号具有经由低通滤波器6和电压控制振荡器2降低输出时钟信号VCLK的频率的作用。

[2.动作]

对如上构成的实施方式的PLL电路1说明其动作。

首先，对分频器3的动作例进行说明。

图6是表示图3的分频器中的动作例的时序图。在该图中，示出了分频比切换信号CHG、反馈时钟信号FB以及分频比的切换定时。假设在分频动作的计数开始定时反馈时钟信号FB的上升沿产生。

如时刻t0、t3所示，在分频比切换信号CHG在计数开始定时为低电平的情况下，以分频比N开始分频动作。

如时刻t1、t2所示，在分频比切换信号CHG在计数开始定时为高电平的情况下，以分频比(N-m)开始分频动作。m由分频比设定信号mSET指定。

这样，分频器3根据计数开始定时的分频比切换信号CHG的电平来切换分频比。

此外，在分频器3在时刻t0至t1的期间被复位的情况下，分频动作在时刻t0至t1的区间停止，也不输出反馈时钟信号FB的脉冲。

接下来，对PLL电路1的动作例进行说明。

图7是表示实施方式的PLL电路的动作例的时序图。

在时刻t1至t5的期间，在选择电路70中，选择第一时钟信号CLK1并将其作为基准时钟信号REF输出。在此期间，处于基准时钟信号REF和反馈时钟信号FB相位一致的锁定状态，UP信号和DOWN信号都是能够忽略不计的短的脉冲宽度。

在时刻t4，时钟切换信号由低电平变化为高电平。换句话说，时钟切换信号指示将基准时钟信号REF从第一时钟信号CLK1切换为第二时钟信号CLK2。

在时刻t5至t7的期间，接受时钟切换信号的变化，选择电路70作为非选择期间将第一时钟选择信号1SEL和第二时钟选择信号2SEL双方设为低电平。

在时刻t5，接受第一时钟选择信号1SEL和第二时钟选择信号2SEL双方变化为低电平，停止基准时钟信号REF的输出。控制电路75使屏蔽信号NMSK、复位信号NRST以及分频比切换信号CHG有效。

在时刻t5至t7的期间即非选择期间，不输出基准时钟信号REF。在第二时钟选择信号2SEL被断言的时刻t7之后，基准时钟信号REF选择并输出第二时钟信号CLK2。

在时刻t5至t10的期间，屏蔽信号NMSK变为有效。在该期间，在相位比较器40中，UP信号和DOWN信号均被屏蔽而不输出。其结果，表示从时刻t8至t9的相位差的UP信号被屏蔽。此外，时刻t8与t9之间的非常短的DOWN信号也被屏蔽。

在时刻t5至t8的期间，复位信号NRST变为有效。由此，分频器3停止分频动作。

在时刻t5至t10的期间，分频比切换信号CHG变为有效。该期间内开始的分频器3的分频动作的分频比被变更。在该图中，分频比从N变更为(N-m)。

在时刻t6至t9的期间，计数器复位信号NRES变为有效。在时刻t9，计数器复位信号NRES变为无效，开始以分频比(N-m)进行的分频动作。

在时刻t9，开始分频器3的分频比(N-m)的分频动作，并且产生反馈时钟信号FB的上升沿。这里，m＝2，m对应于复位信号NRST的上升沿与计数器复位信号NRES的上升沿之间的时间差。因此，在分频比(N-m)的分频动作的最初的周期完成的时刻t11，基准时钟信号REF与反馈时钟信号FB之间的相位差变得接近0。在该时间点，PLL电路1处于锁定状态，频率变动被大幅抑制。

在时刻t11，分频比切换信号CHG无效，因此开始分频比N的分频动作。

在时刻t12，分频比N的分频动作的一个周期完成，基准时钟信号REF与反馈时钟信号FB之间的相位差变为0。在该时间点，PLL电路1维持锁定状态，频率变动被大幅抑制。

这样，在图7的动作例中，如图14所示，能够抑制时钟切换时的频率变动。

此外，在图7中示出了m＝2的例子，但是也可以是m＝1。在m＝1的情况下，认为在图7的时刻t11，相当于输出时钟信号VCLK的一个周期的相位差存在，此外，在时刻t12，相位差变为0。即使在该情况下，由于在时刻t12成为锁定状态，因此能够充分抑制频率变动。这样，m可以对应于复位信号NRST的上升沿与计数器复位信号NRES的上升沿之间的时间差，也可以对应于小于该时间差的时间。

另外，相位比较器40也可以采用图8或图9的结构来代替图5的结构。在图5中，屏蔽信号NMSK通过复位触发器41和触发器42来间接屏蔽UP信号、DOWN信号和电流ICP。在图8中，屏蔽信号NMSK直接屏蔽UP信号和DOWN信号。图9中，屏蔽信号NMSK直接屏蔽电流ICP。

[3.发送系统]

接下来，对实施方式的发送系统进行说明。

图10是表示实施方式的发送系统的结构例的框图。该图的发送系统具备PLL电路1、并行-串行转换器11和发送驱动器12。

PLL电路1可以具有与图1相同的结构。例如，第一时钟信号CLK1和第二时钟信号CLK2中的一方为恢复时钟，另一方为除此以外的时钟。

并行-串行转换器11是与来自PLL电路1的输出时钟信号VCLK同步地加载并行数据并将其作为串行数据输出的移位寄存器。

发送驱动器12将从并行-串行转换器11输出的串行数据输出至通信线路。

如以上说明所述，实施方式的PLL电路是生成输出时钟信号的PLL电路，具备：选择电路，选择多个时钟信号中的一个时钟信号作为PLL电路的基准时钟信号；以及控制电路，在切换所述基准时钟信号的选择时，暂时减小分频器中的分频比，该分频器生成作为所述基准时钟信号的比较对象的反馈时钟信号。

由此，能够抑制因基准时钟信号的切换而引起的输出时钟信号的频率变动。暂时减小分频比会暂时缩短反馈时钟信号的周期。例如，在来自分频器的反馈时钟信号的最初的沿定时相对于紧接在切换之后的基准时钟信号的最初的沿定时稍微延迟的情况下，能够使基准时钟信号和反馈时钟信号两者的下一个周期的沿定时一致。

这里，也可以是，所述控制电路在切换所述基准时钟信号的选择时，暂时屏蔽所述PLL电路内的相位比较器的检测结果。

由此，在切换基准时钟信号的选择时，在错误地额外输出基准时钟信号和反馈时钟信号中的一方的脉冲的情况下，能够屏蔽因该额外脉冲而引起的相位差。此外，在切换基准时钟信号的选择时，在基准时钟信号中产生了毛刺噪声的情况下，能够屏蔽因该毛刺噪声而引起的相位差。由此，能够抑制切换所述基准时钟信号的选择时的频率变动。

此外，实施方式的PLL电路具备：振荡器，生成输出时钟信号；分频器，对所述输出时钟信号进行分频；相位比较器，检测基准时钟信号与从所述分频器输出的反馈时钟信号之间的相位差；滤波电路，将与检测到的相位差相应的控制信号输出至所述振荡器；选择电路，选择多个时钟信号中的一个时钟信号，并将其作为所述基准时钟信号输出至所述相位比较器；以及控制电路，在切换所述基准时钟信号的选择时，暂时减小所述分频器中的分频比。

由此，能够抑制因基准时钟信号的切换而引起的输出时钟信号的频率变动。暂时减小分频比会暂时缩短反馈时钟信号的周期。例如，在来自分频器的反馈时钟信号的最初的沿定时相对于紧接在切换之后的基准时钟信号的最初的沿定时稍微延迟的情况下，能够使基准时钟信号和反馈时钟信号两者的下一个周期的沿定时一致。

这里，也可以是，所述控制电路在切换所述基准时钟信号的选择时复位所述分频器，暂时减小所述分频比的期间为紧接在所述分频器的复位解除之后的所述反馈时钟信号的一个周期或多个周期。

由此，例如，在来自分频器的反馈时钟信号的最初的沿定时相对于紧接在切换之后的基准时钟信号的最初的沿定时稍微延迟的情况下，能够使紧接在复位解除之后的下一个周期(或者几个周期后)的沿定时一致。

这里，也可以是，所述控制电路在切换所述基准时钟信号的选择时，将分频比从N暂时变更为(N-m)，所述N为表示切换基准时钟信号之前的锁定状态下的分频比的整数，所述m是相当于紧接在切换之后的基准时钟信号的沿定时与紧接在复位解除之后的所述分频器的开始定时之间的时间差的整数。

由此，例如，能够使紧接在复位解除之后的下一个周期的沿定时与紧接在切换之后的基准时钟信号的最初的沿定时一致。其结果，能够大幅抑制频率变动。

这里，也可以是，所述控制电路将分频比切换信号输出至所述分频器，在所述分频比切换信号被断言的期间，所述分频器以小的分频比开始分频。

由此，能够容易地进行暂时减小分频比的控制。

这里，也可以是，在切换所述基准时钟信号的选择时，所述控制电路暂时屏蔽由所述相位比较器生成的表示所述相位差的信号。

由此，在切换基准时钟信号的选择时，在错误地额外输出基准时钟信号和反馈时钟信号中的一方的脉冲的情况下，能够屏蔽因该额外脉冲而引起的相位差。此外，在切换基准时钟信号的选择时，在基准时钟信号中产生了毛刺噪声的情况下，能够屏蔽因该毛刺噪声而引起的相位差。由此，能够抑制切换所述基准时钟信号的选择时的频率变动。

这里，也可以是，在所述基准时钟信号与所述反馈时钟信号之间的相位差小于阈值时，所述控制电路解除所述屏蔽。

由此，能够优化屏蔽有效的期间。

这里，也可以是，所述选择电路具有在切换所述基准时钟信号的选择时停止输出基准时钟信号的停止期间，所述控制电路在所述停止期间使所述分频器为复位状态，并在所述停止期间结束后的基准时钟信号的沿定时解除所述分频器的复位。

由此，通过停止期间和复位解除，能够防止在切换所述基准时钟信号的选择时输出额外的基准时钟信号，能够减少频率变动的要因。

这里，所述选择电路也可以构成为，在切换所述基准时钟信号的选择时，不输出毛刺噪声。

由此，在切换所述基准时钟信号的选择时，能够减小成为频率变动的要因的毛刺噪声。

此外，实施方式的发送系统具备：上述的PLL电路；转换器，与所述输出时钟信号同步地将并行数据转换为串行数据；以及发送驱动器，将所述串行数据输出至通信线路。

另外，在上述各实施方式中，各构成要素可以由专用的硬件构成，也可以通过执行适合于各构成要素的软件程序来实现。各构成要素可以通过CPU或处理器等程序执行部读出并执行记录在半导体存储器等中的软件程序来实现。

以上，基于实施方式对本公开的一个或多个方式的PLL电路及发送系统进行了说明，但是本公开不限定于这些实施方式。只要不脱离本公开的主旨，本领域技术人员对本实施方式实施的各种变形而得到的实施方式、组合不同实施方式中的构成要素而构建的方式也可以包括在本公开的一个或多个方式的范围内。

工业实用性

本公开能够利用于能够切换基准时钟信号的PLL电路中。

附图标记说明

1 PLL电路

2 电压控制振荡器

3 分频器

4 PFD

5 CP

6 低通滤波器

7 切换电路

11 并行-串行转换器

12 发送驱动器

30 同步电路

31 计数器式分频电路

32 计数器

33 比较器

34 反相电路

35、36、41、42、77、78触发器

40 相位比较器

43、43a NAND电路

44、45、52、53、55开关

51、54 电流源

70 选择电路

71 逻辑电路

72、73 AND电路

74 OR电路

75 控制电路

76 XOR电路

79 反相电路

Claims (11)

1.一种PLL电路，生成输出时钟信号，其中，具备：

选择电路，选择多个时钟信号中的一个时钟信号作为所述PLL电路的基准时钟信号；以及

控制电路，在切换所述基准时钟信号的选择时，暂时减小分频器中的分频比，所述分频器生成作为所述基准时钟信号的比较对象的反馈时钟信号。

2.根据权利要求1所述的PLL电路，其中，

所述控制电路在切换所述基准时钟信号的选择时，暂时屏蔽所述PLL电路内的相位比较器的检测结果。

3.一种PLL电路，其中，具备：

振荡器，生成输出时钟信号；

分频器，对所述输出时钟信号进行分频；

相位比较器，检测基准时钟信号与从所述分频器输出的反馈时钟信号之间的相位差；

滤波电路，将与检测到的相位差相应的控制信号输出至所述振荡器；

选择电路，选择多个时钟信号中的一个时钟信号，并将其作为所述基准时钟信号输出至所述相位比较器；以及

控制电路，在切换所述基准时钟信号的选择时，暂时减小所述分频器中的分频比。

4.根据权利要求1至3中任一项所述的PLL电路，其中，

所述控制电路在切换所述基准时钟信号的选择时复位所述分频器，

暂时减小所述分频比的期间为紧接在所述分频器的复位解除之后的所述反馈时钟信号的一个周期或多个周期。

5.根据权利要求1至4中任一项所述的PLL电路，其中，

所述控制电路在切换所述基准时钟信号的选择时，将分频比从N暂时变更为N-m，

所述N为表示切换基准时钟信号之前的锁定状态下的分频比的整数，

所述m是相当于紧接在切换之后的基准时钟信号的沿定时与紧接在复位解除之后的所述分频器的开始定时的时间差的整数。

6.根据权利要求1至5中任一项所述的PLL电路，其中，

所述控制电路将分频比切换信号输出至所述分频器，

在所述分频比切换信号被断言的期间，所述分频器以小的分频比开始分频。

7.根据权利要求3所述的PLL电路，其中，

在切换所述基准时钟信号的选择时，所述控制电路暂时屏蔽由所述相位比较器生成的表示所述相位差的信号。

8.根据权利要求2或7所述的PLL电路，其中，

在所述基准时钟信号与所述反馈时钟信号之间的相位差小于阈值时，所述控制电路解除所述屏蔽。

9.根据权利要求1至8中任一项所述的PLL电路，其中，

所述选择电路具有在切换所述基准时钟信号的选择时不输出所述基准时钟信号的停止期间，

所述控制电路在所述停止期间使所述分频器为复位状态，并在所述停止期间结束时产生的所述基准时钟信号的沿定时解除所述分频器的复位。

10.根据权利要求1至9中任一项所述的PLL电路，其中，

在切换所述基准时钟信号的选择时，所述选择电路不输出毛刺噪声。

11.一种发送系统，其中，具备：

权利要求1至10中任一项所述的PLL电路；

转换器，与所述输出时钟信号同步地将并行数据转换为串行数据；以及

发送驱动器，将所述串行数据输出至通信线路。