CN117747557A - 多晶粒叠层封装 - Google Patents

Abstract

本发明公开一种半导体封装组件，包括：底部封装，包括第一器件晶粒和第二器件晶粒；以及顶部封装，包括堆叠在底部封装上的存储器晶粒。本发明的叠层封装的底部封装包括两个器件晶粒，因此可以将具有不同功能的晶粒分别制造并且搭配使用，从而提高了设计和制造的灵活性。

Description

多晶粒叠层封装

技术领域

本发明涉及半导体技术领域，尤其涉及一种多晶粒叠层封装。

背景技术

叠层封装(Package-on-Package，PoP)是一种将垂直分立逻辑和存储球栅阵列(ball grid array，BGA)封装组合起来的集成电路封装方法。两个或多个封装安装在彼此之上，即堆叠在一起，并使用标准接口在它们之间路由信号。这使得手机或数码相机等设备中的元件(部件)密度更高。

PoP解决方案通常用于移动电话中的基带和应用处理器。高端手机最快采用PoP封装来满足高I/O(input/output，输入/输出)和性能要求。堆叠式PoP的主要优点是器件可以在组装前单独进行全面测试。

发明内容

为解决上述问题，本发明提供了一种多晶粒叠层封装，以解决上述问题。

根据本发明的第一方面，公开一种多晶粒叠层封装，包括：

底部封装，包括第一器件晶粒和第二器件晶粒；以及

顶部封装，包括堆叠在底部封装上的存储器晶粒。

进一步的，所述底部封装包括第一基板，所述第一基板具有顶表面和与所述顶表面相对的底表面。从而让第一基板支撑第一器件晶粒和第二器件晶粒。

进一步的，所述第一基板包括重分布层(RDL)基板或有机基板。以便于进行电性连接以及提供足够的机械强度。

进一步的，所述第一基板包括第一介电层和被所述第一介电层包围的第一互连结构，其中所述第一互连结构包括位于所述底表面上的多个球焊盘，以用于与焊球连接。从而便于电性连接和进一步的连接到外部线路等。

进一步的，所述第一器件晶粒和所述第二器件晶粒以并排方式设置在所述第一基板的顶表面上，并且其中所述第一器件晶粒通过第一基板的第一互连结构电连接到所述第二器件晶粒。由此第一器件晶粒和所述第二器件晶粒并排放置可以方便制造，并且第一器件晶粒和所述第二器件晶粒安装的稳定。

进一步的，所述第一器件晶粒通过所述第一基板的第一互连结构和设置在所述第一基板的底表面上的桥接晶粒电连接到所述第二器件晶粒。桥接晶粒可以便于两个晶粒的互连，以便于基板的布线。

进一步的，所述第一器件晶粒和所述第二器件晶粒分别设置在所述第一基板的顶表面和底表面上。从而更加方便第一器件晶粒和所述第二器件晶粒进行不同类型的搭配，更加便于更换不同的晶粒进行组合和搭配，使设计更加灵活，制造更加方便。

进一步的，当从上方观察时，所述第一器件晶粒与所述第二器件晶粒完全重叠。从而实现不同的设计方式，并且减小封装的平面尺寸。

进一步的，还包括：

至少一个无源元件，设置于所述第一基板的底表面上。以减小封装的平面尺寸，同时提高器件集成度。

进一步的，所述至少一个无源元件包括集成无源器件(IPD)或多层陶瓷电容器(MLCC)。以减小封装的平面尺寸，同时提高器件集成度。

进一步的，还包括：

密封剂，位于所述第一基板的顶表面上。以对各部件进行保护。

进一步的，所述密封剂围绕所述第一器件晶粒。以对各部件进行保护。

进一步的，还包括：

通孔，设置在所述第一基板的顶表面上的所述第一器件晶粒周围。以便于电性互连。

进一步的，还包括：

第二基板，设置于所述通孔及所述密封剂上。以对各部件进行保护。

进一步的，所述第二基板包括重分布层(RDL)基板或中介层基板。以便于进行电性连接以及提供足够的机械强度。

进一步的，所述第二基板包括第二介电层和第二互连结构，其中所述第二结构通过所述通孔电连接到所述第一基板的第一互连结构。从而便于电性连接和进一步的连接到外部线路等。

进一步的，所述第一器件晶粒是应用处理器晶粒，并且所述第二器件晶粒是图像信号处理器晶粒或调制解调器晶粒。

进一步的，所述第一器件晶粒是数字集成电路晶粒并且所述第二器件晶粒是模拟集成电路晶粒。

进一步的，所述第一器件晶粒是核心电路晶粒并且所述第二器件晶粒是输入/输出(I/O)电路晶粒。

进一步的，所述第一器件晶粒和所述第二器件晶粒具有不同的尺寸。从而方便不同尺寸的晶粒进行组合和搭配使用，提高设计的灵活性。

本发明的多晶粒叠层封装由于包括：底部封装，包括第一器件晶粒和第二器件晶粒；以及顶部封装，包括堆叠在底部封装上的存储器晶粒。本发明的叠层封装的底部封装包括两个器件晶粒，因此可以将具有不同功能的晶粒分别制造并且搭配使用，从而提高了设计和制造的灵活性。

附图说明

图1是根据本发明的一个实施例的示例性多晶粒叠层封装的透视顶视图；

图2是沿图1中I-I’线的剖面示意图；

图3是根据本发明另一实施例的示例性多晶粒叠层封装的透视顶视图；

图4是沿图3中I-I’线的剖视示意图；

图5是根据本发明又一个实施例的示例性多晶粒叠层封装的透视顶视图；以及

图6是沿图5中的线I-I’截取的示意性剖视图。

具体实施方式

在下面对根据本发明的一个实施例的详细描述中，参考了附图，这些附图构成了本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定的优选实施例。对这些实施例进行了足够详细的描述，以使本领域技术人员能够实践它们，并且应当理解，在不脱离本发明的精神和范围的情况下，可以利用其他实施例，并且可以进行机械，结构和程序上的改变。本发明。因此，以下详细描述不应被理解为限制性的，并且根据本发明的一个实施例的范围仅由所附权利要求限定。所描述的附图仅是示意性的而非限制性的。在附图中，为了说明的目的，一些元件的尺寸可能被放大而不是按比例绘制。在本发明的实践中，尺寸和相对尺寸不对应于实际尺寸。

将理解的是，尽管术语“第一”、“第二”、“第三”、“主要”、“次要”等在本文中可用于描述各种组件、组件、区域、层和/或部分，但是这些组件、组件、区域、这些层和/或部分不应受到这些术语的限制。这些术语仅用于区分一个组件、组件、区域、层或部分与另一区域、层或部分。因此，在不脱离本发明构思的教导的情况下，下面讨论的第一或主要组件、组件、区域、层或部分可以称为第二或次要组件、组件、区域、层或部分。

此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...之下”、“在...下”、“在...上方”、“在...之上”之类的空间相对术语，以便于描述一个组件或特征与之的关系。如图所示的另一组件或特征。除了在图中描述的方位之外，空间相对术语还意图涵盖装置在使用或运行中的不同方位。该装置可以以其他方式定向(旋转90度或以其他定向)，并且在此使用的空间相对描述语可以同样地被相应地解释。另外，还将理解的是，当“层”被称为在两层“之间”时，它可以是两层之间的唯一层，或者也可以存在一个或多个中间层。

术语“大约”、“大致”和“约”通常表示规定值的±20％、或所述规定值的±10％、或所述规定值的±5％、或所述规定值的±3％、或规定值的±2％、或规定值的±1％、或规定值的±0.5％的范围内。本发明的规定值是近似值。当没有具体描述时，所述规定值包括“大约”、“大致”和“约”的含义。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明。如本文所使用的，单数术语“一”，“一个”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。本文所使用的术语仅出于描述特定实施例的目的，并不旨在限制本发明构思。如本文所使用的，单数形式“一个”、“一种”和“该”、“所述”也旨在包括复数形式，除非上下文另外明确指出。

将理解的是，当将“组件”或“层”称为在另一组件或层“上”、“连接至”、“耦接至”或“邻近”时，它可以直接在其他组件或层上、与其连接、耦接或相邻、或者可以存在中间组件或层。相反，当组件称为“直接在”另一组件或层“上”、“直接连接至”、“直接耦接至”或“紧邻”另一组件或层时，则不存在中间组件或层。

注意：(i)在整个附图中相同的特征将由相同的附图标记表示，并且不一定在它们出现的每个附图中都进行详细描述，并且(ii)一系列附图可能显示单个项目的不同方面，每个方面都与各种参考标签相关联，这些参考标签可能会出现在整个序列中，或者可能只出现在序列的选定图中。

请参考图1和图2。图1是根据本发明的一个实施例的示例性多晶粒叠层封装的透视顶视图。图2是沿图1中的线I-I'截取的示意性截面图。如图1和图2所示，多晶粒封装1a包括底部封装10和堆叠在底部封装10上的顶部封装20。根据一个实施例，底部封装10包括基板100，例如，重分布层(re-distribution layer，RDL)基板或有机基板，以便于进行电性连接以及提供足够的机械强度。基板100包括顶表面100a以及与顶表面100a相对的底表面100b。根据一个实施例，例如，基板100可以包括至少一个介电层102和被该至少一个介电层102围绕的互连结构104。互连结构104可以包括多个球焊盘104p，这些球焊盘可以位于底表面100b上，用于与焊球SB连接。根据一个实施例，诸如集成无源器件(integrated passivedevice，IPD)或多层陶瓷电容器(multi-layer ceramic capacitor，MLCC)的至少一个无源元件106可以设置在底表面100b上以用于系统性能提升。

根据一个实施例，至少两个器件晶粒(device die)，例如器件晶粒Dl和器件晶粒D2，以并排的方式设置在基板100的顶表面100a上。由此第一器件晶粒和所述第二器件晶粒并排放置可以方便制造，并且第一器件晶粒和所述第二器件晶粒安装的稳定。根据一个实施例，例如，分立器件晶粒D1和器件晶粒D2可以包括系统单芯片(SoC)。根据一个实施例，例如，器件晶粒D1可以是应用处理器(application processor，AP)SoC晶粒，并且器件晶粒D2可以是图像信号处理器(image signal processor，ISP)晶粒或调制解调器SoC晶粒。根据另一个实施例，例如，器件晶粒D1可以是数字集成电路晶粒并且器件晶粒D2可以是模拟集成电路晶粒。根据又一实施例，例如，器件晶粒D1可以是核心电路(core circuit)晶粒并且器件晶粒D2可以是输入/输出(input/output，I/O)电路晶粒。根据一个实施例，器件晶粒D1和器件晶粒D2具有不同的尺寸，从而方便不同尺寸的晶粒进行组合和搭配使用，提高设计的灵活性。根据一个实施例，例如，器件晶粒D1具有大于器件晶粒D2的表面积。器件晶粒D1可以通过基板100的互连结构104电连接到器件晶粒D2。在一个实施例中，器件晶粒D1和器件晶粒D2在不同的节点制造，或具有不同的晶圆制造节点。例如，作为一个示例而非限制，例如器件晶粒D1的制造节点是5nm，例如器件晶粒D2的制造节点是7nm；又例如，器件晶粒D1的制造节点是7nm，器件晶粒D2的制造节点是12nm；等等。因此，本发明一个实施例中，在叠层封装中的底部封装10中的至少两个晶粒在不同的制造节点制造，从而可以更加灵活的将不同类型的晶粒进行组合，提高了叠层(或层叠、堆叠)封装中底部封装的设计灵活性。

根据一个实施例，例如，器件晶粒Dl和器件晶粒D2可以通过使用倒装芯片(flip-chip)技术安装在基板100的顶表面100a上。根据另一个实施例，例如，器件晶粒D1和器件晶粒D2可以通过重分布层电连接到基板100的互连结构104。根据一个实施例，例如，器件晶粒D1和器件晶粒D2可以被诸如环氧模塑料的密封剂(encapsulant)110围绕。器件晶粒D1和器件晶粒D2之间的间隙108可以用密封剂110填充。

根据一个实施例，例如，多个通孔112可以设置在基板100的顶表面100a上的器件晶粒Dl和器件晶粒D2周围。通孔112被密封剂110包围。每个通孔112的底端(bottom end)可以电连接到基板100的互连结构104。根据一个实施例，例如，多个通孔112可以包括导电柱或铜芯焊球，但不限于此。根据一个实施例，例如，每个通孔112的顶端(top end)与密封剂110的顶表面共面。

根据一个实施例，中间基板(intermediate substrate)120可以设置在通孔112上和密封剂110的顶表面上。根据一个实施例，例如，中间基板120可以是RDL基板或中介层(interposer)基板。根据一个实施例，例如，中间基板120可以包括至少一个介电层122和互连结构124。互连结构124可以通过通孔112电连接到基板100的互连结构104。在一个实施例中，互连结构124可以包括多个重分布焊盘124p，用于与顶部封装20的多个连接元件220连接。根据一个实施例，例如，连接元件220可以包括导电凸块或柱体，但不限于此。本发明的叠层封装的底部封装包括两个器件晶粒，因此可以将具有不同功能的晶粒分别制造并且搭配使用，从而提高了设计和制造的灵活性。此外，本发明特别适用于叠层封装中，特别是高速叠层封装中，以适应于高速叠层封装中的灵活性和更易搭配性。

根据一个实施例，例如，顶部封装20可以是低功率双倍数据速率(low-powerdoubledata rate，LPDDR)动态随机存取存储器(dynamic random access memory，DRAM)封装，其包括安装在顶部基板200上的至少一个DRAM晶粒D3。DRAM晶粒D3可以被密封剂210围绕。根据一个实施例，例如，DRAM晶粒D3可以电连接到顶部基板200通过多个接合线212连接，但不限于此。在本发明一个实施例中，例如器件晶粒D1可以是应用处理器SoC晶粒，并且器件晶粒D2可以是图像信号处理器晶粒或调制解调器SoC晶粒。采用这种方式，可以将应用处理器的功能和图像信号处理器或调制解调器的功能分开在不同的晶粒中，从而满足更加灵活的设计需求。例如，在一个实施例中，可以使用更窄制造节点的晶粒作为应用处理器功能的晶粒，而使用较宽制造节点的晶粒作为图像信号处理器或调制解调器功能的晶粒。例如，更窄制造节点可以是5nm，较宽制造节点可以是7nm；又例如，更窄制造节点可以是10nm，较宽制造节点可以是14nm；等等。在本发明一个实施例中，例如器件晶粒D1可以是数字集成电路晶粒并且器件晶粒D2可以是模拟集成电路晶粒。采用这种方式，可以将数字集成电路的功能和模拟集成电路的功能分开在不同的晶粒中，从而满足更加灵活的设计需求。因此可以将较容易受干扰的模拟集成电路与不那么容易受干扰的数字集成电路分开，从而更加方便模拟集成电路与数字集成电路的各自的设计，并且可以将不同类型的模拟集成电路与数字集成电路进行搭配，灵活性更高。例如，在一个实施例中，可以使用更窄制造节点的晶粒作为模拟集成电路功能的晶粒，而使用较宽制造节点的晶粒作为数字集成电路功能的晶粒。例如，更窄制造节点可以是5nm，较宽制造节点可以是7nm；又例如，更窄制造节点可以是10nm，较宽制造节点可以是14nm；等等。在本发明一个实施例中，例如器件晶粒D1可以是核心电路晶粒并且器件晶粒D2可以是输入/输出电路晶粒。采用这种方式，可以将核心电路的功能和输入/输出电路的功能分开在不同的晶粒中，从而满足更加灵活的设计需求。例如，在一个实施例中，可以使用更窄制造节点的晶粒作为核心电路功能的晶粒，而使用较宽制造节点的晶粒作为输入/输出电路功能的晶粒。例如，更窄制造节点可以是5nm，较宽制造节点可以是7nm；又例如，更窄制造节点可以是10nm，较宽制造节点可以是14nm；等等。由此，本发明实施例中可以将不同制造节点且功能不同的晶粒进行搭配使用，从而进一步增加了扇出封装及叠层封装设计的灵活性，具有更好的通用性和更广的适用范围。

请参考图3和图4。图3是根据本发明另一实施例的示例性多晶粒叠层封装的透视顶视图。图4是沿图3中的线I-I’截取的示意性剖视图，其中相似的区域、层或元件由相似的数字或标记来表示。如图3和图4所示，同样地，多晶粒叠层封装1b包括底部封装10和堆叠在底部封装10上的顶部封装20。根据一个实施例，底部封装10包括基板100，例如，RDL基板或有机基板，以便于进行电性连接以及提供足够的机械强度。基板100包括顶表面100a以及与顶表面100a相对的底表面100b。根据一个实施例，例如，基板100可以包括至少一个介电层102和被该至少一个介电层102围绕的互连结构104。互连结构104可以包括多个球焊盘104p，球焊盘可以设置在底表面100b上以用于与焊球SB连接。根据一个实施例，至少一个无源元件106(诸如集成无源器件或多层陶瓷电容器)可以设置在底表面100b上以用于系统性能提升，并且减小封装的平面尺寸，同时提高器件集成度。

根据一个实施例，器件晶粒Dl和器件晶粒D2以并排方式设置在基板100的顶表面100a上。根据一个实施例，例如，分立器件晶粒D1和器件晶粒D2可以包括系统单晶粒。根据一个实施例，例如，器件晶粒D1可以是应用处理器SoC晶粒，并且器件晶粒D2可以是图像信号处理器晶粒或调制解调器SoC晶粒。根据另一个实施例，例如，器件晶粒D1可以是数字集成电路晶粒并且器件晶粒D2可以是模拟集成电路晶粒。根据又一实施例，例如，器件晶粒D1可以是核心电路晶粒并且器件晶粒D2可以是输入/输出电路晶粒。根据一个实施例，器件晶粒D1和器件晶粒D2具有不同的尺寸。根据一个实施例，例如，器件晶粒D1具有大于器件晶粒D2的表面积。器件晶粒D1可以通过基板100的互连结构104和设置在基板100的底表面100b上的桥接晶粒(bridge die)107电连接到器件晶粒D2。例如，桥接晶粒107可以使用倒装芯片技术安装在基板100的底表面100b上。桥接晶粒107与基板100的底表面100b之间的间隙可以用底部填充剂109填充。桥接晶粒可以便于两个晶粒的互连，以便于基板的布线。

根据一个实施例，例如，器件晶粒Dl和器件晶粒D2可以通过使用倒装芯片技术安装在基板100的顶表面100a上。根据另一个实施例，例如，器件晶粒D1和器件晶粒D2可以通过重分布层电连接到基板100的互连结构104。根据一个实施例，例如，器件晶粒D1和器件晶粒D2可以被诸如环氧模塑料的密封剂110围绕。器件晶粒D1和器件晶粒D2之间的间隙108可以用密封剂110填充。

根据一个实施例，同样地，多个通孔112可以设置在基板100的顶表面100a上的器件晶粒Dl和器件晶粒D2周围。通孔112被密封剂110围绕并且每个通孔112的底端可以电连接到基板100的互连结构104。根据一个实施例，例如，多个通孔112可以包括导电柱或铜芯焊球，但不仅限于此。根据一个实施例，例如，每个通孔112的顶端与密封剂110的顶表面共面。

根据一个实施例，中间基板120可以设置在通孔112上和密封剂110的顶表面上。根据一个实施例，例如，中间基板120可以是RDL基板或中介层基板。根据一个实施例，例如，中间基板120可以包括至少一个介电层122和互连结构124。互连结构124可以通过通孔112电连接到基板100的互连结构104。在一个实施例中，互连结构124可以包括多个重分布焊盘124p，用于与顶部封装20的多个连接元件220连接。根据一个实施例，例如，连接元件220可包括导电凸块或导电柱，但不限于此。

根据一个实施例，例如，顶部封装20可以是包括安装在顶部基板200上的至少一个DRAM晶粒D3的LPDDR DRAM封装。DRAM晶粒D3可以被密封剂210围绕。在一个实施例中，例如，DRAM晶粒D3可以通过多个接合引线212电连接至顶部基板200，但不限于此。

请参考图5和图6。图5是根据本发明又一实施例的示例性多晶粒叠层封装的透视顶视图。图6是沿图5中的线I-I’截取的示意性剖视图，其中相同的区域、层或元件由相同的数字或标记来表示。如图5和图6所示，同样地，多晶粒叠层封装1c包括底部封装10和堆叠在底部封装10上的顶部封装20。根据一个实施例，底部封装10包括基板100，例如，RDL基板或有机基板。基板100包括顶表面100a以及与顶表面100a相对的底表面100b。根据一个实施例，例如，基板100可以包括至少一个介电层102和被该至少一个介电层102围绕的互连结构104。互连结构104可以包括多个球焊盘104p，球焊盘可以是设置在底表面100b上以用于与焊球SB连接。根据一个实施例，至少一个无源元件106(诸如集成无源器件或多层陶瓷电容器)可以设置在底表面100b上以用于系统性能提升。

根据一个实施例，器件晶粒Dl和器件晶粒D2分别设置在基板100的顶表面100a和底表面100b上。从而更加方便器件晶粒Dl和器件晶粒D2进行不同类型的搭配，更加便于更换不同的晶粒进行组合和搭配，使设计更加灵活，制造更加方便。从图5中可以看出，当从上方观察时，器件晶粒D1与器件晶粒D2完全重叠，例如器件晶粒D1完全遮挡或覆盖器件晶粒D2，从而实现不同的设计方式，并且减小封装的平面尺寸。根据一个实施例，例如，分立器件晶粒(discrete device die)D1和器件晶粒D2可以包括系统单芯片。根据一个实施例，例如，器件晶粒D1可以是应用处理器SoC晶粒，并且器件晶粒D2可以是图像信号处理器晶粒或调制解调器SoC晶粒。根据另一个实施例，例如，器件晶粒D1可以是数字集成电路晶粒并且器件晶粒D2可以是模拟集成电路晶粒。根据又一实施例，例如，器件晶粒D1可以是核心电路晶粒并且器件晶粒D2可以是输入/输出电路晶粒。根据一个实施例，器件晶粒D1和器件晶粒D2具有不同的尺寸。根据一个实施例，例如，器件晶粒D1具有大于器件晶粒D2的表面积。器件晶粒D1可以通过基板100的互连结构104电连接到器件晶粒D2。在本发明一个实施例中，器件晶粒D2未被密封剂110覆盖或封装(也即器件晶粒D2设置在密封剂110之外，而不在密封剂110之内)，并且器件晶粒D2可以也未被其他材料覆盖，因此器件晶粒D2更加容易更换并且在封装时进行替换，由此可以进一步的方便将不同类型的器件晶粒D1和器件晶粒D2进行组合和搭配，进一步提高设计和使用的灵活性，并且更加方便生产制造。

根据一个实施例，例如，器件晶粒Dl和器件晶粒D2可以通过使用倒装芯片技术安装在基板100上。根据另一个实施例，例如，器件晶粒D1和器件晶粒D2可以通过重分布层电连接到基板100的互连结构104。根据一个实施例，例如，器件晶粒D1可以被诸如环氧模塑料的密封剂110围绕。

根据一个实施例，例如，多个通孔112可以设置在基板100的顶表面100a上的器件晶粒Dl周围。通孔112被密封剂110和密封剂110的底端围绕。每个通孔112可以电连接至基板100的互连结构104。根据一个实施例，例如，多个通孔112可以包括导电柱或铜芯焊球，但不限于此。根据一个实施例，例如，每个通孔112的顶端与密封剂110的顶表面共面。

根据一个实施例，中间基板120可以设置在通孔112上和密封剂110的顶表面上。根据一个实施例，例如，中间基板120可以是RDL基板或中介层基板。根据一个实施例，例如，中间基板120可以包括至少一个介电层122和互连结构124。互连结构124可以通过通孔112电连接到基板100的互连结构104。在一个实施例中，互连结构124可以包括多个重分布焊盘124p，用于与顶部封装20的多个连接元件220连接。根据一个实施例，例如，连接元件220可以包括凸出导电凸块或柱，但不限于此。

根据一个实施例，例如，顶部封装20可以是包括安装在顶部基板200上的至少一个DRAM晶粒D3的LPDDR DRAM封装。DRAM晶粒D3可以被密封剂210围绕。在一个实施例中，例如，DRAM晶粒D3可以通过多个接合引线212电连接至顶部基板200，但不限于此。本发明的叠层封装的底部封装包括两个器件晶粒，因此可以将具有不同功能的晶粒分别制造并且搭配使用，从而提高了设计和制造的灵活性。

虽然本发明已通过示例的方式并根据优选实施例进行了描述，但应理解本发明不限于所公开的实施例。相反，它旨在涵盖各种修改和类似的布置(如本领域技术人员显而易见的那样)。因此，所附权利要求的范围应给予最宽泛的解释，以涵盖所有此类修改和类似布置。

Claims (10)

1.一种多晶粒叠层封装，其特征在于，包括：

底部封装，包括第一器件晶粒和第二器件晶粒；以及

顶部封装，包括堆叠在底部封装上的存储器晶粒。

2.根据权利要求1所述的多晶粒叠层封装，其特征在于，所述底部封装包括第一基板，所述第一基板具有顶表面和与所述顶表面相对的底表面。

3.根据权利要求2所述的多晶粒叠层封装，其特征在于，所述第一基板包括第一介电层和被所述第一介电层包围的第一互连结构，其中所述第一互连结构包括位于所述底表面上的多个球焊盘，以用于与焊球连接。

4.根据权利要求3所述的多晶粒叠层封装，其特征在于，所述第一器件晶粒和所述第二器件晶粒以并排方式设置在所述第一基板的顶表面上，并且其中所述第一器件晶粒通过第一基板的第一互连结构电连接到所述第二器件晶粒。

5.根据权利要求4所述的多晶粒叠层封装，其特征在于，所述第一器件晶粒通过所述第一基板的第一互连结构和设置在所述第一基板的底表面上的桥接晶粒电连接到所述第二器件晶粒。

6.根据权利要求2所述的多晶粒叠层封装，其特征在于，所述第一器件晶粒和所述第二器件晶粒分别设置在所述第一基板的顶表面和底表面上。

7.根据权利要求6所述的多晶粒叠层封装，其特征在于，当从上方观察时，所述第一器件晶粒与所述第二器件晶粒完全重叠。

8.根据权利要求2所述的多晶粒叠层封装，其特征在于，还包括：

密封剂，位于所述第一基板的顶表面上，所述密封剂围绕所述第一器件晶粒。

9.根据权利要求8所述的多晶粒叠层封装，其特征在于，还包括：

通孔，设置在所述第一基板的顶表面上的所述第一器件晶粒周围；

第二基板，设置于所述通孔及所述密封剂上，所述第二基板包括第二介电层和第二互连结构，其中所述第二结构通过所述通孔电连接到所述第一基板的第一互连结构。

10.根据权利要求1所述的多晶粒叠层封装，其特征在于，所述第一器件晶粒是应用处理器晶粒，并且所述第二器件晶粒是图像信号处理器晶粒或调制解调器晶粒；或者，所述第一器件晶粒是数字集成电路晶粒并且所述第二器件晶粒是模拟集成电路晶粒；或者，所述第一器件晶粒是核心电路晶粒并且所述第二器件晶粒是输入/输出(I/O)电路晶粒；或者，所述第一器件晶粒和所述第二器件晶粒具有不同的尺寸。