CN117716494A - 具有嵌入式电连接的载体、具有载体的部件及载体的制造方法 - Google Patents
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Abstract
说明了一种具有模制体(3)和引线框(10)的载体(90)。载体具有第一电极(1)和第二电极(2)，其中第一电极具有引线框的第一子区域(11)、引线框的第二子区域(12)和电连接(13)。电连接将第一子区域与第二子区域连接。第一子区域(11)通过中间区域(14)与第二子区域(12)横向间隔开，其中引线框(10)具有至少一个子区段(20、20N)，该至少一个子区段至少局部地位于中间区域(14)中，并且因此在横向方向上位于第一电极的第一子区域(11)和第二子区域(12)之间。中间区域(14)至少部分地由模制体(3)填充或者直接与模制体(3)邻接，其中电连接(13)嵌入在模制体(3)中。引线框(10)的子区段(20、20N)既不是第一电极的子区域也不是第二电极的子区域。此外，还说明了具有这种载体(90)的部件(100)以及这种载体(90)的制造方法。
Description
技术领域
说明了具有引线框的载体、具有载体的部件以及用于制造载体的方法。
背景技术
例如用于LED的基于引线框的衬底在其结构的精细度方面受到限制，并且通常不提供涉及重新布线的理想选择。所谓QFN(Quad Flat No-Lead)元件(四方扁平无引线元件)中的重新布线在实践中甚至受到限制，使得通常不考虑重新布线。通常使用接合线来代替。然而，在注塑工艺之前，线接合(wire-bonding)只能在固体材料表面上进行，因为在每条接合线下方都存在焊盘，在注塑工艺之后，该焊盘应当位于空腔中并且距离空腔壁足够远。因此，具有这种结构的部件的紧凑性受到负面影响。
发明内容
一个任务是说明一种紧凑且易于制造的载体，特别是具有这种载体的紧凑且易于制造的部件。另一个任务是说明一种用于制造紧凑载体的成本有利且简化的方法。
这些任务通过根据独立权利要求的载体和根据另一独立权利要求的用于制造载体的方法来解决。载体或用于制造载体的方法的进一步设计是另外的权利要求的主题。
这里提出一种可能性，向载体补充至少一个嵌入式电连接或多个嵌入式电连接，所述载体例如以基于引线框的衬底的形式，例如以所谓Rt-QFN衬底(route-able QuadFlat No-Lead substrate，可布线的四方扁平无引线衬底)的形式。例如，可以将一个或多个电连接嵌入在载体中。电连接可以是布线，例如以金属线或金属带的形式，例如以铜线或铜带的形式。电连接也可以被设计为平面电连接。例如，可以首先施加电介质并在所述电介质上沉积电接触。如有必要，可以在电连接上施加另外的薄膜。电连接的形成作为技术不仅仅限于线接合(wire-bonding)。可以应用另外的替代方法来安置电连接，特别是平面电连接。
这使得可以实现更复杂的重新布线，同时显著节省空间、节省成本，并导致传统产品和工艺的改进。例如，在灌封工艺、模制工艺或在硅树脂工艺中，可以放弃载体上的背侧粘合带。半导体芯片在这种载体上的安置和接触或者这种载体的安装可以简化地进行。
根据载体的至少一种实施方式，所述载体至少具有引线框、模制体和电连接，其中所述电连接嵌入在所述模制体中。
引线框可以在横向方向上至少局部地被模制体包围。例如，引线框具有在横向方向上彼此空间上间隔开的子区域或子区段。引线框的子区域和/或子区段可以由模制体横向地包围并由此彼此机械地连接。然而，引线框可以具有布置在模制体上但不由模制体横向包围的一些子区域和/或子区段。例如，这些子区域和/或子区段直接邻接模制体。
在QFN载体或QFN部件的情况下，引线框的外侧表面可以部分或完全由模制体的材料覆盖。然而，引线框和模制体也可以沿着横向方向局部地彼此齐平。例如，模制体具有一个侧表面，在该侧表面上可局部地接近引线框。模制体还可以具有多个这样的侧表面，在这些侧表面上部分地暴露引线框。引线框的侧表面可以局部地由模制体的表面形成。然而，在QFN衬底或QFN载体的情况下，引线框特别是不在侧向上从模制体突出。模制体可以设计为连贯的和/或一体的。
横向方向应理解为特别是平行于引线框的主延伸表面或平行于引线框的安装表面延伸的方向。竖直方向应理解为特别是垂直于引线框的主延伸表面或垂直于引线框的安装表面的方向。竖直方向和横向方向彼此正交。
模制体可由电绝缘材料形成。例如，模制体由塑料材料、特别是由灌封材料和/或由注塑材料、由硅树脂、由合成树脂或由类似材料形成。
电连接可以设计为金属线的形式，例如铜线的形式。除了铜之外，其他金属也是合适的。电连接被设置为特别是将引线框的彼此空间上间隔开的子区段和/或子区域彼此电连接。除了与引线框的接触部位之外，电连接可以完全嵌入模制体中。载体可以具有多个这种嵌入式电连接。电连接可以被设计为平面电连接。
根据载体的至少一种实施方式，所述载体具有第一电极和与第一电极不同的第二电极。引线框具有第一子区域和与第一子区域横向间隔开的第二子区域。第一子区域和第二子区域可以分配给载体的同一电极。例如经由模制体将第一子区域和第二子区域彼此机械连接。第一子区域和第二子区域特别是经由电连接彼此导电连接。
引线框具有可以分配给载体的电极之一或者可以被设计为电中性的子区段。特别地，该子区段在横向方向上至少局部地位于第一子区域和第二子区域之间。在平面图中，该子区段可以由电连接桥接或该子区段由电连接桥接。在平面图中，该子区段可以与电连接重叠。然而，通过模制体将该子区段与电连接电绝缘。
在载体的至少一种实施方式中，所述载体具有模制体和引线框。载体具有第一电极和不同于第一电极的第二电极，其中第一电极具有引线框的第一子区域、引线框的第二子区域和电连接，并且其中电连接将第一子区域与第二子区域导电连接。第一子区域通过中间区域与第二子区域横向间隔开。引线框具有至少一个子区段，该至少一个子区段至少局部地位于中间区域中并且因此在横向方向上位于第一电极的第一子区域和第二子区域之间。中间区域至少部分地被模制体填充或者直接邻接模制体。电连接嵌入在模制体中。
通过将电连接嵌入在模制体中，可以安全地进行引线框的子区域的重新布线。由于嵌入在模制体中，电连接得到充分保护以免受外部环境影响或外部机械影响。另外，可以很大程度上防止电连接和引线框的另外的子区段或载体的另外的电连接之间可能的电短路。通过将一个或多个电连接嵌入在模制体中，载体可以设计得特别紧凑并且机械稳定。
引线框可以局部地具有用于容纳半导体芯片的安装表面，其中该安装表面没有被模制体的材料覆盖。模制体特别是位于引线框的背侧或载体的背侧上。载体的背侧可以局部地由模制体的表面形成。载体具有局部地由安装表面形成的前侧。在载体的前侧的平面图中，引线框可以没有被模制体的材料覆盖。因此，模制体不同于封装层，封装层例如布置在载体的前侧上并且例如覆盖半导体芯片或可能的接合线连接或平面电连接。
根据载体的至少一种实施方式，子区段通过模制体与电连接电绝缘。在模制体的平面图中，子区段可以与电连接重叠。因此，该子区段可以由电连接横向桥接。
载体可以具有多个第一子区域、多个第二子区域和/或多个子区段。载体可以具有多个电连接，每个电连接嵌入在模制体中，其中嵌入在模制体中的电连接分别将两个子区域彼此导电连接，并且在此情况下桥接子区段之一。引线框的子区域和子区段可以被设计为导体轨道或连接垫，例如焊接垫或芯片垫。特别地，第一子区域、第二子区域或子区段可以具有用于容纳半导体芯片的安装表面或者用于容纳接合线连接或平面电连接的连接表面。此外，该子区段可以被设计为引线框的电中性元件。
根据载体的至少一种实施方式，子区段没有被模制体的材料横向覆盖。该子区段具有面向电连接的表面，该表面可以直接邻接模制体。除了所述面向电连接的表面之外，该子区段可以不被模制体的材料覆盖。
根据载体的至少一种实施方式，所述载体具有被设置为容纳至少一个半导体芯片的前侧。前侧可以局部地由第一子区域的表面、第二子区域的表面和/或子区段的表面形成。例如，前侧没有被模制体的材料覆盖。载体具有背向前侧的背侧。背侧可以局部地由引线框的表面以及局部地由模制体的表面形成。
根据载体的至少一种实施方式，第一子区域和第二子区域在横向方向上被模制体包围。第一子区域和第二子区域可以通过模制体彼此机械连接。模制体可以直接邻接引线框的另外的子区段，由此引线框的子区段也机械地与引线框的子区域连接。模制体可以被设计为连贯且一体的。引线框的所有组成部分，即引线框的所有子区段和所有子区域，都可以通过模制体彼此机械连接。
根据载体的至少一种实施方式，引线框的第一子区域、第二子区域和/或子区段由一种相同的材料或多种相同的材料形成。
根据载体的至少一种实施方式，引线框的子区段既不是第一电极的子区域也不是第二电极的子区域。换句话说，该子区段可以被设计为在具有这种载体的部件的运行期间是电中性的。替代地，既不是第一电极的子区域也不是第二电极的子区域的子区段可以在部件的运行期间处于与第一电极和第二电极不同的电势。在这种情况下，“电中性”的子区段不应强制地以浮动(floating)子区域的意义来理解。
根据载体的至少一种实施方式，引线框的子区段被设计为密封唇。引线框的被设计为密封唇的子区段例如在横向方向上布置在第一电极的第一子区域和第二子区域之间。设计为密封唇的子区段可以被设置为防止第二子区域被例如灌封材料覆盖。例如，在载体上或载体周围形成灌封体。在平面图中，灌封体可以局部地覆盖引线框。由于设计为密封唇的子区段的存在，可以防止灌封材料进入载体前侧的内部区域中。
根据载体的至少一种实施方式，引线框的第一子区域、第二子区域和子区段均被设计为一体的。例如，子区段是第二电极的子区域。
根据载体的至少一种实施方式，第一子区域和第二子区域均由至少两个彼此上下叠加布置的子层形成。引线框可以具有至少两个子区段。例如，模制体与嵌入模制体中的电连接一起沿着竖直方向布置在至少两个子区段之间。
根据载体的至少一种实施方式，将至少两个子区段中的一个子区段分配给第二电极。例如，至少两个子区段中的另外的子区段既不是第一电极的子区域也不是第二电极的子区域。载体可以具有多个这样的区段。
根据载体的至少一种实施方式，第一子区域具有第一子层和布置在第一子层上的第二子层。第二子区域可以具有第一子层和布置在第一子层上的第二子层。特别地，模制体沿着竖直方向布置在第一子区域的第一子层和第一子区域的第二子层之间。第一子区域的第一子层和第二子区域的第一子层可以由相同的材料形成。例如，第一子区域的第二子层和第二子区域的第二子层由相同的材料形成。
根据载体的至少一种实施方式，第一子区域、第二子区域和/或子区段被设计为模制体上的电导体轨道。载体可以具有多个这种子区段和子区域。通过嵌入在模制体中的电连接，可以将分配给第一电极的多个空间上间隔开的导体轨道彼此导电连接。分配给第二电极的另外的空间上间隔开的导体轨道可以与第一电极的电导体轨道位于相同的布线层面上。在导体轨道的交叉点处，一些导体轨道可以通过嵌入在模制体中的电连接来桥接。
根据载体的至少一种实施方式，第一子区域、第二子区域或子区段具有安装表面，该安装表面被设置用于容纳半导体芯片或第一电极的另外的电连接或第二电极的另外的电连接。第一或第二电极的另外的电连接可以是接合线连接或平面电连接。例如，例如以接合线连接的形式或以平面电连接的形式的另外的电连接被设置用于电接触布置在第一子区域上、第二子区域上或子区段上的半导体芯片。
在部件的至少一种实施方式中，所述部件具有载体、特别是本文描述的载体和至少一个半导体芯片。半导体芯片布置在载体上并且可以与引线框导电连接。半导体芯片例如与模制体在空间上间隔开并且因此特别是不被模制体覆盖。例如，半导体芯片布置在引线框的第一子区域上、第二子区域上或子区段上或另外的子区域上或另外的子区段上。因此，半导体芯片特别是不直接邻接模制体。该部件可以具有布置在引线框的不同子区域或子区段上的多个半导体芯片。
根据该部件的至少一种实施方式，所述部件具有灌封体。灌封体可以覆盖载体的边缘区域或引线框的边缘区域。例如，引线框的多个子区域或多个子区段可以被灌封体覆盖。在平面图中，灌封体可以包围部件的内部区域。引线框的至少一个子区段可以被设计为密封唇，其在平面图中沿着横向方向位于灌封体和部件的内部区域之间。设计为密封唇的子区段例如沿着部件的内部区域的一个边缘或多个边缘延伸。设计为密封唇的子区段也可以被设计为框架状。
在用于制造载体、特别是本文描述的具有引线框和模制体的载体的方法的至少一种实施方式中，提供连贯的金属层。在金属层中形成分离沟槽，使得金属层首先继续保持连贯。将至少一个电连接安置在至少一个分离沟槽中。用模制体的材料填充分离沟槽，由此电连接嵌入在模制体中。形成穿过金属层的另外的分离沟槽以部分地暴露模制体，其中另外的分离沟槽分别与分离沟槽之一重叠。连贯的金属层由分离沟槽和另外的分离沟槽细分为至少一个第一电极和与第一电极不同的第二电极。
第一电极至少包括电连接以及引线框的第一子区域和第二子区域，其中电连接将第一子区域与第二子区域导电连接。第一子区域通过中间区域与第二子区域横向间隔开。引线框具有至少一个子区段，所述子区段位于中间区域中并且因此在横向方向上位于第一电极的第一子区域和第二子区域之间。中间区域至少部分地由模制体填充或者直接邻接模制体。
根据该方法的至少一种实施方式，在金属层上和在模制体上形成另外的金属层。模制体在竖直方向上布置在金属层和另外的金属层之间。该另外的金属层以结构化方式施加或者事后被结构化，使得该另外的金属层具有附加的分离沟槽。附加的分离沟槽可以沿着竖直方向延伸穿过另外的金属层并将另外的金属层细分为多个空间上分离的子层。
根据该方法的至少一种实施方式，借助于塑料模制方法或借助于灌封方法将模制体或灌封体施加到引线框上以及引线框周围。
灌封方法或塑料模制方法通常应理解为根据预给定形状优选地在压力作用下设计模塑料并在必要时固化该模塑料的方法。特别地，术语“灌封方法”或“塑料模制方法”至少包括分配(dispensing)、注射分配(jetting)、模塑(molding)、注塑(injectionmolding)、传递模制(transfer molding)和压缩模制(compression molding)。模制体或灌封体特别是由塑料材料、特别是由灌封材料或可浇注材料形成。特别地，模制体或灌封体借助于薄膜辅助灌封方法(film-assistedmolding，薄膜辅助模制)形成。
本文描述的方法特别适合于制造本文描述的载体或具有这种载体的部件。因此，结合载体或部件描述的特征也可以用于该方法，反之亦然。
下文描述了本公开的另外的方面，其中对每个方面进行编号以便于参考其他方面的特征。
方面1：具有模制本体和引线框的载体，其中
-载体具有第一电极和与第一电极不同的第二电极，
-第一电极具有电连接、引线框的第一子区域和引线框的第二子区域，其中电连接将第一子区域与第二子区域导电连接，
-第一子区域通过中间区域与第二子区域横向间隔开，
-引线框具有至少一个子区段，所述至少一个子区段至少局部地位于中间区域中并且因此在横向方向上位于第一电极的第一子区域和第二子区域之间，并且
-中间区域至少部分地由模制体填充或者直接邻接模制体，其中电连接嵌入在模制体中。
方面2：根据方面1的载体，
其中子区段通过模制体与电连接电绝缘，并且在模制体的平面图中与电连接重叠。
方面3：根据前述方面之一的载体，
其中子区段没有被模制体的材料横向覆盖。
方面4：根据前述方面之一的载体，其具有被设置为容纳至少一个半导体芯片的前侧，其中
-前侧局部地由第一子区域的表面、第二子区域的表面和/或子区段的表面形成，并且
-前侧没有被模制体的材料覆盖。
方面5：根据前述方面之一的载体，
其中第一子区域和第二子区域在横向方向上被模制体包围，由此第一子区域和第二子区域通过模制体彼此机械连接。
方面6：根据前述方面之一的载体，
其中引线框的第一子区域、第二子区域以及子区段由相同的材料形成。
方面7：根据方面1至6之一的载体，
其中引线框的子区段既不是第一电极的子区域，也不是第二电极的子区域。
方面8：根据方面7的载体，
其中引线框的子区段被设计为密封唇，该密封唇在横向方向上布置在第一电极的第一子区域和第二子区域之间，其中被设计为密封唇的子区段被设置用于防止第二子区域被灌封材料覆盖。
方面9：根据方面1至6之一的载体，
其中引线框的第一子区域、第二子区域和子区段分别设计为一体的，并且子区段是第二电极的子区域。
方面10：根据方面1至8之一的载体，
其中第一子区域和第二子区域均由至少两个上下叠加布置的子层形成，其中
-引线框具有至少两个子区段，并且
-模制体和嵌入模制体中的电连接一起沿着竖直方向布置在至少两个子区段之间。
方面11：根据方面10的载体，其中
-将至少两个子区段中的一个子区段分配给第二电极，以及
-至少两个子区段中的另外的子区段既不是第一电极的子区域也不是第二电极的子区域。
方面12：根据方面1至8或10至11之一的载体，其中
-第一子区域具有第一子层和布置在第一子层上的第二子层，并且
-第二子区域具有第一子层和布置在第一子层上的第二子层，
其中
-模制体沿着竖直方向布置在第一子区域的第一子层和第一子区域的第二子层之间，
-第一子区域的第一子层和第二子区域的第一子层由相同的材料形成，并且
-第一子区域的第二子层和第二子区域的第二子层由相同的材料形成。
方面13：根据前述方面1至6或9至12之一的载体，其中第一子区域、第二子区域和/或子区段被设计为模制体上的电导体轨道。
方面14：根据前述方面1至6或9至12之一的载体，其中第一子区域、第二子区域或子区段具有安装表面，该安装表面被设置用于容纳半导体芯片或第一电极的另外的电连接或第二电极的另外的电连接。
方面15：具有根据前述方面之一的载体和至少一个半导体芯片的部件，其中
-半导体芯片布置在载体上并且与引线框导电连接，以及
-半导体芯片与模制体在空间上间隔开并且因此不被模制体覆盖。
方面16：用于制造具有引线框和模制体的载体的方法，具有以下方法步骤：
-提供连贯的金属层；
-在金属层中形成分离沟槽，使得金属层首先继续保持连贯；
-在至少一个分离沟槽中安置至少一个电连接；
-用模制体的材料填充分离沟槽，由此将电连接嵌入到模制体中；以及
-穿过金属层地形成另外的分离沟槽以部分地暴露模制体，其中另外的分离沟槽分别与分离沟槽之一重叠，使得
-通过分离沟槽和另外的分离沟槽将连贯的金属层细分为至少一个第一电极和不同于第一电极的第二电极，
-第一电极至少包括电连接以及引线框的第一子区域和第二子区域，其中电连接将第一子区域与第二子区域导电连接，
-第一子区域通过中间区域与第二子区域横向间隔开，
-引线框具有至少一个子区段，所述至少一个子区段位于中间区域中并且因此在横向方向上位于第一电极的第一子区域和第二子区域之间，并且
-中间区域至少部分地由模制体填充或者直接邻接模制体。
方面17：根据方面16的方法，
其中在金属层上和模制体上形成另外的金属层，其中
-模制体在竖直方向上布置在金属层和另外的金属层之间，并且
-以结构化方式施加或事后结构化另外的金属层，使得另外的金属层具有附加的分离沟槽，所述附加的分离沟槽沿着竖直方向延伸穿过另外的金属层并且将另外的金属层细分为多个空间上分离的子层。
附图说明
载体、部件或者用于制造载体或部件的方法的进一步的实施方式和扩展由下面结合图1A至图7C解释的实施例得出。
图1A、图1B、图1C和图2以剖视图示出了载体的一些实施例的示意图，
图3、图4、图5A、图5B和图5C以平面图和剖视图示出了部件的一些实施例的示意图，
图6A、图6B、图6C、图6D和图6E示出了根据用于制造载体的方法的实施例的一些方法步骤的示意图，以及
图7A、图7B和图7C示出了根据用于制造载体的方法的另一实施例的一些另外的方法步骤的示意图。
相同、相同类型或相同作用的元件在图中设有相同的附图标记。这些图均为示意性表示，因此不一定按比例绘制。相反，为了清楚起见，可以夸大地显示相对小的元件并且特别是层厚度。
具体实施方式
在图1A中，以剖视图示意性地示出了具有引线框10的载体90。该载体具有引线框10、模制体3和至少一个电连接13。
引线框10至少具有第一子区域11、第二子区域12和子区段20。子区域11和12例如被分配给引线框10的第一电极1。沿着横向方向，第一子区域11通过中间区域14与第二子区域12在空间上间隔开。子区段20沿着横向方向至少局部地位于第一子区域11和第二子区域12之间。第一子区域11通过电连接13与第二子区域12导电地连接。在此，电连接13可以横向桥接中间区域14。
中间区域14部分地由模制体3填充。电连接13嵌入在模制体3中。在平面图中，布置在子区域11和12之间的子区段20与电连接13重叠。子区段20布置在模制体3上并且通过模制体3与电连接13电绝缘。由于子区段20仅布置在模制体3上并且不延伸穿过模制体3，因此子区段20的侧表面不被模制体3的材料覆盖。子区段20具有背向模制体3的表面，该表面也没有被模制体3的材料覆盖。
子区段20可以设计为引线框10的电中性子区段20N或非电中性子区段20E。非电中性子区段20E可以被分配给引线框10的第二电极2。引线框10具有分配给第二电极2的另外的子区段20。沿着横向方向，另外的子区段20通过另外的中间区域14W与引线框10的第二子区域12在空间上间隔开。另外的中间区域14W部分地由模制体3填充。
模制体3可以被设计为连贯的，特别是一体的。子区域11和12以及子区段20通过模制体3彼此机械地连接。特别地，模制体3局部地直接邻接子区域11和12以及邻接子区段20。
载体90具有前侧10V和背向前侧10V的背侧10R。特别地，背侧10R或前侧10V局部地由引线框10的表面并且局部地由模制体3的表面形成。如图1A示意性所示，中间区域14和另外的中间区域14W具有未由模制体3的材料填充的子区域。与图1A不同，这些子区域可以填充有绝缘层的材料。在这种情况下，前侧10V可以局部地由引线框10的表面并且局部地由绝缘层的表面形成。
与图1A不同，载体90可以具有多个第一子区域11、多个第二子区域12、多个电连接13、多个电中性子区段20N、多个非电中性子区段20E和/或多个另外的子区段20。在这种情况下，图1A中仅示意性地示出了载体90的一部分。载体90可以具有多个这样的部分，这些部分例如彼此直接邻接。
图1A所示的载体90可以被称为1.5层Rt-QFN衬底或1.5层Rt-QFN载体。这种载体提供了重新布线在两个独立层面的可能性，即模制体3内和模制体3上。
通过嵌入电连接13，在模制体3内进行重新布线。电连接13可以是金属线，例如接合线(bond-wire)。在通过嵌入式电连接修改了Rt-QFN载体的情况下，重新布线在载体90中、即在模制体3中进行。嵌入式电连接13在1.5层Rt-QFN载体的情况下代表电独立层面，从而简化了安全的重新布线。
通过嵌入电连接13，与例如2层印刷电路板(PCB：Printed Circuit Board)或陶瓷载体相比，可以实现更大的设计自由度。特别地，复杂的重新布线不在载体的表面上。此外，不需要对应连接表面(pad，焊盘)或电导体轨道(lead，引线)的横向重叠。另外，重新布线可以部分地在引线框10的子区段20下方进行，其中子区段20可以被设计为用于容纳半导体芯片的芯片焊盘，被设计为用于容纳接合线连接、平面电连接的焊盘，或被设计为导体轨道。因此，与传统的PCB相比，在模制体3中实现重新布线可以节省更多的空间。
与PCB衬底相比，用于在基于引线框的载体的情况下形成模制体3或灌封体4的灌封方法或塑料模制方法更具成本效益并且执行起来更简单。例如，在灌封方法或塑料模制方法中不需要背侧粘合带。与PCB衬底相比，基于引线框的载体具有更好的热特性。与基于引线框的载体相比，PCB衬底在设计上也受到很大限制。例如，对于传统的QFN衬底，不可能有自由浮动的导体轨道或连接表面或复杂的结构，也不可能重新布线。通过嵌入式电连接13，在本文描述的载体90中消除了这些缺点。
图1B示出了图1A中描述的具有电流路径I的载体90的简化图示。图1B中示意性地示出了第一子区域11经由嵌入在模制体3中的电连接13与第二子区域12导电连接。
图1C示出了不仅两个子区域11和12可以经由电连接13导电地彼此连接，而且多个子区域11和12可以经由多个嵌入在模制体3中的电连接13导电地彼此连接。至少局部地布置在子区域11和12之间的子区段20布置在模制体3上并且与相应的电连接13重叠。这种子区段20可以称为自由浮动导体轨道或自由浮动连接表面，例如用于容纳半导体芯片或另外的电连接。这种子区段20也可以设计为电中性的。
除了一个或多个自由浮动子区段20之外，引线框10还具有沿着竖直方向延伸穿过模制体3的另外的子区段20。图1A和1B示意性地示出了这种另外的子区域20。在图1A至图1C中，子区域11和12沿着竖直方向延伸穿过模制体3。与此不同的是，子区域11和12可以仅布置在模制体3上并且不延伸穿过模制体3。这例如在图3或图5A中示意性地示出。
图2所示的载体90的实施例基本上对应于图1A所示的载体90的实施例，与此不同，载体90在前侧10V上具有附加的重新布线层面。与图1A相比，载体90旋转180°，其中附加的重新布线层面形成在图1A所示的载体90的背侧10R上。
根据图2，第一子区域11具有第一子层11A和布置在第一子层11A上的第二子层11B。第二子区域12也具有第一子层12A和布置在第一子层12A上的第二子层12B。模制体3沿着竖直方向布置在第一子区域11的第一子层11A与第一子区域11的第二子层11B之间或第二子区域11的第一子层12A与第二子区域12的第二子层12B之间。分配给第二电极2的子区段20具有第一子层2A和第二子层2B。
此外，引线框10具有至少两个子区段20，这些子区域布置在模制体3的不同表面上，使得模制体3与嵌入其中的电连接13一起沿着竖直方向布置在至少两个子区段20之间。如图2示意性所示，多个子区段20可以布置在引线框10的第一子区域11和第二子区域12之间。布置在中间区域14中的子区段20不沿着竖直方向延伸穿过模制体3。因此，这些子区段20可以称为引线框10的自由浮动子区段20。具有子层11A和11B的子区域11和具有子层12A和12B的子区域12沿着竖直方向延伸穿过模制体3，并且在这个意义上不称为引线框10的自由浮动子区域11和12。
与图2不同，模制体3可以既横向包围子区域11和12又横向包围分配给第二电极2的子区段20。同样在图2中，仅示意性地示出了载体90的一部分。载体90可以具有多个这种彼此邻接的部分。
图2所示的载体90可以称为2层Rt-QFN衬底或2层Rt-QFN载体。这种载体提供了在三个独立层面重新布线的可能性，即在引线框10的前侧10V上、在引线框10的背侧10R上以及在模制体3中。特别地，引线框10在前侧10V和/或背侧10R上的子表面是可以完全自由设计的。由子区域11和12的表面或者由子区段20的表面形成的子表面可以被设计为安装表面、连接表面、焊盘、芯片焊盘等。
在1.5层Rt-QFN载体的情况下(参见图1A-1C)，嵌入式电连接13形成不在前侧10V和/或背侧10R上敞开的电独立层面。因此无需用阻焊层覆盖重新布线。载体10的背侧10R可以设计为完全扁平的。
在2层Rt-QFN载体的情况下(参见图2)，嵌入式电连接13代表第三电独立层面。与2层PCB或陶瓷衬底相比，这种形式的重新布线允许更大的设计自由度。嵌入式电连接13可以在2层Rt-QFN载体的情况下相同地与前侧10V和/或背侧10R上的多个导体轨道同时交叉(参见图3)。
借助于嵌入式电连接13的重新布线是可能的，不会影响前侧10V和/或背侧10R上的设计。例如，背侧10R具有引线框10的暴露表面，该暴露表面例如被设计为焊盘。引线框10的这些暴露表面可以由子区域11和12或子区段20的暴露表面形成。子区域11和12或子区段20在前侧10V上的暴露表面可以被设计为安装表面或连接表面，这些安装表面或连接表面被设置用于例如容纳半导体芯片5或另外的电连接13W或23W，例如以接合线的形式(参见图3、图4以及图5A和图5B)。另外的电连接13W和/或23W也可以被设计为平面电连接。例如，可以首先施加电介质并在电介质上沉积电接触。如果需要，可以将另外的薄膜施加到另外的电连接13W或23W上。位于前侧10V上的子区段20、20N或20E可以与载体90的背侧10R上的子区域11和12或子区段20的表面重叠或不重叠。
根据布局，模制体3内的重新布线层面特别是不敞开的。因此，无需例如使用阻焊清漆来覆盖该重新布线层面。利用载体90的合适布局，在许多情况下可以使用现有ASIC芯片来进行新设计，在ASIC芯片的情况下I/O的布置不直接匹配焊盘的期望布局，而无需使用长的或交叉的接合线。这显著节省了开发时间和开发成本。重新布线甚至还可以部分地在接合线焊盘下方或芯片焊盘下方进行，例如对于ASIC或光电二极管芯片而言。这导致极大的空间节省，使得具有这种载体90的部件100可以被设计得尽可能紧凑和小型。
图3示出了本文描述的载体90的可能应用。部件100具有载体90和布置在载体90上的多个半导体芯片5。第一子区域11和第二子区域12特别是被设计为导体轨道并且被分配给第一电极1。多个子区段20或20E可以被设计为分配给第二电极2的导体轨道。由于模制体3内的重新布线，导体轨道可以处于相同的重新布线层面并且彼此交叉。在交叉点处存在导体轨道的中断，其中布置在模制体3上的其他导体轨道与嵌入在模制体3中的电连接13重叠或交叉。
引线框10具有另外的子区域10E和另外的子区段20E。特别地，另外的子区域10E被分配给第一电极1。另外的子区段20E可以被分配给第二电极2。半导体芯片5可以是ASIC芯片或发光二极管或其他电元件或光电元件，特别是布置在另外的子区域10E上并且与另外的子区域10E导电连接。另外的子区段20E特别是被设置用于容纳另外的电连接23W。另外的电连接23W可以是将子区段20E与半导体芯片5导电连接的接合线或平面电连接。
图3示出了具有多个半导体芯片5的部件100，这些半导体芯片5可以被单个地(即单独地)电激活或电操控。这例如在图4中示意性地示出。根据图3和图4，部件100可以具有多个电极表面。半导体芯片5可以通过电极表面上的有针对性的电接触部单独地或成组地电激活。在这个意义上，可以单个地电操控半导体芯片5。
根据图3和图4，半导体芯片5以矩阵状布置在载体90上。特别地，半导体芯片5是LED。各个半导体芯片5可以用部件100的边缘上的测试接触部卡住，以测试各个半导体芯片5的可工作性。图3和图4所示的部件100可以被分离成更小的部件100。电导体轨道、即被设计为导体轨道的子区域11和12可以位于锯沟槽中并且可以在分离之后被完全去除。
图5A示出了载体90或具有这种载体90的部件100的另一实施例。载体90具有被设计为电中性子区段20N的子区段20。在平面图中，子区段20可以与嵌入在模制体3中的多个电连接13重叠。引线框10的子区段20N可以被设计为密封唇，其在横向方向上布置在第一电极1的第一子区域11和第二子区域12之间。被设计为密封唇的子区段20N特别是被设置用于防止第二子区域12被灌封体4的灌封材料覆盖。例如在图5B和图5C中示意性地示出了这种灌封体4。特别地，灌封体4包围部件100的内部区域。在平面图中，灌封体4可以部分地或完全地覆盖第一子区域11或多个第一子区域11。由于设计为密封唇的子区段20的存在，当安置灌封体4时，可以防止灌封体4的材料到达部件100的内部区域并因此到达半导体芯片5。部件100可以具有多个灌封体4，每个灌封体横向地围绕半导体芯片5之一。这种部件100可以被分离成更小的部件100，每个更小的部件100具有灌封体4之一。
这种部件100具有所谓的无去毛边设计。可以有效地使灌封体4的材料远离部件100的内部区域，并由此远离半导体芯片5。例如，灌封体4可以邻接被设计为密封唇的子区段20N。即使没有所谓的去毛边步骤，其上布置有半导体芯片5的子区域12和另外的子区段20也保持不被灌封体4的材料覆盖。
因此，嵌入式电连接13使得能够形成有效的溢出和渗出停止结构，这些停止结构节省空间地密封特别是接合线形式(参见图5B)或平面电连接13W形式的另外的电连接13W以及用于容纳另外的电连接13W的子区域1的表面以免遭灌封材料。可以省略去毛边步骤，由此部件100可以不预先受到机械损坏。
利用本文描述的载体90，还可以获得更小的厚度公差。特别地，基于引线框的Rt-QFN载体的厚度公差明显小于例如PCB或陶瓷衬底的情况。使得半导体芯片5暴露的灌封方法对于具有内部重新布线的载体90明显变得更加容易。
在传统的QFN工艺中，引线框10在传递模塑(transfer molding)期间经常被多次穿透并且灌封材料围绕引线框10流动。还应当通过从上方施加压力将焊盘固定地压在模制体5上，以防止所谓的飞边。在许多情况下，这可能还不够。另外，在灌封方法中，应当用背侧粘合带覆盖背侧上的焊盘或焊接表面。所谓的“浮动”连接焊盘、接合线焊盘或芯片焊盘通常不可能具有背侧粘合带。
然而，在本文描述的载体90中没有通孔。另外，前侧10V和背侧10R彼此机械密封。背侧10R可以设计为焊接侧，其不会被灌封材料污染。
对于Rt-QFN元件，最小结构尺寸通常通过半蚀刻来定义并且因此明显更小。由此可以将节省空间的溢出停止结构插入引入到连接焊盘、芯片焊盘和接合线焊盘周围，例如以上述密封唇的形式。与此不同，传统QFN载体中的溢出停止结构通常被设计为宽沟槽的形式。这会占用大量空间，因为这种沟槽的宽度通常大于100μm和/或适应总材料厚度。另外，与其中布置有半导体芯片的空腔的壁之间需要保持最小距离，包括公差。因此，在传统载体提供的空间比较小的情况下，溢出停止设计通常是不予考虑的。
对于本文描述的载体90，可以通过凸起结构来产生溢出停止结构，例如通过图5A和图5B中示意性示出的子区段20N。子区段20N可以被设计成框架状并且可以用作框架式屏障，以保护连接焊盘或接合线焊盘免遭灌封材料。连接焊盘或接合线焊盘可以由第二子区域12的表面形成。第一子区域11和第二子区域12之间的电连接通过嵌入在模制体3中的电连接13来实现，所述电连接13在溢出停止结构下方穿过。对于传统2层PCB或陶瓷衬底而言，这种形式是不可能的。对于类似的溢出停止结构，通常需要另外的层面/层，例如以阻焊清漆带的形式。
在本文描述的载体90的情况下，载体90的背侧10R是无毛边的。因此，前侧10V的无去毛边设计允许完全放弃去毛边步骤。从前侧10V到背侧10R也不存在间隙或通道，灌封材料、连接材料或封装材料(如硅树脂)可以通过所述间隙或通道到达背侧10R上的焊盘。因此不需要用于保护背侧10R上的焊盘免遭污染的背侧粘合带。
本文描述的载体90的厚度公差明显小于类似的PCB衬底或陶瓷衬底的厚度公差。对于1.5层Rt-QFN载体，厚度公差约为+/-15μm，其明显小于类似的传统2层PCB衬底的情况，传统2层PCB衬底的厚度公差通常为+/-70μm。
利用本文描述的载体90，由于前侧10V上的小高度差，还可以通过简单的方式执行薄膜辅助灌封方法(Film-Assisted Molding，薄膜辅助模制)。对于具有没有嵌入式电连接的重新布线的传统衬底(例如PCB或陶瓷衬底)而言，这通常是不可能的。
图6A、图6B、图6C、图6D和图6E示出了根据用于制造本文描述的载体90的方法的实施例的一些方法步骤的示意图。
根据图6A，提供连贯的金属层10M。金属层10M可以由铜或由在导电性和/或导热性方面类似的材料形成。
根据图6B，在金属层10M中形成分离沟槽140。例如，对金属层10M进行蚀刻，例如半蚀刻。即使存在分离沟槽140，金属层10M首先仍保持连贯。在至少一个分隔沟槽140中安置至少一个电连接13。根据图6C，电连接13首先与整个金属层10M直接电接触。多个电连接13可以形成在多个分离沟槽140中。
根据图6D，用模制体3的材料填充分离沟槽140，由此电连接13嵌入在模制体3中。也可以用模制体3的材料填充其中未布置电连接13的分隔沟槽140。
根据图6E，形成穿过金属层10M的另外的分离沟槽140D以部分地暴露模制体3。在平面图中，另外的分离沟槽140D分别与分离沟槽140之一重叠。多个分离沟槽140D可以与同一分离沟槽140重叠。通过分离沟槽140和另外的分离沟槽140D，将连贯的金属层10M细分为至少一个第一电极1和不同于第一电极1的第二电极2，特别是细分为多个子区域11和12以及多个子区段20。这在图6E中示意性示出。图6E所示的载体90的实施例对应于图1A所示的载体90的实施例。
图7A、图7B和图7C示出了用于制造载体90、特别是图2中所示的载体90的方法的另外的方法步骤的示意图。
首先，提供图6E所示的载体90(图7A)。根据图7B，另外的金属层10W形成在结构化金属层10M上和模制体3上。模制体3沿着竖直方向位于金属层10M和另外的金属层10之间。
另外的金属层10W首先可以平面地施加。在进一步的方法步骤中，通过另外的金属层10W形成附加的分离沟槽140Z。在平面图中，附加的分离沟槽140Z可以分别与分离沟槽140和/或140D之一重叠。替代地，可以例如借助于掩模以结构化的方式施加另外的金属层10W，使得另外的金属层10W具有附加的分离沟槽140Z，所述附加的分离沟槽沿着竖直方向延伸穿过另外的金属层10W。附加的分离沟槽140Z将另外的金属层10W细分为多个空间上分离的子层11B、12B、2B、20B。图7C所示的载体90的实施例对应于图2所示的载体90的实施例。
由于第一子区域11的第一子层11A、第二子区域12的第一子层12A、第二电极2的第一子层2A以及在图7C所示被设计为子区段20的第一子层20A来自金属层10M，因此这些子层11A、12A、2A和20A可以由相同的材料形成。
由于第一子区域11的第二子层11B、第二子区域12的第二子层12B、第二电极2的第二子层2B以及在图7C所示被设计为另外的子区段20的第二子层20B来自另外的金属层10W，因此这些子层11B、12B、2B和20B可以由相同的材料形成。金属层10M和另外的金属层10W可以由相同材料或不同材料形成。
本专利申请要求德国专利申请102021119707.4的优先权，其公开内容通过引用并入本文。
本发明不因为基于实施例对本发明的描述而限于这些实施例。相反，本发明包括每个新特征和特征的每个组合，这特别是包括权利要求中的特征的每个组合，即使该特征或该组合本身没有在权利要求或实施例中明确地说明。
附图标记列表
100 部件
90 载体
10 引线框
10V载体/引线框的前侧
10R载体/引线框的背侧
10M 金属层
10W 另外的金属层
1 第一电极
10E第一电极的子区域/另外的子区域
11 第一电极的第一子区域
11A 第一子区域的第一子层
11B 第一子区域的第二子层
12 第一电极的第二子区域
12A 第二子区域的第一子层
12B 第二子区域的第二子层
13 第一电极的电连接
13W第一电极的另外的电连接
14 子区域之间的中间区域
14W 另外的中间区域
140 分离沟槽
140D 另外的分离沟槽
140Z 附加的分离沟槽
2 第二电极
23W第二电极的另外的电连接
2A 第二电极的第一子层
2B 第二电极的第二子层
20 引线框的子区段
20A第一子层，引线框的子区段
20B第二子层，引线框的子区段
20N 引线框的电中性子区段
20E 第二电极的子区段
3 模制体
4 灌封体
5 半导体芯片
I 电流路径
Claims (18)
1.一种载体(90)，具有模制体(3)和引线框(10)，其中
-所述载体(90)具有第一电极(1)和与所述第一电极(1)不同的第二电极(2)，
-所述第一电极(1)具有电连接(13)、所述引线框(10)的第一子区域(11)和所述引线框(10)的第二子区域(12)，其中所述电连接(13)将所述第一子区域(11)与所述第二子区域(12)导电连接，
-所述第一子区域(11)通过中间区域(14)与所述第二子区域(12)横向间隔开，
-所述引线框(10)具有至少一个子区段(20、20N)，所述至少一个子区段至少局部地位于所述中间区域(14)中并且因此在横向方向上位于所述第一电极(1)的第一子区域(11)和第二子区域(12)之间，
-所述中间区域(14)至少部分地由所述模制体(3)填充或者直接邻接所述模制体(3)，其中所述电连接(13)嵌入在所述模制体(3)中，并且
-所述引线框(10)的子区段(20、20N)既不是所述第一电极(1)的子区域也不是所述第二电极(2)的子区域。
2.根据权利要求1所述的载体(90)，
其中所述子区段(20、20N)通过所述模制体(3)与所述电连接(13)电绝缘，并且在所述模制体(3)的平面图中与所述电连接(13)重叠。
3.根据前述权利要求中任一项所述的载体(90)，
其中所述子区段(20、20N)没有被所述模制体(3)的材料横向覆盖。
4.根据前述权利要求中任一项所述的载体(90)，所述载体具有被设置用于容纳至少一个半导体芯片(5)的前侧(10V)，其中
-所述前侧(10V)局部地由所述第一子区域(11)的表面、所述第二子区域(12)的表面和/或所述子区段(20、20N)的表面形成，并且
-所述前侧(10V)没有被所述模制体(3)的材料覆盖。
5.根据前述权利要求中任一项所述的载体(90)，
其中所述第一子区域(11)和所述第二子区域(12)在横向方向上由所述模制体(3)包围，由此所述第一子区域(11)和所述第二子区域(12)通过所述模制体(3)彼此机械连接。
6.根据前述权利要求中任一项所述的载体(90)，
其中所述引线框(10)的第一子区域(11)、第二子区域(12)和子区段(20、20N)由相同的材料形成。
7.根据权利要求1至6中任一项所述的载体(90)，
其中所述引线框(10)的子区段(20、20N)被设计为电中性的。
8.根据权利要求7所述的载体(90)，
其中所述引线框(10)的子区段(20、20N)被设计为密封唇，所述密封唇在横向方向上布置在所述第一电极(1)的第一子区域(11)和第二子区域(12)之间，其中设计为密封唇的子区段(20、20N)被设置用于防止所述第二子区域(12)被灌封材料覆盖。
9.根据权利要求1至8中任一项所述的载体(90)，具有所述引线框(10)的另外的子区段(20、20E)，其中所述引线框(10)的第一子区域(11)、第二子区域(12)和另外的子区段(20、20E)均设计为一体的，并且所述另外的子区段(20、20E)是所述第二电极(2)的子区域。
10.根据权利要求1至8中任一项所述的载体(90)，
其中所述第一子区域(11)和所述第二子区域(12)均由至少两个上下叠加布置的子层(11A、11B、12A、12B)形成，其中
-所述引线框(2)除了所述子区段(20、20N)之外还具有至少一个另外的子区段(20、20E)，并且
-所述模制体(3)和嵌入所述模制体中的电连接(13)一起沿着竖直方向布置在所述子区段(20、20N)和所述另外的子区段(20、20E)之间。
11.根据权利要求10所述的载体(90)，其中所述另外的子区段(20、20E)被分配给所述第二电极(2)。
12.根据权利要求9至11中任一项所述的载体(90)，其中
-所述第一子区域(11)具有第一子层(11A)和布置在所述第一子层(11A)上的第二子层(11B)，并且
-所述第二子区域(12)具有第一子层(12A)和布置在所述第一子层(12A)上的第二子层(12B)，
其中
-所述模制体(3)沿着竖直方向布置在所述第一子区域(11)的第一子层(11A)和所述第一子区域(11)的第二子层(11B)之间，
-所述第一子区域(11)的第一子层(11A)和所述第二子区域(12)的第一子层(12A)由相同的材料形成，并且
-所述第一子区域(11)的第二子层(11B)和所述第二子区域(12)的第二子层(12B)由相同的材料形成。
13.根据前述权利要求9至12中任一项所述的载体(90)，其中所述第一子区域(11)、所述第二子区域(12)和/或所述另外的子区段(20、20E)被设计为所述模制体(3)上的电导体轨道。
14.根据前述权利要求9至12中任一项所述的载体(90)，其中所述第一子区域(11)、所述第二子区域(12)或所述另外的子区段(20、20E)具有被设置用于容纳半导体芯片(5)或所述第一电极(1)的另外的电连接(13W)或所述第二电极(2)的另外的电连接(23W)的安装表面。
15.一种具有根据前述权利要求中任一项所述的载体(90)并且具有至少一个半导体芯片(5)的部件(100)，其中
-所述半导体芯片(5)布置在所述载体(90)上并与所述引线框(10)导电连接，并且
-所述半导体芯片(5)与所述模制体(3)在空间上间隔开，因此不由所述模制体(3)覆盖。
16.一种用于制造具有引线框(10)和模制体(3)的载体(90)的方法，具有以下方法步骤：
-提供连贯的金属层(10M)；
-在所述金属层(10M)中形成分离沟槽(140)，使得所述金属层(10M)首先仍保持连贯；
-在至少一个分离沟槽(140)中安置至少一个电连接(13)；
-用所述模制体(3)的材料填充所述分离沟槽(140)，由此将所述电连接(13)嵌入在所述模制体(3)中；并且
-形成穿过所述金属层(10M)的另外的分离沟槽(140D)以部分地暴露所述模制体(3)，其中所述另外的分离沟槽(140D)分别与所述分离沟槽(140)之一重叠，使得
-连贯的金属层(10M)通过所述分离沟槽(140)和所述另外的分离沟槽(140D)细分为至少一个第一电极(1)和不同于所述第一电极(1)的第二电极(2)，
-所述第一电极(1)至少包括所述引线框(10)的第一子区域(11)和第二子区域(12)以及所述电连接(13)，其中所述电连接(13)将所述第一子区域(11)与所述第二子区域(12)导电连接，
-所述第一子区域(11)通过中间区域(14)与所述第二子区域(12)横向间隔开，
-所述引线框(10)具有至少一个子区段(20、20E、20N)，所述至少一个子区段位于所述中间区域(14)中并且因此在横向方向上位于所述第一电极(1)的第一子区域(11)和第二子区域(12)之间，并且
-所述中间区域(14)至少部分地由所述模制体(3)填充或者直接邻接所述模制体(3)。
17.根据权利要求16所述的方法，
其中在所述金属层(10M)上和所述模制体(3)上形成另外的金属层(10W)，其中
-所述模制体(3)在竖直方向上布置在所述金属层(10M)和所述另外的金属层(10W)之间，并且
-以结构化方式施加或事后结构化所述另外的金属层(10W)，使得所述另外的金属层(10W)具有附加的分离沟槽(140Z)，所述附加的分离沟槽沿着竖直方向延伸穿过所述另外的金属层(10W)并且将所述另外的金属层(10W)细分为多个空间上分离的子层(11B、12B、2B、20B)。
18.根据权利要求16或17所述的方法，
其中将所述电连接(13)安置在至少一个所述分离沟槽(140)中，其中所述电连接(13)首先与整个金属层(10M)直接电接触。
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