CN117672967A - 半导体结构及其制备方法、电子设备 - Google Patents

半导体结构及其制备方法、电子设备 Download PDF

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Abstract

本申请提供一种半导体结构及其制备方法、电子设备，涉及半导体技术领域，用于改善鳍分布不均时，不同鳍的宽度存在差异的问题。半导体结构的制备方法包括：在衬底的第一表面形成多个第一鳍部；多个第一鳍部并排突出于第一表面上。刻蚀部分第一鳍部，在剩余的多个第一鳍部之间形成空白区。在剩余的多个第一鳍部的表面形成保护层。刻蚀衬底的未被剩余的多个第一鳍部覆盖的区域，在剩余的多个第一鳍部的下方形成第二鳍部。每个第一鳍部和位于其下方的第二鳍部形成鳍。上述半导体结构应用于电子设备中，以提高电子设备的性能。

Description

半导体结构及其制备方法、电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法、电子设备。
背景技术
随着半导体工艺技术的不断发展，传统的平面式晶体管逐渐不能满足人们对高性能器件的需求。相比于平面式晶体管，鳍式场效应晶体管具有立体式沟道结构，故而具有更好的导通电流和关断电流特性，能够改善短沟道效应，从而使得鳍式场效应晶体管在半导体技术领域中的应用更加广泛。
在半导体结构中，由于所要实现的功能不同，不同区域的结构不相同，在制备半导体结构的过程中，不同区域形成的鳍的数目也就不同。理想的，在不同区域(例如稀疏区域和密集区域)中，鳍的关键尺寸(Critical Dimension，CD)一致，其中鳍的关键尺寸也即鳍的宽度。然而，随着线宽微缩，为了具有足够的制程窗口(process window)，在鳍的制备过程中需要先在衬底上形成具有不同分布密度的间隔图案，再基于该间隔图案刻蚀衬底形成在不同区域具有不同分布密度的鳍。由于间隔图案分布不均，因此利用该间隔图案刻蚀衬底形成鳍时，容易造成鳍疏密区线宽负载效应(Fin ISO/dense CD loading)，使得稀疏区域和密集区域中的鳍的关键尺寸(即宽度)不同。
发明内容
本申请实施例提供一种半导体结构及其制备方法、电子设备，用于改善鳍分布不均时，不同鳍的宽度不同的问题。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种半导体结构的制备方法，该方法包括：在衬底的第一表面形成多个第一鳍部；所述多个第一鳍部并排突出于所述第一表面上。刻蚀部分第一鳍部，在剩余的多个第一鳍部之间形成空白区。在所述剩余的多个第一鳍部的表面形成保护层。刻蚀所述衬底的未被所述剩余的多个第一鳍部覆盖的区域，在所述剩余的多个第一鳍部的下方形成第二鳍部；每个所述第一鳍部和位于其下方的第二鳍部形成鳍。
本申请上述实施例所提供的半导体结构的制备方法中，先刻蚀衬底形成多个第一鳍部，多个第一鳍部并排突出于衬底的第一表面上，再刻蚀部分第一鳍部，形成空白区。这样，刻蚀形成的多个第一鳍部不容易出现疏密区线宽负载效应，多个第一鳍部的宽度可以相同。第一鳍部的宽度与电子器件的电学性能相关，因此当多个第一鳍部的宽度相同时，可以使电子器件的性能较高，从而有利于提高电子器件所在的电路模块的性能，提高半导体结构的性能。
同时，与直接刻蚀衬底形成均匀分布的多个鳍，再对多个鳍进行刻蚀，去除多个鳍位于空白区内的部分的方法相比，本申请实施例所提供的制备方法中，由于刻蚀形成的第一鳍部的高度较小，第一鳍部的宽度在制备过程中的可控性较好，因此形成的多个第一鳍部之间的间距较大，刻蚀部分第一鳍部时的制程窗口可以较大，刻蚀过程更加容易实现。本申请实施例所提供的制备方法，也更加适用于鳍宽度需求更小、鳍间距需求更小的半导体结构的制备。
在一些实施例中，所述在衬底的第一表面形成多个第一鳍部，包括：在所述衬底的第一表面上形成第一掩膜层；在所述第一掩膜层远离所述衬底的一侧形成多个第一间隔图案，所述多个第一间隔图案沿第一方向延伸，且沿第二方向间隔设置；所述第一方向和所述第二方向均平行于所述衬底的第二表面，且所述第一方向与所述第二方向相交叉；所述衬底的第二表面与所述第一表面相对设置；基于所述多个第一间隔图案，刻蚀所述第一掩膜层和所述衬底，形成多个掩膜图案及所述多个第一鳍部。
本申请实施例中，第一间隔图案均匀设置在第一掩膜层上，从而在利用第一间隔图案刻蚀衬底和第一掩膜层时，不容易出现疏密区线宽负载效应，使得多个第一鳍部的宽度可以一致。同时，本申请上述实施例所提供的制备方法中，直接利用第一间隔图案刻蚀第一掩膜层和衬底，制备工艺简单，从而有利于简化半导体结构的制备工艺，降低半导体结构的制备成本。
在一些实施例中，所述在衬底的第一表面形成多个第一鳍部，包括：在所述衬底的第一表面上形成第一掩膜层。在所述第一掩膜层远离所述衬底的一侧形成多个第一间隔图案，所述多个第一间隔图案沿第一方向延伸，且沿第二方向间隔设置；所述第一方向和所述第二方向均平行于所述衬底的第二表面，且所述第一方向与所述第二方向相交叉；所述衬底的第二表面与所述第一表面相对设置。基于所述多个第一间隔图案，采用原子层刻蚀工艺刻蚀所述第一掩膜层，形成多个掩膜图案；基于所述多个掩膜图案，刻蚀所述衬底，形成所述多个第一鳍部。
本申请上述实施例中，利用原子层刻蚀工艺刻蚀第一掩膜层，使得多个掩膜图案的宽度 (在第二方向上的尺寸)一致，掩膜图案的形貌较好，从而进一步有利于在基于多个掩膜图案刻蚀衬底形成多个第一鳍部时，使多个第一鳍部的宽度一致，使得多个第一鳍部的形貌更好。这样，多个第一鳍部的形貌更好还可以为后续刻蚀衬底的未被剩余的多个第一鳍部覆盖的区域，在剩余的多个第一鳍部的下方形成第二鳍部提供便利。
在一些实施例中，所述在所述第一掩膜层远离所述衬底的一侧形成多个第一间隔图案，包括：在所述第一掩膜层远离所述衬底的一侧形成第一芯轴层和第二芯轴层，所述第一芯轴层相对于所述第二芯轴层靠近所述衬底；图案化所述第二芯轴层，形成多个第二芯轴图案；形成第二间隔层，所述第二间隔层覆盖所述多个第二芯轴图案；刻蚀所述第二间隔层，形成多个第二间隔图案，所述第二间隔图案覆盖所述第二芯轴图案的侧面；去除所述多个第二芯轴图案；基于所述多个第二间隔图案，图案化所述第一芯轴层，形成多个第一芯轴图案；形成第一间隔层，所述第一间隔层覆盖所述多个第一芯轴图案；刻蚀所述第一间隔层，形成所述多个第一间隔图案，所述第一间隔图案覆盖所述第一芯轴图案的侧面；去除所述多个第一芯轴图案。
在一些实施例中，所述刻蚀部分第一鳍部，在剩余的多个第一鳍部之间形成空白区，包括：形成第二掩膜层，所述第二掩膜层位于所述多个第一鳍部远离所述第二表面的一侧，所述第二掩膜层具有对应所述空白区的开口。基于所述第二掩膜层，刻蚀部分第一鳍部，在剩余的多个第一鳍部之间形成空白区。
在一些实施例中，所述形成第二掩膜层之前，所述制备方法还包括：形成第三掩膜层，所述第三掩膜层的至少部分陷入所述多个第一鳍部之间；在所述第三掩膜层远离所述衬底的一侧形成第四掩膜层。
在一些实施例中，在所述刻蚀部分第一鳍部，在剩余的多个第一鳍部之间形成空白区的过程中，所述制备方法还包括：刻蚀所述部分第一鳍部下方的衬底，形成初始凹槽。
在一些实施例中，所述在所述剩余的多个第一鳍部的表面形成保护层，包括：采用蒸汽原位生成工艺在所述剩余的多个第一鳍部的侧面、所述衬底的未被所述剩余的多个第一鳍部覆盖的表面形成保护层；刻蚀所述保护层，以去除所述保护层中位于所述衬底的未被所述剩余的多个第一鳍部覆盖的表面上的部分。
在一些实施例中，所述采用蒸汽原位生成工艺在所述剩余的多个第一鳍部的侧面、所述衬底的未被所述剩余的多个第一鳍部覆盖的表面形成保护层，包括：测量所述第一鳍部的宽度；在所述第一鳍部的宽度等于设定宽度的情况下，在参考工艺条件下进行所述蒸汽原位生成工艺，使所述保护层的厚度为设定厚度；在所述第一鳍部的宽度大于所述设定宽度的情况下，在第一工艺条件下进行所述蒸汽原位生成工艺，以使所述保护层的厚度大于所述设定厚度；在所述第一鳍部的宽度小于所述设定宽度的情况下，在第二工艺条件下进行所述蒸汽原位生成工艺，以使所述保护层的厚度小于所述设定厚度；其中，所述参考工艺条件、所述第一工艺条件和所述第二工艺条件各不相同。
本申请上述实施例中所提供的半导体结构的制备方法中，采用蒸汽原位生成工艺，通过氧化剩余的多个第一鳍部的侧面、衬底的未被剩余的多个第一鳍部覆盖的表面形成保护层，当保护层的厚度较大时，形成保护层后的第一鳍部的宽度相应较小，当保护层的厚度较小时，形成保护层后的第一鳍部的宽度相应较大。这样，在形成保护层前，测量第一鳍部的宽度，根据第一鳍部的宽度的数值，调整形成的保护层的厚度，从而可以在形成保护层的过程中进一步调整第一鳍部的宽度，改善第一鳍部的形貌。
在一些实施例中，所示制备方法还包括：形成介质层，所述介质层的至少部分陷入多个所述鳍之间；刻蚀所述介质层和所述保护层，以暴露出所述第一鳍部，剩余的介质层形成浅沟槽隔离层。
第二方面，提供了一种半导体结构，所述半导体结构包括空白区和多个器件区，所述空白区位于所述器件区的至少一侧；所述半导体结构包括：基底和多个鳍，所述基底包括凹槽，所述凹槽位于空白区；多个鳍并排突出于所述基底的第一表面上；所述多个鳍位于所述器件区，且在所述多个鳍的排列方向上，所述多个鳍与所述凹槽之间存在间距；所述鳍包括相连接的第一鳍部和第二鳍部，所述第一鳍部位于所述第二鳍部远离所述基底的一侧；所述多个鳍的第一鳍部的宽度相同。
在一些实施例中，在同一所述鳍中，所述第一鳍部的靠近所述第二鳍部的一端的宽度，小于所述第二鳍部的靠近所述第一鳍部的一端的宽度。
在一些实施例中，所述鳍的侧面包括所述第一鳍部的侧面、所述第二鳍部的侧面，以及连接第一鳍部的侧面和第二鳍部的侧面的过渡面；所述过渡面与所述第一鳍部的侧面、第二鳍部的侧面之间均呈钝角。
在一些实施例中，在同一所述器件区内，所述多个鳍的第一鳍部之间的间距相等。
在一些实施例中，所述半导体结构还包括浅沟槽隔离层，浅沟槽隔离层填充于相邻两个所述鳍之间；所述第一鳍部凸出于所述浅沟槽隔离层。
第三方面，提供了一种电子设备，该电子设备包括如上述任一实施例所述的半导体结构和印刷电路板；所述半导体结构和所述印刷电路板电连接。
其中，第二方面至第三方面中任一种设计方式所带来的技术效果可参见第一方面中不同设计方式所带来的技术效果，此处不再赘述。
附图说明
图1A为本申请实施例提供的一种半导体结构的制备方法的流程示意图；
图1B～图1D为图1A所示的制备方法对应的半导体结构的制备状态图；
图2为本申请实施例提供的另一种半导体结构的制备方法的流程示意图；
图3A为本申请实施例提供的一种半导体结构的俯视示意图；
图3B为图3A所示的半导体结构在D-D’处的截面示意图；
图4A为本申请实施例提供的另一种半导体结构的俯视示意图；
图4B为图4A所示的半导体结构在E-E’处的截面示意图；
图5为本申请实施例提供的一种半导体结构的结构示意图；
图6为本申请实施例提供的另一种半导体结构的结构示意图；
图7为本申请实施例提供的再一种半导体结构的制备方法的流程示意图；
图8～图10为图7所示的制备方法对应的半导体结构的制备状态图；
图11为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；
图12为图11所示的制备方法对应的半导体结构的制备状态图；
图13为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；
图14～图22为图13所示的制备方法对应的半导体结构的制备状态图；
图23为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；
图24为图23所示的制备方法对应的半导体结构的制备状态图；
图25为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；
图26为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；
图27为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；
图28为图27所示的制备方法对应的半导体结构的制备状态图；
图29为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；
图30为本申请实施例提供的又一种半导体结构的制备方法的流程示意图；
图31为图30所示的制备方法对应的半导体结构的制备状态图；
图32为本申请实施例提供的再一种半导体结构的结构示意图；
图33为本申请实施例提供的又一种半导体结构的结构示意图；
图34为本申请实施例提供的一种鳍的结构示意图；
图35为本申请实施例提供的一种电子设备的结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。其中，在本申请的描述中，除非另有说明，“/”表示前后关联的对象是一种“或”的关系，例如，A/B可以表示A或B；本申请中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，其中A，B可以是单数或者复数。
在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a， b，c可以是单个，也可以是多个。
为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
同时，在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。
本申请实施例提供一种半导体结构，半导体结构包括空白区和多个器件区，空白区位于器件区的至少一侧。半导体结构中包括基底和设置于基底上的多个鳍，多个鳍分布于器件区中。
器件区用于设置电路模块，一个电路模块位于一个器件区内。电路模块是可以具有任意功能的电路，例如，驱动电路、像素电路、放大电路、电源管理电路、充电保护电路、控制电路和图像传感器电路等。半导体结构中的多个电路模块可以是用于实现同一功能，也可以用于实现不同功能。本申请实施例对此不做限定。鳍用于制备晶体管等电子器件，实现上述电路模块。
空白区中不设置电路模块，用于间隔多个器件区，避免多个器件区中的电路模块在工作状态下互相干扰。因此，在空白区中不设置鳍。可以理解的是，为了较好的间隔开多个器件区，在多个鳍的排布方向上，空白区的尺寸大于器件区中任意两个鳍之间的间距，且大于鳍的宽度。
本申请实施例中对器件区的数目和布置位置也不做限制，只要能够满足半导体结构的功能需求即可。
空白区的结构和位置可以随着器件区的布置位置和数量进行设计。例如，当半导体结构包括平排设置的两个器件区时，半导体结构可以包括位于两个器件区之间的一个空白区。当半导体结构包括三个及以上的器件区时，半导体结构可以包括一个空白区，该空白区可以包括多个分支，以及连接各个分支的主干，各个分支可以将在第一方向上相邻的两个器件区分隔开来，主干可以将在第二方向上相邻的多个器件区分隔开来。第一方向与第二方向相交叉。或者，在半导体结构包括三个及以上的器件区时，半导体结构可以包括多个空白区，多个空白区之间不连通。
基于上述结构，如图1A所示，本申请实施例提供了一种半导体结构100的制备方法，该制备方法包括：
S1、如图1B所示，在衬底10’上形成多个间隔图案20’。多个间隔图案20’沿第一方向 X延伸，且沿第二方向Y间隔排布。沿第二方向Y，任意相邻的两个间隔图案31’之间的间距d1相同。其中，第一方向X与第二方向Y相交叉，且第一方向X与第二方向Y均平行于衬底10’。
示例性的，可以利用自对准四重图案化(self aligned quadruple patterning，SAQP)工艺在衬底10’上形成多个间隔图案20’。
S2、如图1C所示，刻蚀多个间隔图案20’，以去除多个间隔图案20’中对应空白区CC的部分。
示例性的，可以在多个间隔图案20’远离衬底10’的一侧形成掩膜层，基于掩膜层刻蚀多个间隔图案20’。在多个间隔图案20’刻蚀完成之后，再将掩膜层去除。
示例性的，可以采用干法刻蚀工艺刻蚀多个间隔图案20’。
S3、如图1D所示，基于剩余的多个间隔图案20’，刻蚀衬底10’，形成多个鳍11’。多个鳍11’分布在器件区DD中，而空白区CC中未形成有鳍11’。
示例性的，在衬底10’上形成多个间隔图案20’之前，可以在衬底10’上形成硬掩膜层30’，硬掩膜层30’在刻蚀衬底10’时作为掩膜保护其下方的衬底10’，从而可以使衬底10’的刻蚀深度较大。
本申请发明人经研究发现，虽然在上述实施例所提供的半导体结构的制备方法中，先刻蚀间隔图案20’，形成分布密度不均匀的间隔图案20’，再利用分布密度不均匀的间隔图案20’刻蚀衬底10’的方式具有足够的制程窗口，但由于图案化后的间隔图案20’在衬底10’的不同区域上的分布不均匀，因此容易在刻蚀形成鳍11’时出现疏密区线宽负载效应，导致不同区域中的鳍11’的宽度(也即，鳍11’在第二方向Y上的尺寸)不同。如图1D所示，在鳍 11’密度较小的区域(稀疏区域AA)中的鳍11’的宽度为d2，在鳍11’分布密度较大的区域(密集区域BB)中的鳍11’的宽度为d3，d2大于d3。示例性的，d2的取值可以超出d3 的取值1纳米～1.5纳米。
基于上述问题，如图2～图6所示，本申请的一些实施例中提供了一种半导体结构200的制备方法，该半导体结构200包括空白区CC和器件区DD。该制备方法包括：
S100、如图3A和图3B所示，在衬底10的第一表面11形成多个第一鳍部101。多个第一鳍部101并排突出于第一表面11上。
在一些示例中，衬底10可以包括半导体材料。例如，可以为体硅、体锗、硅锗、碳化硅、绝缘体上硅(silicon-on-insulator，SOI)、绝缘体上锗硅(SiGe-on-insulator，SGOI)中的一种。
在一些示例中，衬底10可以为晶圆，例如，硅晶圆。
如图3A和图3B所示，多个第一鳍部101并排突出于第一表面11上，可以是，多个第一鳍部101沿第一方向X延伸，沿第二方向Y间隔设置在衬底10的第一表面11上。
衬底10还可以包括与第一表面11相对的第二表面12，上述第一方向X与第二方向Y均平行于衬底10的第二表面12，且相互交叉。例如，第一方向X可以与第二方向Y相互垂直。
示例性的，可以通过干法刻蚀工艺刻蚀衬底10，在衬底10的第一表面11形成多个第一鳍部101。
本申请实施例中对第一鳍部101的数目不做限制，只要能够满足半导体结构200的功能和结构需求即可。
本申请实施例中对第一鳍部101在第三方向Z上的尺寸h1也不做限制。在一些示例中，第一鳍部101在第三方向Z上的尺寸h1可以为470纳米～530纳米，例如，第一鳍部101在第三方向Z上的尺寸h1可以为470纳米、480纳米、490纳米、500纳米、510纳米、520纳米、530纳米等。
S200、如图4A和图4B所示，刻蚀部分第一鳍部101，在剩余的多个第一鳍部101之间形成空白区CC。与此同时，剩余的多个第一鳍部101可以形成多个器件区DD。
示例性的，可以采用干法刻蚀工艺刻蚀部分第一鳍部101。
可以理解的是，在刻蚀第一鳍部101时，第一鳍部101被刻蚀的部分在垂直于衬底10的第三方向Z上应被完全去除，使得空白区CC内不具有第一鳍部101。
其中，“刻蚀部分第一鳍部101”，可以是刻蚀多个第一鳍部101中的一个或多个。在刻蚀第一鳍部101时，在第一鳍部101的延伸方向(第二方向Y)上，可以刻蚀第一鳍部101的端部，也可以刻蚀第一鳍部101的中部，还可以将刻蚀整个第一鳍部101。本申请实施例中，对上述步骤S200中刻蚀的第一鳍部101的数目以及刻蚀的第一鳍部101的位置不做限制，只要满足半导体结构的结构需求即可。图4A和图4B以刻蚀相邻的3个第一鳍部101的中部为例进行示意。
对比图3A和图4A，在刻蚀多个第一鳍部101之前，第一鳍部101之间的间距L1相等且较小，第一鳍部101分布密集。在刻蚀多个第一鳍部101之后，空白区CC两侧的第一鳍部101在空白区CC范围内产生较大间隔，分布稀疏。通过刻蚀部分第一鳍部101，使得多个第一鳍部101在衬底10的第一表面11不均匀分布。
S300、如图5所示，在剩余的多个第一鳍部101的表面形成保护层20。
示例性的，可以在剩余的多个第一鳍部101的侧面形成保护层20。
在一些示例中，保护层20的材料可以包括二氧化硅。
S400、如图6所示，刻蚀衬底10的未被剩余的多个第一鳍部101覆盖的区域，在剩余的多个第一鳍部101的下方形成第二鳍部102。每个第一鳍部101和位于其下方的第二鳍部102 形成鳍110。
对比图5和图6，“刻蚀衬底10的未被剩余的多个第一鳍部101覆盖的区域”，不仅是刻蚀衬底10的位于相邻的两个第一鳍部101之间的区域，还要刻蚀衬底10位于空白区CC的部分。
示例性的，可以采用干法刻蚀工艺刻蚀衬底10的未被剩余的多个第一鳍部101覆盖的区域。
其中，在刻蚀衬底10的未被剩余的多个第一鳍部101覆盖的区域时，由于第一鳍部101 的表面形成有保护层20，因此刻蚀工艺不会损伤第一鳍部101，从而有利于保证多个第一鳍部101的宽度的一致性。可以理解的是，在刻蚀衬底10的过程中，保护层20的远离第一鳍部101的表面也会被损伤，使得保护层20的厚度减薄。
本申请上述实施例中对第二鳍部102在垂直于第二表面12的第三方向Z上的尺寸h2也不做限制。示例性的，如图6所示，第二鳍部102在第三方向Z上的尺寸h2可以大于第一鳍部101在第三方向Z上的尺寸h1。
可以理解的是，在形成多个第二鳍部102时，在第三方向Z上，衬底10并未被完全刻蚀，衬底10的剩余部分形成基底103，多个第二鳍部102的底部与基底103相连接。也就是说，第二鳍部102突出于基底103上，而在每个第二鳍部102上还突出有第一鳍部101。
通过上述步骤形成的鳍110分布于器件区DD中，用于制备晶体管等电子器件，多个电子器件用于构建器件区DD内的电路模块，实现器件区DD的功能。
鳍110中的第二鳍部102用于支撑第一鳍部101，第二鳍部102的宽度与电子器件的电学性能之间的相关性较小。因此，即使在剩余的多个第一鳍部101不均匀分布的环境下，刻蚀衬底10的未被剩余的多个第一鳍部101覆盖的区域，形成第二鳍部102时，多个第二鳍部 102中出现疏密区线宽负载效应，造成不同区域的第二鳍部102的宽度不同，对半导体结构的性能影响也不大。
本申请上述实施例所提供的半导体结构200的制备方法中，先刻蚀衬底10形成多个第一鳍部101，多个第一鳍部101并排突出于衬底10的第一表面11上，再刻蚀部分第一鳍部101，形成空白区CC。这样，刻蚀形成的多个第一鳍部101不容易出现疏密区线宽负载效应，多个第一鳍部101的宽度可以相同。第一鳍部101的宽度与电子器件的电学性能相关，因此当多个第一鳍部101的宽度相同时，可以使电子器件的性能较高，从而有利于提高电子器件所在的电路模块的性能，提高半导体结构200的性能。
同时，与直接刻蚀衬底形成均匀分布的多个鳍，再对多个鳍进行刻蚀，去除多个鳍位于空白区内的部分的方法相比，本申请实施例所提供的制备方法中，由于刻蚀形成的第一鳍部的高度较小，第一鳍部的宽度在制备过程中的可控性较好，因此形成的多个第一鳍部101之间的间距较大，刻蚀部分第一鳍部101时的制程窗口可以较大，刻蚀过程更加容易实现。本申请实施例所提供的制备方法，也更加适用于鳍宽度需求更小、鳍间距需求更小的半导体结构的制备。
上述实施例中对半导体结构200的制备方法的各个步骤进行了简单的描述，下面将结合附图以及具体实施例对上述各个步骤做出进一步的解释和说明。
如图7所示，在一些实施例中，步骤S100、在衬底10的第一表面11形成多个第一鳍部 101，包括：
S110、如图8所示，在衬底10的第一表面11上形成第一掩膜层30。
在一些示例中，第一掩膜层30可以为单层结构。在另一些示例中，第一掩膜层30可以为多层结构。当第一掩膜层30为多层结构时，如图8所示，第一掩膜层30可以包括层叠设置的第一掩膜子层301，第二掩膜子层302和第三掩膜子层303。其中，第一掩膜子层301相比于第三掩膜子层303更远离衬底10。
示例性的，第一掩膜子层301和第三掩膜子层303的材料可以相同。示例性的，第一掩膜子层301和第三掩膜子层303的材料可以包括氧化物，例如氧化硅。
示例性的，第二掩膜子层302的材料可以包括氮化硅。
示例性的，可以采用沉积法在第一表面11上形成第一掩膜层30，例如，可以利用化学气相沉积法(chemical vapor deposition，CVD)形成第一掩膜层30。
S120、如图9所示，在第一掩膜层30远离衬底10的一侧形成多个第一间隔图案40，多个第一间隔图案40沿第一方向X延伸，且沿第二方向Y间隔设置。
可以理解的是，第一间隔图案40的数目与第一鳍部101的数目相同。
此处，对形成第一间隔图案40的具体步骤不做描述，具体步骤可以参见后文步骤S121～步骤S129。
S130、参阅图10，基于多个第一间隔图案40，刻蚀第一掩膜层30和衬底10，形成多个掩膜图案31及多个第一鳍部101。
示例性的，可以是利用干法刻蚀工艺刻蚀第一掩膜层30和衬底10。
如图10所示，在形成多个掩膜图案31和多个第一鳍部101之后，可以去除多个间隔图案40。
可以理解的是，当第一掩膜层30为多层结构时，掩膜图案31同样为多层结构，掩膜图案31包括层叠设置的第一掩膜子层301，第二掩膜子层302和第三掩膜子层303。
掩膜图案31可以在刻蚀衬底10的未被剩余的多个第一鳍部101覆盖的区域时，保护第一鳍部101的顶面，避免第一鳍部101的顶面被刻蚀。
本申请实施例中，第一间隔图案40均匀设置在第一掩膜层30上，从而在利用第一间隔图案40刻蚀衬底10和第一掩膜层30时，不容易出现疏密区线宽负载效应，使得多个第一鳍部101的宽度可以一致。同时，本申请上述实施例所提供的制备方法中，直接利用第一间隔图案40刻蚀第一掩膜层30和衬底10，制备工艺简单，从而有利于简化半导体结构200的制备工艺，降低半导体结构200的制备成本。
在另一些实施例中，如图11所示，步骤S100、在衬底的第一表面形成多个第一鳍部101，包括：
S110、如图8所示，在第一表面11上形成第一掩膜层30。
与上述实施例相同，可以利用可以采用沉积法在第一表面11上形成第一掩膜层30。
S120、如图9所示，在第一掩膜层30远离衬底10的一侧形成多个第一间隔图案40，多个第一间隔图案40沿第一方向X延伸，且沿第二方向Y间隔设置。
同样的，此处不再对形成第一间隔图案40的具体步骤进行描述，具体步骤可以参见后文步骤S121～步骤S129。
S140、如图12所示，基于多个第一间隔图案40，采用原子层刻蚀工艺(atomiclayer etch， ALE)刻蚀第一掩膜层30，形成多个掩膜图案31。
可以理解的是，当第一掩膜层30为多层结构时，掩膜图案31同样为多层结构，掩膜图案31包括层叠设置的第一掩膜子层301，第二掩膜子层302和第三掩膜子层303。
在一些示例中，如图12所示，多个掩膜图案31的第三掩膜子层303之间可以相互连接。也即，第一掩膜层30的第三掩膜子层303中对应多个第一间隔图案40之间区域的部分未被完全刻蚀。这样，可以避免在基于多个第一间隔图案40刻蚀第一掩膜层，形成多个掩膜图案 31时，第三掩膜子层303被完全刻蚀后，衬底10被损伤的情况出现，有利于控制第一鳍部101在垂直于第二表面12的第三方向Z上的尺寸。
S150、参阅图10，基于多个掩膜图案31，刻蚀衬底10，形成多个第一鳍部101。
示例性的，在基于多个掩膜图案31刻蚀衬底10之前，可以去除第一间隔图案40。
可以理解的是，基于多个掩膜图案31，刻蚀衬底10，形成多个第一鳍部101后，多个掩膜图案31之间相互分离。
本申请上述实施例中，利用原子层刻蚀工艺刻蚀第一掩膜层30，使得多个掩膜图案31 的宽度W2(在第二方向Y上的尺寸)一致，掩膜图案31的形貌较好，从而进一步有利于在基于多个掩膜图案31刻蚀衬底10形成多个第一鳍部101时，使多个第一鳍部101的宽度W1一致，使得多个第一鳍部101的形貌更好。这样，多个第一鳍部101的形貌更好还可以为后续刻蚀衬底10的未被剩余的多个第一鳍部101覆盖的区域，在剩余的多个第一鳍部101 的下方形成第二鳍部102提供便利。
上述实施例中对在衬底10的第一表面11形成多个第一鳍部101的工艺过程进行了简单的描述，下面结合图13～图22对在第一掩膜层30远离衬底10的一侧形成多个第一间隔图案 40的具体工艺过程进行阐述。
如图13所示，在一些实施例中，步骤S120、在第一掩膜层30远离衬底10的一侧形成多个第一间隔图案40，包括：
S121、如图14所示，在第一掩膜层30远离衬底10的一侧形成第一芯轴层51和第二芯轴层52，第一芯轴层51相对于第二芯轴层52靠近衬底10。
在一些示例中，第一芯轴层51和第二芯轴层52的材料可以相同。当第一芯轴层51和第二芯轴层52的材料相同时，第一芯轴层51和第二芯轴层52的材料可以包括硅。
示例性的，在第一掩膜层30远离衬底10的一侧形成第一芯轴层51和第二芯轴层的工艺可以为原子层沉积(atomic layer deposition，ALD)工艺、化学气相沉积工艺或者物理气相沉积工艺等。
示例性的，在形成第一芯轴层51之后，形成第二芯轴层52之前，可以在第一芯轴层51 远离衬底10的一侧形成阻隔层501。阻隔层501用于避免刻蚀第二芯轴层52时，损伤第一芯轴层51。同时，阻隔层501还可以作为刻蚀第一芯轴层51的掩膜。
示例性的，阻隔层501为多层结构，阻隔层501包括第一子阻隔层5011和第二子阻隔层 5012。第一子阻隔层5011相比于第二子阻隔层5012更加靠近衬底10。
第一子阻隔层5011和第二子阻隔层5012的材料不同。示例性的，第一子阻隔层5011的材料可以包括氮化硅，第二子阻隔层5012的材料可以包括氧化硅。
S122、如图15所示，图案化第二芯轴层52，形成多个第二芯轴图案521。
示例性的，可以通过湿法刻蚀工艺或者干法刻蚀工艺图案化第二芯轴层52。
在一些示例中，参阅图14，可以在第二芯轴层52远离衬底10的一侧形成旋涂碳层502，在旋涂碳层502远离衬底10的一侧形成抗反射层503，在抗反射层503远离衬底10的一侧形成光刻胶图案504，基于旋涂碳层502、抗反射层503和光刻胶图案504，图案化第二芯轴层52。其中，抗反射层503的材料可以包括含硅抗反射层。光刻胶图案504沿第一方向X延伸，沿第二方向Y间隔设置。
抗反射层503用于减小曝光光刻胶图案时的反射效应，提高图案的转移精度，进而提高第二芯轴图案521的形貌质量和尺寸精准度。
S123、如图16所示，形成第二间隔层53，第二间隔层53覆盖多个第二芯轴图案521。
示例性的，第二间隔层53可以为氧化物层。例如，第二间隔层53的材料可以包括二氧化硅。
示例性的，可以通过原子层沉积工艺形成第二间隔层53。
S124、如图17所示，刻蚀第二间隔层53，形成多个第二间隔图案531，第二间隔图案531覆盖第二芯轴图案521的侧面。
其中，第二间隔图案531覆盖第二芯轴图案521的侧面，即，第二间隔图案531覆盖第二芯轴图案521在第二方向Y上相对的两个侧面中的一个。
示例性的，可以通过湿法刻蚀工艺或者干法刻蚀工艺刻蚀第二间隔层53。
示例性的，第二间隔图案531可以沿第一方向X延伸，沿第二方向Y间隔设置。
S125、如图18所示，去除多个第二芯轴图案521。示例性的，可以通过湿法刻蚀工艺或者干法刻蚀工艺刻蚀第二芯轴图案521，从而去除多个第二芯轴图案521。
S126、如图19所示，基于多个第二间隔图案531，图案化第一芯轴层51，形成多个第一芯轴图案511。
示例性的，在形成第一芯轴图案511后，第一芯轴图案511远离衬底10的一侧可以残余有部分第一子阻隔层5011。
基于此，如图20所示，在后续形成第一间隔层54之前，可以先去除第一芯轴图案511 远离衬底10的一侧的第一子阻隔层5011。
S127、如图21所示，形成第一间隔层54，第一间隔层54覆盖多个第一芯轴图案511。
示例性的，第一间隔层54可以为氧化物层。例如，第一间隔层54的材料可以包括二氧化硅。
示例性的，可以通过原子层沉积工艺形成第一间隔层54。
S128、如图22所示，刻蚀第一间隔层54，形成多个第一间隔图案40，第一间隔图案40 覆盖第一芯轴图案511的侧面。
示例性的，可以通过湿法刻蚀工艺或者干法刻蚀工艺刻蚀第一间隔层54。
其中，“第一间隔图案40覆盖第一芯轴图案511的侧面”，即，第一间隔图案40覆盖第一芯轴图案511在第二方向Y上相对的两个侧面中的一个。
S129、参阅图9，去除多个第一芯轴图案511。
示例性的，可以通过湿法刻蚀工艺或者干法刻蚀工艺刻蚀第一芯轴图案511，从而去除多个第一芯轴图案511。
上述实施例中，对步骤S100的具体工艺步骤进行了说明，下面结合图23～图25对步骤 S200的具体工艺步骤进行说明。
如图23所示，在一些实施例中，步骤200、刻蚀部分第一鳍部101，在剩余的多个第一鳍部101之间形成空白区CC，包括：
S210、如图24所示，形成第二掩膜层61，第二掩膜层61位于多个第一鳍部101远离第二表面12的一侧，第二掩膜层61具有对应空白区CC的开口611。
示例性的，第二掩膜层61的材料可以包括光刻胶。此时，可以利用涂布工艺形成第二掩膜层61。
当半导体结构200中需要设置多个空白区CC时，第二掩膜层61包括多个开口611。开口611的数目与空白区CC的数目相同。
可以理解的是，在第二方向Y上，开口611在第二表面12上正投影的边界应位于多个第一鳍部101在第二表面12上的正投影之间的间隙中，从而避免形成空白区CC后，空白区CC两侧第一鳍部101在第二方向Y上的尺寸减小。
S220、如图4B所示，基于第二掩膜层61，刻蚀部分第一鳍部101，在剩余的多个第一鳍部101之间形成空白区CC。
在一些实施例中，如图25所示，在步骤S210、形成第二掩膜层61之前，制备方法还包括：
S230、参阅图24，形成第三掩膜层62，第三掩膜层62的至少部分陷入多个第一鳍部101 之间。
其中，“第三掩膜层62的至少部分陷入多个第一鳍部101之间”，可以是第三掩膜层62 全部陷入多个第一鳍部101之间，第三掩膜层62远离衬底10的表面与第一鳍部101远离衬底的表面平齐。或者，如图24所示，“第三掩膜层62的至少部分陷入多个第一鳍部101之间”，还可以是第三掩膜层62的一部分陷入多个第一鳍部101之间，另一部分位于第一鳍部101远离衬底10的一侧。
通过在形成第三掩膜层62，可以使得刻蚀深度较大，在刻蚀过程中可以随时调整刻蚀参数(例如刻蚀速率，刻蚀时间等)，获得较平坦的切断处。
示例性的，第三掩膜层62可以通过旋涂工艺形成。示例性的，第三掩膜层62可以为含碳掩膜层。
S240、参阅图24，在第三掩膜层62远离衬底10的一侧形成第四掩膜层63。
示例性的，第四掩膜层63的材料与第三掩膜层62的材料不同，且第四掩膜层63的材料与第二掩膜层61的材料也不相同。示例性的，第四掩膜层63可以为含硅抗反射层。
当第四掩膜层63为抗反射层时，第四掩膜层63用于减小形成第二掩膜层61时的反射效应，提高图案的转移精度，进而提高多个第一鳍部101刻蚀后的形貌质量和尺寸精准度。
为了在第三方向Z上完全去除第一鳍部101中被刻蚀的部分，在一些实施例中，如图26 所示，在步骤S200、刻蚀部分第一鳍部101，在剩余的多个第一鳍部101之间形成空白区CC 的过程中，制备方法还包括：
S201、参阅图4B，刻蚀所述部分第一鳍部101下方的衬底10，形成初始凹槽104。
如图4B所示，在第二方向Y(也即第一鳍部101的排布方向)上，初始凹槽104和与初始凹槽104相邻的第一鳍部101之间均存在间距。
在一些示例中，在垂直于第二表面12的第三方向Z上，初始凹槽104的高度h3可以为 50埃～100埃。例如，初始凹槽104的高度h3可以为50埃、60埃、70埃、80埃、90埃、100 埃等。
在一些实施例中，如图6所示，在形成有初始凹槽104的情况下，在刻蚀衬底10的未被剩余的多个第一鳍部101覆盖的区域，在剩余的多个第一鳍部101的下方形成第二鳍部102 的同时，还可以刻蚀衬底10位于空白区CC的表面，形成凹槽105，凹槽105位于基底103上。
在一些示例中，如图6所示，在第二方向Y(鳍110的排布方向)上，凹槽105和与凹槽105相邻的鳍110之间也均存在间距。
图27为步骤S300的具体工艺流程图，图28为图27所提供的工艺流程图中步骤S310对应的半导体结构的状态图。以下将结合图27和图28，以及图5对步骤S300进一步描述。
在一些实施例中，如图27所示，步骤S300、在剩余的多个第一鳍部101的表面形成保护层20，包括：
S310、如图28所示，采用蒸汽原位生成工艺在剩余的多个第一鳍部101的侧面、衬底 10的未被剩余的多个第一鳍部101覆盖的表面形成保护层20。
S320、参阅图5，刻蚀保护层20，以去除保护层20中位于衬底10的未被剩余的多个第一鳍部101覆盖的表面上的部分。
在一些示例中，如图29所示，步骤S310、采用蒸汽原位生成工艺在剩余的多个第一鳍部101的侧面、衬底10的未被剩余的多个第一鳍部101覆盖的表面形成保护层20，包括：
S311、测量第一鳍部101的宽度W1，宽度W1为第一鳍部101的沿第二方向Y的尺寸。第一鳍部101的宽度W1也即第一鳍部101的关键尺寸。
S312、在第一鳍部101的宽度W1等于设定宽度的情况下，在参考工艺条件下进行蒸汽原位生成工艺，使保护层20的厚度L2为设定厚度。
S313、在第一鳍部101的宽度W1大于设定宽度的情况下，在第一工艺条件下进行蒸汽原位生成工艺，以使保护层20的厚度L2大于设定厚度。
S314、在第一鳍部101的宽度W1小于设定宽度的情况下，在第二工艺条件下进行蒸汽原位生成工艺，以使保护层20的厚度L2小于设定厚度。
其中，参考工艺条件、第一工艺条件和第二工艺条件各不相同。
在一些示例中，参考工艺条件、第一工艺条件和第二工艺条件可以包括温度、时间等中的至少一个。例如，参考工艺条件、第一工艺条件和第二工艺条件均为时间条件，参考工艺条件、第一工艺条件和第二工艺条件的时间不同。
本申请上述实施例中所提供的半导体结构200的制备方法中，采用蒸汽原位生成工艺，通过氧化剩余的多个第一鳍部101的侧面、衬底10的未被剩余的多个第一鳍部101覆盖的表面形成保护层20，当保护层20的厚度L2较大时，形成保护层20后的第一鳍部101的宽度 W1相应较小，当保护层20的厚度L2较小时，形成保护层20后的第一鳍部101的宽度W1 相应较大。
这样，在形成保护层20前，测量第一鳍部101的宽度W1，根据第一鳍部101的宽度W1的数值，调整形成的保护层20的厚度L2，从而可以在形成保护层20的过程中进一步调整第一鳍部101的宽度W1，改善第一鳍部101的形貌。
除上述实施例所提供的工艺步骤外，在一些实施例中，如图30所示，制备方法还包括：
S500、如图31所示，形成介质层70，介质层70的至少部分陷入多个鳍110之间。
其中，介质层70的材料为绝缘材料。示例的，介质层70的材料可以包括硅(Si)、碳(C)、氮(N)、氧(O)等元素组成的二元或多元化合物。具体的，介质层70的材料例如可以包括碳氧氮化硅(SiCxOyNz)、碳氧化硅(SiCxOy)、氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)中的至少一种。可以理解的是，介质层70的材料还可能会含有氢(H)、氟(F)、氯(Cl)等元素中的一种或多种。
示例性的，可以采用沉积法形成介质层70，例如，可以利用化学气相沉积工艺形成介质层。
S600、如图32所示，刻蚀介质层70和保护层20，以暴露出第一鳍部101，剩余的介质层70形成浅沟槽隔离层701。
示例性的，可以采用干法刻蚀工艺刻蚀介质层70和保护层20。
示例性的，在形成介质层70后，刻蚀介质层70和保护层20之前，可以对介质层70进行平坦化处理。例如，可以采用化学机械研磨工艺对介质层70进行研磨。此时，如图31和图33所示，在对介质层70进行平坦化处理后，掩膜图案31在垂直于第二表面12的第三方向Z上的尺寸减小，也即掩膜图案31的部分被去除。在第一掩膜层30为多层结构时，在对介质层70进行平坦化处理后，掩膜图案31的第一掩膜子层301和第二掩膜子层302被去除，掩膜图案31的第三掩膜子层303被保留。
这样，在刻蚀介质层70和保护层20的同时，还可以去除掩膜图案31剩余的部分。
如图32所示，本申请一些实施例提供一种半导体结构200，该半导体结构200包括空白区CC和多个器件区DD，空白区CC位于器件区DD的至少一侧。半导体结构200包括基底103和多个鳍110。
其中，基底103包括凹槽105，凹槽105位于空白区CC。所述多个鳍110并排突出于基底103的第一表面11上。多个鳍110位于器件区DD，且在多个鳍110的排列方向上，多个鳍110与凹槽105之间存在间距。鳍110包括相连接的第一鳍部101和第二鳍部102，第一鳍部101位于第二鳍部102远离基底103的一侧。多个鳍110的第一鳍部101的宽度W1相同。
如图32所示，“所述多个鳍110并排突出于基底103的第一表面11上”，即所述多个鳍 110沿第一方向X延伸，且沿第二方向Y间隔设置在基底103上。
基底103还包括与第一表面11相对的第二表面12，上述第一方向X与第二方向Y均平行于基底103的第二表面12，且相互交叉。例如，第一方向X可以与第二方向Y相互垂直。
其中，第一鳍部101的宽度W1，即第一鳍部101在第二方向Y上的尺寸。多个鳍110的排布方向也即第二方向Y。
可以理解的是，本申请上述实施例中对第一鳍部101的宽度W1不做限制，只要能够满足半导体结构200的结构需求和功能需求即可。
本申请实施例中对第一鳍部101在垂直于基底103的第三方向Z上的尺寸h1也不做限制，只要能满足半导体结构200的功能需求和结构需求即可。在一些示例中，第一鳍部101在第三方向Z上的尺寸h1可以为470纳米～530纳米，例如，第一鳍部101在第三方向Z上的尺寸h1可以为470纳米、480纳米、490纳米、500纳米、510纳米、520纳米、530纳米等。
在一些示例中，第一鳍部101在垂直于基底103的第三方向Z上的尺寸h1可以小于第二鳍部102在垂直于基底103的第三方向Z上的尺寸。
本申请上述实施例中对半导体结构200中的鳍110的数目也不做限制，只要满足半导体结构200的结构需求和功能需求即可。
在一些示例中，凹槽105在垂直于基底103的第三方向Z上的尺寸h4可以为50埃～100 埃。例如，凹槽105在垂直于基底103的第三方向Z上的尺寸h4可以为50埃、60埃、70 埃、80埃、90埃、100埃等。
在多个鳍110的排列方向上，多个鳍110与凹槽105之间存在间距L3，基于上述实施例中所提供的半导体结构的制备方法可知，间距L3小于相邻两个鳍110之间的间距。
本申请上述实施例所提供的半导体结构200包括空白区CC和多个器件区DD，多个鳍 110分布在器件区DD中，在空白区CC中不设置鳍110，多个鳍110在基底103上不均匀分布，但多个鳍110的第一鳍部101的宽度W1相同，不存在疏密区线宽负载效应，可以使由第一鳍部101制备的晶体管等电子器件的性能较好，进而提高半导体结构200的性能。
由于在上述实施例所提供的制备方法中，在步骤S400、刻蚀衬底10的未被剩余的多个第一鳍部101覆盖的区域，在剩余的多个第一鳍部101的下方形成第二鳍部102之前，在剩余的多个第一鳍部101的表面上形成了保护层20。因此在一些实施例中，如图34所示，在同一鳍110中，第一鳍部101的靠近第二鳍部102的一端的宽度W1，小于第二鳍部102的靠近第一鳍部101的一端的宽度W3。
在一些实施例中，如图34所示，鳍110的侧面包括第一鳍部101的侧面Q1、第二鳍部102的侧面Q2，以及连接第一鳍部101的侧面Q1和第二鳍部102的侧面Q2的过渡面Q3。过渡面Q3与第一鳍部101的侧面Q1、第二鳍部102的侧面Q2之间均呈钝角。
在一些实施例中，在同一器件区DD内，多个鳍110的第一鳍部101之间的间距L1相等。
在一些实施例中，半导体结构200还包括浅沟槽隔离层701，填充于相邻两个鳍110之间。第一鳍部101凸出于浅沟槽隔离层701。
其中，浅沟槽隔离层701的材料可以绝缘材料。示例的，浅沟槽隔离层701的材料可以包括硅(Si)、碳(C)、氮(N)、氧(O)等元素组成的二元或多元化合物。具体的，浅沟槽隔离层701的材料例如可以包括碳氧氮化硅(SiCxOyNz)、碳氧化硅(SiCxOy)、氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)中的至少一种。可以理解的是，浅沟槽隔离层701的材料还可能会含有氢(H)、氟(F)、氯(Cl)等元素中的一种或多种。
如图35所示，本申请一些实施例中还提供一种电子设备1000，该电子设备1000包括上述任一项实施例所述的半导体结构200和印刷电路板(printed circuit board，PCB)300。半导体结构200和印刷电路板300电连接，以实现信号互通。
在一些实施例中，该电子设备1000例如为消费性电子产品、家居式电子产品、车载式电子产品、金融终端产品。其中，消费性电子产品如为手机(mobile phone)、平板电脑(pad)、笔记本电脑、电子阅读器、个人计算机(personal computer，PC)、个人数字助理(personal digital assistant，PDA)、桌面显示器、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、无人机等。家居式电子产品如为智能门锁、电视、遥控器、冰箱、充电家用小型电器(例如豆浆机、扫地机器人) 等。车载式电子产品如为车载导航仪、车载DVD等。金融终端产品如为ATM机、自助办理业务的终端等。本申请实施例对上述电子设备1000的具体形式不做特殊限制。
半导体结构200封装后，即可以芯片的形态应用于电子设备1000中。当然，也可以不封装，直接应用于电子设备1000中。
本申请一些实施例所提供的电子设备1000所能够达到的技术效果与上述人任一实施例所述的半导体结构200所能够达到的技术效果相同，在此不再赘述。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (16)

1.一种半导体结构的制备方法，其特征在于，包括：
在衬底的第一表面形成多个第一鳍部；所述多个第一鳍部并排突出于所述第一表面上；
刻蚀部分第一鳍部，在剩余的多个第一鳍部之间形成空白区；
在所述剩余的多个第一鳍部的表面形成保护层；
刻蚀所述衬底的未被所述剩余的多个第一鳍部覆盖的区域，在所述剩余的多个第一鳍部的下方形成第二鳍部；每个所述第一鳍部和位于其下方的第二鳍部形成鳍。
2.根据权利要求1所述的制备方法，其特征在于，所述在衬底的第一表面形成多个第一鳍部，包括：
在所述衬底的第一表面上形成第一掩膜层；
在所述第一掩膜层远离所述衬底的一侧形成多个第一间隔图案，所述多个第一间隔图案沿第一方向延伸，且沿第二方向间隔设置；所述第一方向和所述第二方向均平行于所述衬底的第二表面，且所述第一方向与所述第二方向相交叉；所述衬底的第二表面与所述第一表面相对设置；
基于所述多个第一间隔图案，刻蚀所述第一掩膜层和所述衬底，形成多个掩膜图案及所述多个第一鳍部。
3.根据权利要求1所述的制备方法，其特征在于，所述在衬底的第一表面形成多个第一鳍部，包括：
在所述衬底的第一表面上形成第一掩膜层；
在所述第一掩膜层远离所述衬底的一侧形成多个第一间隔图案，所述多个第一间隔图案沿第一方向延伸，且沿第二方向间隔设置；所述第一方向和所述第二方向均平行于所述衬底的第二表面，且所述第一方向与所述第二方向相交叉；所述衬底的第二表面与所述第一表面相对设置；
基于所述多个第一间隔图案，采用原子层刻蚀工艺刻蚀所述第一掩膜层，形成多个掩膜图案；
基于所述多个掩膜图案，刻蚀所述衬底，形成所述多个第一鳍部。
4.根据权利要求2或3所述的制备方法，其特征在于，所述在所述第一掩膜层远离所述衬底的一侧形成多个第一间隔图案，包括：
在所述第一掩膜层远离所述衬底的一侧形成第一芯轴层和第二芯轴层，所述第一芯轴层相对于所述第二芯轴层靠近所述衬底；
图案化所述第二芯轴层，形成多个第二芯轴图案；
形成第二间隔层，所述第二间隔层覆盖所述多个第二芯轴图案；
刻蚀所述第二间隔层，形成多个第二间隔图案，所述第二间隔图案覆盖所述第二芯轴图案的侧面；
去除所述多个第二芯轴图案；
基于所述多个第二间隔图案，图案化所述第一芯轴层，形成多个第一芯轴图案；
形成第一间隔层，所述第一间隔层覆盖所述多个第一芯轴图案；
刻蚀所述第一间隔层，形成所述多个第一间隔图案，所述第一间隔图案覆盖所述第一芯轴图案的侧面；
去除所述多个第一芯轴图案。
5.根据权利要求1～4中任一项所述的制备方法，其特征在于，所述刻蚀部分第一鳍部，在剩余的多个第一鳍部之间形成空白区，包括：
形成第二掩膜层，所述第二掩膜层位于所述多个第一鳍部远离所述第二表面的一侧，所述第二掩膜层具有对应所述空白区的开口；
基于所述第二掩膜层，刻蚀部分第一鳍部，在剩余的多个第一鳍部之间形成空白区。
6.根据权利要求5所述的制备方法，其特征在于，所述形成第二掩膜层之前，所述制备方法还包括：
形成第三掩膜层，所述第三掩膜层的至少部分陷入所述多个第一鳍部之间；
在所述第三掩膜层远离所述衬底的一侧形成第四掩膜层。
7.根据权利要求1～6中任一项所述的制备方法，其特征在于，在所述刻蚀部分第一鳍部，在剩余的多个第一鳍部之间形成空白区的过程中，所述制备方法还包括：
刻蚀所述部分第一鳍部下方的衬底，形成初始凹槽。
8.根据权利要求1～7中任一项所述的制备方法，其特征在于，所述在所述剩余的多个第一鳍部的表面形成保护层，包括：
采用蒸汽原位生成工艺在所述剩余的多个第一鳍部的侧面、所述衬底的未被所述剩余的多个第一鳍部覆盖的表面形成保护层；
刻蚀所述保护层，以去除所述保护层中位于所述衬底的未被所述剩余的多个第一鳍部覆盖的表面上的部分。
9.根据权利要求1～8中任一项所述的制备方法，其特征在于，所述采用蒸汽原位生成工艺在所述剩余的多个第一鳍部的侧面、所述衬底的未被所述剩余的多个第一鳍部覆盖的表面形成保护层，包括：
测量所述第一鳍部的宽度；
在所述第一鳍部的宽度等于设定宽度的情况下，在参考工艺条件下进行所述蒸汽原位生成工艺，使所述保护层的厚度为设定厚度；
在所述第一鳍部的宽度大于所述设定宽度的情况下，在第一工艺条件下进行所述蒸汽原位生成工艺，以使所述保护层的厚度大于所述设定厚度；
在所述第一鳍部的宽度小于所述设定宽度的情况下，在第二工艺条件下进行所述蒸汽原位生成工艺，以使所述保护层的厚度小于所述设定厚度；
其中，所述参考工艺条件、所述第一工艺条件和所述第二工艺条件各不相同。
10.根据权利要求1～9中任一项所述的制备方法，其特征在于，还包括：
形成介质层，所述介质层的至少部分陷入多个所述鳍之间；
刻蚀所述介质层和所述保护层，以暴露出所述第一鳍部，剩余的介质层形成浅沟槽隔离层。
11.一种半导体结构，其特征在于，所述半导体结构包括空白区和多个器件区，所述空白区位于所述器件区的至少一侧；所述半导体结构包括：
基底，包括凹槽，所述凹槽位于空白区；
多个鳍，并排突出于所述基底的第一表面上；所述多个鳍位于所述器件区，且在所述多个鳍的排列方向上，所述多个鳍与所述凹槽之间存在间距；所述鳍包括相连接的第一鳍部和第二鳍部，所述第一鳍部位于所述第二鳍部远离所述基底的一侧；所述多个鳍的第一鳍部的宽度相同。
12.根据权利要求11所述的半导体结构，其特征在于，在同一所述鳍中，所述第一鳍部的靠近所述第二鳍部的一端的宽度，小于所述第二鳍部的靠近所述第一鳍部的一端的宽度。
13.根据权利要求11或12所述的半导体结构，其特征在于，所述鳍的侧面包括所述第一鳍部的侧面、所述第二鳍部的侧面，以及连接第一鳍部的侧面和第二鳍部的侧面的过渡面；所述过渡面与所述第一鳍部的侧面、第二鳍部的侧面之间均呈钝角。
14.根据权利要求11～13中任一项所述的半导体结构，其特征在于，在同一所述器件区内，所述多个鳍的第一鳍部之间的间距相等。
15.根据权利要求11～14中任一项所述的半导体结构，其特征在于，还包括：
浅沟槽隔离层，填充于相邻两个所述鳍之间；所述第一鳍部凸出于所述浅沟槽隔离层。
16.一种电子设备，其特征在于，包括如权利要求11～15中任一项所述的半导体结构和印刷电路板；所述半导体结构和所述印刷电路板电连接。
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