CN116825722A - 半导体器件及其制备方法、电子设备 - Google Patents
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Abstract
本申请提供一种半导体器件及其制备方法、电子设备，涉及半导体技术领域，用于半导体器件在平坦化工艺后表面高低不平的问题，以提高半导体器件的良率。半导体器件的制备方法包括，在衬底上形成多条鳍；形成位于第一区域的多条第一牺牲栅和位于第二区域的多条第二牺牲栅；形成层间介质层。平坦化所述层间介质层，以暴露所述多条第一牺牲栅和所述多条第二牺牲栅远离所述衬底的表面。形成隔离结构，所述隔离结构将所述鳍分割成位于所述多条第一牺牲栅下方的第一鳍和位于所述多条第二牺牲栅下方的第二鳍，所述隔离结构围绕多条所述第一鳍和所述多条第一牺牲栅。上述半导体器件应用于电子器件中，以提高电子器件的良率。
Description
技术领域
本申请涉及半导体技术领域，尤其涉及有一种半导体器件及其制备方法、电子设备。
背景技术
考虑到源漏外延工艺中的高温处理步骤对互补金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)中的栅极叠层(gate stack)的性能以及可靠性的影响，半导体制备工艺过程大多从先制备栅极再制备源极和漏极，转变为先制备牺牲栅后制备源极和漏极，再将牺牲栅替换为金属栅极，也即转变为替代金属栅工艺(Replacement Metal Gate，RMG)。
RMG工艺虽然能够避免源漏外延工艺对栅极的影响，但也会使半导体器件结构更加复杂，从而使器件表面的形貌更加复杂，使得器件的平坦化工艺受到更大挑战。器件在平坦化工艺后，若表面高低不平，则会对后续工艺产生不良影响，最终有可能导致器件失效，良率降低。
发明内容
本申请实施例提供一种半导体器件及其制备方法、电子设备，用于改善半导体器件平坦化工艺后表面高低不平的问题，以提高半导体器件的良率。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种半导体器件的制备方法，该制备方法包括：在衬底上形成多条鳍，所述鳍沿平行于所述衬底的第一方向延伸；形成位于第一区域的多条第一牺牲栅和位于第二区域的多条第二牺牲栅，所述第一牺牲栅和所述第二牺牲栅沿平行于所述衬底的第二方向延伸，所述第一方向和所述第二方向相交叉；所述多条第一牺牲栅和所述多条第二牺牲栅跨设在所述多条鳍上，且所述第二区域在所述第一区域的周围；形成层间介质层，所述层间介质层覆盖所述多条第一牺牲栅和所述多条第二牺牲栅；平坦化所述层间介质层，以暴露所述多条第一牺牲栅和所述多条第二牺牲栅远离所述衬底的表面；形成隔离结构，所述隔离结构将所述鳍分割成位于所述多条第一牺牲栅下方的第一鳍和位于所述多条第二牺牲栅下方的第二鳍，所述隔离结构围绕多条所述第一鳍和所述多条第一牺牲栅。
本申请一些实施例所提供的半导体器件的制备方法中，先在衬底上设置鳍、且在第一区域上设置有第一牺牲栅，在第二区域上设置有第二牺牲栅，然后形成层间介质层，对层间介质层进行平坦化处理，最后形成隔离结构将鳍划分成第一鳍和第二鳍。这样，在进行平坦化处理之前，半导体器件中鳍、第一牺牲栅和第二牺牲栅在衬底上的分布较为均匀，因此在层间介质层平坦化过程中，不容易因衬底上电路结构分布不均匀，不同区域研磨速度不同，出现半导体器件的表面高度差异较大，表面高度不均匀的问题，从而有效的提高半导体器件的良率，提高半导体器件的性能。
同时，与相关技术中先制备电路结构，再在相邻的两个电路结构间隙中设置虚设结构，电路结构与虚设结构之间的间隙较大的情况相比，本申请一些实施例所提供的半导体器件的制备方法中，间隔在第一鳍和第二鳍，第一牺牲栅和第二牺牲栅之间的隔离结构的尺寸可以更小，从而不容易对后续其他平坦化工艺产生影响，进一步提高了半导体器件的良率，提高了半导体器件的性能。
在一些实施例中，所述形成隔离结构，包括：刻蚀第一预设区域内的第二牺牲栅和鳍，形成第一隔离槽；沿所述第二方向，所述第一预设区域位于所述多条第一牺牲栅的一侧，所述第一隔离槽沿所述第一方向延伸。在所述第一隔离槽内形成第一隔离部。刻蚀第二预设区域内的层间介质层和鳍，形成第二隔离槽；沿所述第一方向，所述第二预设区域位于所述多条第一牺牲栅的一侧，所述第二隔离槽沿所述第二方向延伸。在所述第二隔离槽内形成第二隔离部。其中，所述隔离结构包括所述第一隔离部和所述第二隔离部。这样，利用第一隔离部和第二隔离部能够较好的将第一牺牲栅和第二牺牲栅间隔开，从而在将第一牺牲栅替换成第一栅，将第二牺牲栅替换成第二栅后，将第一栅和第二栅更好的间隔开，保证第一栅的使用性能。
在一些实施例中，所述第一隔离部在所述第二方向上的尺寸小于或等于，相邻两个鳍的中心线之间的距离的二倍；和/或，所述衬底上设有至少一个第一牺牲栅组，所述第一牺牲栅组包括多条所述第一牺牲栅；所述第二隔离部在所述第一方向上的尺寸小于或等于，与所述第二隔离部相邻的第一牺牲栅组中相邻两个第一牺牲栅的中心线之间的距离的二倍。这样，第一隔离部在第二方向上的尺寸较小，第二隔离部在第一方向上的尺寸也较小，从而在后续进行其他平坦化工艺过程中，不容易因第一隔离部和/或第二隔离部的设置，导致半导体器件表面出现明显的高度差异，从而进一步提高了半导体器件的良率。
在一些实施例中，所述刻蚀第一预设区域内的第二牺牲栅和鳍，形成第一隔离槽，包括：在所述层间介质层上形成第一掩膜层，所述第一掩膜层包括第一开口，所述第一开口沿所述第一方向延伸，且暴露多条所述第二牺牲栅靠近所述多条第一牺牲栅的端部。经由所述第一开口，刻蚀多条所述第二牺牲栅所暴露的端部，以及所述端部下方的鳍，形成第一隔离槽。
在一些实施例中，在所述形成多条第一牺牲栅和多条第二牺牲栅之前，所述制备方法还包括：在所述衬底上形成绝缘层，所述鳍的部分嵌入所述绝缘层中，其余部分凸出于所述绝缘层的上表面。所述经由所述第一开口，刻蚀所述多条第二牺牲栅所暴露的端部，以及所述端部下方的鳍，形成第一隔离槽，包括：刻蚀所述第一开口所暴露的多条所述第二牺牲栅的端部，暴露出所述端部下方的鳍。刻蚀所述鳍，形成位于所述绝缘层中的第一凹陷，和位于所述绝缘层上的第二凹陷。其中，所述第一隔离槽包括所述第一凹陷和所述第二凹陷。
在一些实施例中，所述刻蚀第二预设区域内的层间介质层和鳍，形成第二隔离槽，包括：在所述层间介质层上形成第二掩膜层，所述第二掩膜层包括第二开口，所述第二开口沿所述第二方向延伸，且暴露第一目标牺牲栅和第二目标牺牲栅之间的层间介质层；所述第一目标牺牲栅和所述第二目标牺牲栅为，沿所述第一方向，所述多条第一牺牲栅和所述多条第二牺牲栅中距离最近的第一牺牲栅和第二牺牲栅。经由所述第二开口，刻蚀所暴露的层间介质层，以及所述层间介质层下方的鳍，形成第二隔离槽。这样，在形成第二隔离槽的过程中，刻蚀的材料较少，刻蚀工艺简单，有利于提高半导体器件的制备效率。
在一些实施例中，在所述形成层间介质层之前，所述制备方法还包括：形成介质层，所述介质层覆盖所述多条第一牺牲栅和所述多条第二牺牲栅在所述第一方向上相对的两个侧面。在所述鳍上形成源极和漏极；沿所述第一方向，所述源极和所述漏极分别位于所述第一牺牲栅的两侧，以及所述第二牺牲栅的两侧。形成刻蚀停止层，所述刻蚀停止层覆盖所述介质层，以及所述源极和所述漏极。
在一些实施例中，所述经由所述第二开口，刻蚀所暴露的层间介质层，以及所述层间介质层下方的鳍，形成第二隔离槽，包括：刻蚀所述第二开口所暴露的层间介质层，暴露出所述层间介质层下方的刻蚀停止层。刻蚀所暴露的刻蚀停止层，暴露出所述刻蚀停止层下方的源极或漏极。刻蚀所暴露的源极或漏极，以及所述源极或所述漏极下方的鳍，形成所述第二隔离槽。
在一些实施例中，所述第二开口还暴露所述第一目标牺牲栅靠近所述第二目标牺牲栅的部分表面，以及所述第二目标牺牲栅靠近所述第一目标牺牲栅的部分表面。在所述经由所述第二开口，刻蚀所暴露的层间介质层，以及所述层间介质层下方的鳍，形成第二隔离槽的过程中，还刻蚀所述第一目标牺牲栅和所述第二目标牺牲栅。这样，第二开口在第一方向上的尺寸较大，图案化第二掩膜层的工艺较为简单。同时，第二隔离槽在第一方向上的尺寸也较大，第二隔离部的尺寸也随之较大，从而能够更好的将第一牺牲栅和第二牺牲栅间隔开，也将后续形成的第一栅和第二栅间隔开。
在一些实施例中，覆盖所述第一目标牺牲栅靠近所述第二目标牺牲栅的侧面的介质层为第一目标介质层，覆盖所述第一目标介质层的刻蚀停止层为第一目标刻蚀停止层，覆盖所述第二目标牺牲栅靠近所述第一目标牺牲栅的侧面的介质层为第二目标介质层，覆盖所述第二目标介质层的刻蚀停止层为第二目标刻蚀停止层。所述第二开口还暴露所述第一目标介质层、所述第一目标刻蚀停止层、所述第二目标介质层和所述第二目标刻蚀停止层远离所述衬底的端面。
所述刻蚀第二预设区域内的层间介质层和鳍，形成第二隔离槽，包括：经由所述第二开口，同步刻蚀所述第一目标牺牲栅、所述第一目标介质层、所述第一目标刻蚀停止层、所述第二目标牺牲栅、所述第二目标介质层、所述第二目标刻蚀停止层，以及所述第一目标牺牲栅和所述第二目标牺牲栅之间的层间介质层，形成第三凹陷；沿垂直于所述衬底的方向，所述第三凹陷的底面与位于所述第一目标牺牲栅和所述第二目标牺牲栅之间的源极或漏极的上表面之间具有间距。刻蚀剩余的第一目标介质层、第一目标刻蚀停止层、第二目标介质层和第二目标刻蚀停止层。刻蚀所述第一目标牺牲栅和所述第二目标牺牲栅之间剩余的层间介质层，暴露出所述层间介质层下方的刻蚀停止层。刻蚀剩余的第一目标牺牲栅和第二目标牺牲栅、暴露出的刻蚀停止层、所述刻蚀停止层下方的源极或漏极，以及所述源极或所述漏极下方的鳍，形成第二隔离槽。
在一些实施例中，在形成隔离结构之前，沿所述第二方向，所述多条第一牺牲栅与所述多条第二牺牲栅之间存在间隙。所述间隙小于或等于相邻两条鳍的中心线之间的距离。这样，各条鳍上可以均设置有第一牺牲栅或第二牺牲栅，使得第一牺牲栅和第二牺牲栅在衬底上均匀分布，从而有利于改善因衬底上牺牲栅结构分布不均匀，导致的半导体器件在平坦化工艺后表面高低不平的问题，提高半导体器件的良率，提高半导体器件的性能。
在一些实施例中，所述制备方法还包括：将所述第一牺牲栅替换成第一栅，将所述第二牺牲栅替换成第二栅。
第二方面，提供了一种半导体器件，该半导体器件包括衬底、多条第一鳍和多条第二鳍、多条第一栅和多条第二栅、层间介质层和隔离结构。多条第一鳍和多条第二鳍，设于所述衬底上，且沿平行于所述衬底的第一方向延伸。多条第一栅和多条第二栅，沿平行于所述衬底的第二方向延伸，所述第一方向与所述第二方向相交叉；所述多条第一栅跨设在所述多条第一鳍上，所述多条第二栅跨设在所述多条第二鳍上。所述层间介质层覆盖所述多条第一栅之间的区域和所述多条第二栅之间的区域，暴露出所述多条第一栅和所述多条第二栅远离所述衬底的表面。隔离结构，间隔所述多条第一鳍和所述多条第二鳍，以及间隔所述多条第一栅和所述多条第二栅，且围绕所述多条第一鳍和所述多条第一栅。其中，所述多条第一鳍和所述多条第二鳍材料相同且同层设置，所述多条第一栅和所述多条第二栅材料相同且同层设置。
本申请一些实施例所提供的半导体器件中，第一鳍和第二鳍材料相同且同层设置，第一栅和第二栅材料相同，且同层设置，即第一鳍和第二鳍均由鳍切割得到，第一栅和第二栅同时制备。因此，在半导体器件的制备过程中，是在衬底上先均匀铺设鳍，形成第一栅所对应的第一牺牲栅和第二栅对应的第二牺牲栅，然后形成层间介质层，平坦化层间介质层，最后形成隔离结构将鳍分割成第一鳍和第二鳍，且将第一牺牲栅和第二牺牲栅间隔开来的。这样，在进行平坦化处理之前，半导体器件中鳍、第一牺牲栅和第二牺牲栅在衬底上的分布较为均匀，因此在层间介质层平坦化过程中，不容易因衬底上电路结构分布不均匀，不同区域研磨速度不同，出现半导体器件的表面高度差异较大，表面高度不均匀的问题，从而有效的提高半导体器件的良率，提高半导体器件的性能。
同时，与相关技术中先制备电路结构，再在相邻的两个电路结构间隙中设置虚设结构，电路结构与虚设结构之间的间隙较大的情况相比，本申请一些实施例所提供的半导体器件中，间隔在第一鳍和第二鳍，第一牺牲栅和第二牺牲栅之间的隔离结构的尺寸可以更小，从而不容易对后续其他平坦化工艺产生影响，进一步提高了半导体器件的良率，提高了半导体器件的性能。
在一些实施例中，所述隔离结构包括第一隔离部和第二隔离部。第一隔离部，沿所述第一方向延伸，且沿所述第二方向，所述第一隔离部位于所述多条第一栅的一侧。第二隔离部，沿所述第二方向延伸，且沿所述第一方向，所述第二隔离部位于所述多条第一栅的一侧。这样，在第一方向和第二方向上均可以较好的将第一栅和第二栅间隔开。
在一些实施例中，所述第一隔离部包括沿所述第一方向间隔排列的多个隔离子部，所述隔离子部位于所述第二栅的延长线上，且所述隔离子部在所述第一方向上的宽度与所述第二栅在所述第一方向上的宽度相等。
在一些实施例中，半导体器件还包括绝缘层。所述多条第一鳍和所述多条第二鳍的部分嵌入所述绝缘层中，其余部分凸出于所述绝缘层的上表面。所述隔离子部包括嵌入所述绝缘层中的第一部分和位于所述绝缘层上的第二部分；所述第一部分在所述第二方向上的尺寸与所述第二鳍在所述第二方向上的尺寸相等。
在一些实施例中，沿所述第一方向，所述多条第一栅和所述多条第二栅中距离最近的第一栅和第二栅，分别为第一目标栅和所述第二目标栅。所述半导体器件还包括：覆盖所述第一目标栅靠近所述第二目标牺牲栅的侧面的第一目标介质层；覆盖所述第一目标介质层的第一目标刻蚀停止层；覆盖所述第二目标栅靠近所述第一目标牺牲栅的侧面的第二目标介质层；覆盖所述第二目标介质层的第二目标刻蚀停止层。其中，沿所述第一方向，所述第二隔离部位于所述第一目标刻蚀停止层和所述第二目标刻蚀停止层之间。
在一些实施例中，所述半导体器件还包括：第一介质层和第二介质层，分别覆盖所述第二隔离部在所述第一方向上相对的两个侧面。第一刻蚀停止层和第二刻蚀停止层，所述第一刻蚀停止层覆盖所述第一介质层，所述第二刻蚀停止层覆盖所述第二介质层。
在一些实施例中，所述隔离结构包括两个所述第一隔离部和两个所述第二隔离部，沿所述第二方向，两个所述第一隔离部分别位于所述多条第一栅的相对两侧；沿所述第一方向，两个所述第二隔离部分别位于所述多条第一栅的相对两侧；两个所述第一隔离部和两个所述第二隔离部相连成框形。
在一些实施例中，所述半导体器件还包括第三介质层、源极和漏极，以及第三刻蚀停止层。第三介质层，覆盖所述多条第一栅和所述多条第二栅在所述第一方向上的相对的两个侧面；源极和漏极，位于所述多条第一鳍和所述多条第二鳍上；沿所述第一方向，所述源极和所述漏极分别位于所述第一栅的两侧和所述第二栅的两侧；第三刻蚀停止层，覆盖所述第三介质层、所述源极和所述漏极。
在一些实施例中，所述第一隔离部在所述第二方向上的尺寸小于或等于，相邻两个第一鳍的中心线之间的距离的二倍；和/或，所述衬底上设有至少一个第一栅组，所述第一栅组包括多条所述第一栅；所述第二隔离部在所述第一方向上的尺寸小于或等于，与所述第二隔离部相邻的第一栅组中相邻两个第一栅的中心线之间的距离的二倍。通过这样设置，第一隔离部和/或第二隔离部的尺寸较小，在后续进行其他平坦化工艺时，不容易因第一隔离部和/或第二隔离部与第一栅、第二栅的材料不同，出现平坦化工艺后半导体器件表面高低不平的问题，有效的提高了半导体器件的良率。
在一些实施例中，所述多条第一鳍和所述多条第二鳍的宽度相等；和/或，所述多条第一鳍和所述多条第二鳍中任意相邻两条鳍之间的间距相等；和/或，所述多条第二栅的宽度相等；和/或，任意相邻两条所述第二栅之间的间距相等。这样，第一鳍、第二鳍以及第二栅的分别较为均匀，在制备半导体器件时，鳍和第二牺牲栅的分布较为均匀，从而有效的改善了因结构分布不均匀导致研磨速率不同，半导体器件表面高度不同的问题，提高了半导体器件的良率。
第三方面，提供了一种电子设备，该电子设备包括印刷电路板和上述第二方面任一实施例所述的半导体器件；所述半导体器件和所述印刷线路板电连接。
附图说明
图1为本申请实施例提供的一种半导体器件的制备方法的流程图；
图2A～图7为图1所示流程图中各步骤对应的半导体器件的结构图；
图8为本申请实施例提供的一种半导体器件的俯视图；
图9为本申请实施例提供的另一种半导体器件的制备方法的流程图；
图10为本申请实施例提供的一种半导体器件的俯视图；
图11为图10在D-D’处的截面图；
图12为本申请实施例提供的一种半导体器件的立体图；
图13为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图14为本申请实施例提供的一种基底的立体图；
图15为本申请实施例提供的另一种半导体器件的俯视图；
图16为本申请实施例提供的又一种半导体器件的立体图；
图17为图15在F-F’处的截面图；
图18为本申请实施例提供的又一种半导体器件的立体图；
图19为本申请实施例提供的一种半导体器件的结构；
图20为本申请实施例提供的再一种半导体器件的俯视图；
图21为图20在G-G’处的截面图；
图22为本申请实施例提供的又一种半导体器件的立体图；
图23为本申请实施例提供的又一种半导体器件的俯视图；
图24为图23在H-H’处的截面图；
图25为图23在I-I’处的截面图；
图26为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图27为本申请实施例提供的又一种半导体器件的俯视图；
图28为本申请实施例提供的又一种半导体器件的俯视图；
图29为本申请实施例提供的又一种半导体器件的俯视图；
图30为本申请实施例提供的又一种半导体器件的俯视图；
图31为本申请实施例提供的又一种半导体器件的俯视图；
图32为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图33～图34为图32所示流程图中各步骤对应的半导体器件的结构图；
图35为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图36为本申请实施例提供的又一种半导体器件的立体图；
图37为本申请实施例提供的又一种半导体器件的结构图；
图38为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图39为本申请实施例提供的一种半导体器件的状态图；
图40为本申请实施例提供的又一种半导体器件的俯视图；
图41为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图42和图43为图41所示流程图中各步骤对应的半导体器件的结构图；
图44为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图45为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图46～图48为图45所示流程图中各步骤对应的半导体器件的结构图；
图49为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图50～图53为图49所示流程图中各步骤对应的半导体器件的状态图；
图54为本申请实施例提供的又一种半导体器件的制备方法的流程图；
图55为本申请实施例提供的又一种半导体器件的俯视图；
图56为本申请实施例提供的又一种半导体器件的俯视图；
图57为图56在J-J’处的截面图；
图58为图56在K-K’处的截面图；
图59为本申请实施例提供的又一种半导体器件的结构图；
图60为本申请实施例提供的一种电子设备的结构图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
以下，本申请实施例中，术语“第一”、“第二”等仅用于描述方便，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。
本申请实施例中，“上”、“下”、“左”以及“右不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。
在本申请实施例中，除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例”、“一些实施例”、“示例性实施例”、“示例性地”或“一些示例”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本申请的至少一个实施例或示例中。上述术语的示意性表示不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
如本文所使用的那样，“约”、“大致”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
如本文所使用的那样，“平行”、“垂直”、“相等”包括所阐述的情况以及与所阐述的情况相近似的情况，该相近似的情况的范围处于可接受偏差范围内，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。例如，“平行”包括绝对平行和近似平行，其中近似平行的可接受偏差范围例如可以是5°以内偏差；“垂直”包括绝对垂直和近似垂直，其中近似垂直的可接受偏差范围例如也可以是5°以内偏差。“相等”包括绝对相等和近似相等，其中近似相等的可接受偏差范围内例如可以是相等的两者之间的差值小于或等于其中任一者的5％。
应当理解的是，当层或元件被称为在另一层或基板上时，可以是该层或元件直接在另一层或基板上，或者也可以是该层或元件与另一层或基板之间存在中间层。
本申请实施例中参照作为理想化示例性附图的剖视图和/或平面图和/或等效电路图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
在一些实施例中，如图1所示，提供了一种半导体器件的制备方法。该半导体器件的制备方法包括：
S1’、如图2A和图2B所示，在衬底10’上形成多条沿第一方向X延伸的第一鳍20’。衬底10’包括多个有效区AA和包围有效区AA的空白区BB，每个有效区AA上形成有多条第一鳍20’，而空白区BB上未形成第一鳍20’。其中，第一方向X平行于衬底10’。
S2’、如图3A和图3B所示，形成多条沿第二方向Y延伸的第一牺牲栅30’。第一牺牲栅30’跨设在多条第一鳍20’上。其中，第二方向Y与第一方向X相交叉，且第二方向Y平行于衬底10’。
S3’、如图4A和图4B所示，形成源极40’和漏极50’。源极40’和漏极50’位于第一鳍20’上，且分别位于第一牺牲栅30’在第一方向X上的两侧。
S4’、如图5所示，形成层间介质层60’，层间介质层60’覆盖第一牺牲栅30’。
S5’、如图6所示，平坦化层间介质层60’，以暴露出所述多条第一牺牲栅30’远离衬底10’的表面。
示例性的，可以采用化学机械研磨工艺(chemical mechanical polishing，CMP)平坦化层间介质层60’。
S6’、如图7所示，将第一牺牲栅30’替换成第一栅70’。
可以理解，由于化学机械研磨工艺的刻蚀速率会受到材料和结构分布密度的影响，且在形成层间介质层前，有效区AA上设置有第一鳍20’、第一牺牲栅30’、源极40’和漏极50’等结构，空白区BB上未设置第一鳍20’、第一牺牲栅30’、源极40’和漏极50’等结构，且不同有效区AA上的第一鳍20’、第一牺牲栅30’源极40’和漏极50’的结构分布也不完全相同。因此，在平坦化层间介质层60’之后，衬底10’的有效区AA上层间介质层60’的表面的高度与衬底10’的空白区BB上层间介质层60’的表面的高度同一出现差异，不同有效区AA上的层间介质层60’的表面的高度也容易出现差异，同一有效区AA的不同位置上的层间介质层60’的表面的高度也可能会出现差异。
示例性的，在平坦化层间介质层之后，空白区BB上的层间介质层60’表面高度可以低于有效区AA上的层间介质层60’表面高度。对于有效区AA来说，第一牺牲栅30’分布较少区域层间介质层60’的表面高度低于第一牺牲栅30’分布较多区域层间介质层60’的表面高度。
而这种，在平坦化层间介质层60’后，层间介质层60’表面高低不平的现象又会对后续步骤造成不良影响。例如，在后续将第一牺牲栅30’的替换成第一栅70’后，需要进行化学机械研磨去除层间介质层60’表面上的栅极材料时，层间介质层60’表面高度的不均一，会影响到栅极材料的去除。比如，当研磨到有效区AA上的第一栅70’表面时，空白区BB表面的栅极材料未能完全去除((导致不应该电连接的第一栅70’形成电连接))，从而容易在制备完后成半导体器件后，导致该半导体器件失效。或者，直接研磨至空白区BB上的栅极材料时，有效区AA上所设置的第一栅70’已经被去除了一部分，或被全部去除掉，也会导致半导体器件失效。
基于此，在另一些实施例中，如图8所示，还提供了另一种半导体器件的制备方法，该半导体器件的制备方法包括，在衬底10”上形成电路结构101和虚设结构102，其中衬底10”包括多个有效区AA和包围有效区AA设置的空白区BB。每个有效区AA上形成有一个电路结构，空白区BB上形成有多个虚设结构102。
其中，电路结构101包括晶体管，晶体管包括第一鳍20”、第一牺牲栅30”、源极和漏极(未示出)。示例性的，晶体管可以为例如鳍式场效应晶体管(fin field-effect-transistor，FinFET)。
虚设结构102与电路结构101的结构类似，也包括晶体管，晶体管中包括第二鳍，第二牺牲栅、源极和漏极。其中，第二鳍可以和第一鳍的材料相同，且与第一鳍间隔设置；第二牺牲栅可以与第一牺牲栅的材料相同，且与第二牺牲栅间隔设置。但虚设结构102不具有实际的电学功能。
示例性的，电路结构远离衬底的表面可以与虚设结构远离衬底的表面平齐。
由于虚设结构102与电路结构101的材料相同，结构相似，在后续进行平坦化层间介质层时，从而能够有效的缓解因材料不同或结构分布不均匀导致的层间介质层表面高低不平的问题。
然而，由于虚设结构102的尺寸是固定的，因此，虚设结构102的设置位置受到限制。当有效区AA之间的间隙区域的尺寸比最小的虚设结构102的尺寸还要小时，该间隙区域就无法对应设置虚设结构102。这样一来，这个间隙区域就依旧存在上述问题。也就是说，未设置虚设结构102的区域还是会造成化学机械研磨工艺研磨速率的差异。
虽然，可以通过设计更小尺寸的虚设结构102，来实现在更多的间隙区域设置虚设结构102。但是，一方面，工艺难度较大，成本高。另一方面，由于虚设结构102在电路结构101制备完后制备，在制备虚设结构102时，需要在虚设结构102和电路结构101之间保留一定的间隔用于隔离(间隔至少在微米量级以上)，因此，仍有较多的区域(例如前述间隔处)依旧存在化学机械研磨工艺研磨速率差异的问题。
为解决上述问题，本申请一些实施例提供了一种半导体器件的制备方法，如图9所示，包括：
S1、如图10～图12所示，在衬底10上形成多条鳍20，鳍20沿平行于衬底10的第一方向X延伸。
示例性的，衬底10可以包括半导体材料。例如，可以为体硅、体锗、硅锗、碳化硅、绝缘体上硅(silicon-on-insulator，SOI)、绝缘体上锗硅(SiGe-on-insulator，SGOI)中的一种。
示例性的，衬底10可以为晶圆，例如，硅晶圆。
示例性的，如图10所示，鳍20可以均匀的铺满衬底10。
在一些示例中，如图10所示，沿第一方向X，多条鳍20的长度d1相等。沿第二方向Y，多条鳍20的宽度d2相等，相邻两条鳍20的中心线O之间的距离L1相等。其中，如图10所示，中心线O沿第一方向X延伸。如图11所示，多条鳍20的顶面21到衬底10的上表面的距离h1相等。
这样设置，可以便于鳍20的制备，简化半导体器件的制备工艺，同时有利于提高形成层间介质层50前，衬底10上结构分布的均一性。
本申请中对鳍20的长度d1、鳍20的宽度d2、相邻两条鳍20的中心线O之间的距离L1，以及鳍20的顶面21到衬底10的上表面的距离h1均不做限制，可以根据半导体器件的具体需求以及工艺条件进行设置。本申请中对于鳍20的数目也不做限制。图10中以形成16条鳍进行示例。
在一些示例中，如图13所示，S1、在衬底10上形成多条鳍20，可以包括：
S11、如图14所示，提供基底10a。
S12、参阅图12，刻蚀基底10a，形成衬底10和位于衬底10上的多条鳍20。
示例性的，可以在基底10a上形成掩膜层，基于掩膜层刻蚀基底，形成衬底10和位于衬底10上的多条鳍20。
可以理解，本申请中在衬底10上形成多条鳍20的方式并不仅限于此。
S2、如图15～图17所示，形成位于第一区域S1的多条第一牺牲栅30和位于第二区域S2的多条第二牺牲栅40，第一牺牲栅30和第二牺牲栅40沿平行于衬底10的第二方向Y延伸，第一方向X和第二方向Y相交叉。多条第一牺牲栅30和多条第二牺牲栅40跨设在多条鳍20上，且第二区域S2位于第一区域S1周围。
示例性的，第一牺牲栅30和第二牺牲栅40的材料相同。当第一牺牲栅30和第二牺牲栅40的材料相同时，第一牺牲栅30和第二牺牲栅40的材料例如可以包括多晶硅、非晶硅、非晶碳中的至少一种。由于多晶硅、非晶硅、非晶碳等材料易于被刻蚀、保型性良好、且易于被去除，因此，以多晶硅、非晶硅、非晶碳中的至少一种材料形成第一牺牲栅30和第二牺牲栅40时，能够使第一牺牲栅30和第二牺牲栅40的形貌良好、结构稳定，且易于被去除。
第一牺牲栅30和第二牺牲栅40的材料相同，这样进行化学机械研磨的过程中，第一牺牲栅30和第二牺牲栅40的研磨速率相同，从而有利于改善因研磨速率不同，平坦化层间介质层后，层间介质层的表面高度不均匀的问题。
在一些示例中，第一牺牲栅30和第二牺牲栅40可以基于同一掩膜板同时形成。
其中，第一方向X和第二方向Y相交叉，例如可以是第一方向X和第二方向Y相互垂直。
可以理解，参阅图16，多条第一牺牲栅30和多条第二牺牲栅40跨设在多条鳍20上。即，多条第一牺牲栅30覆盖鳍20的顶面21以及鳍20在第二方向Y上相对的两个侧面22。多条第二牺牲栅40同样覆盖鳍20的顶面21以及鳍20在第二方向Y上相对的两个侧面22。
示例性的，如图15所示，衬底10包括第一区域S1和第二区域S2。其中，第一区域S1与上述实施例中的有效区AA相对应，第二区域S2与上述实施例中的空白区BB相对应。
其中，“第二区域S2位于第一区域S1周围”，可以是如图15所示，第二区域S2包围第一区域S1在第一方向X上相对的两侧，以及在第一区域S1在第二方向Y上相对的两侧。或者，“第二区域S2位于第一区域S1周围”，还可以是在第一区域S1位于衬底10的边缘时，第二区域S2包围第一区域S1远离边缘的周侧。
可以理解，第一区域S1和第二区域S2之间不交叠。
在一些示例中，参阅图17，第一牺牲栅30的顶面31与第二牺牲栅40的顶面41平齐或近似平齐。也即，在垂直于衬底10的第三方向Z上，第一牺牲栅30的顶面31到衬底10的上表面的距离和第二牺牲栅40的顶面41上到衬底10的上表面的距离均为大致为h2。
这样，在多条第一牺牲栅30的周围设置多条第二牺牲栅40，且第二牺牲栅40的顶面41和第一牺牲栅30的顶面31平齐或近似平齐，在后续平坦化层间介质层时，可以同时研磨到位于不同区域的第一牺牲栅30和第二牺牲栅40，不容易因衬底10不同区域上结构分布不均匀，导致不同区域出现研磨速率不同，研磨后半导体器件表面高度不均一的问题，从而提高了半导体器件的良率。
在一些示例中，第一牺牲栅30的宽度d3和第二牺牲栅40的宽度d4可以相等。在另一些示例中，第一牺牲栅30的宽度d3大于第二牺牲栅40的宽度d4。在又一些示例中，第一牺牲栅30的宽度d3小于第二牺牲栅40的宽度d4。
可以理解，多条第一牺牲栅30中可以部分第一牺牲栅30的宽度d3和第二牺牲栅40的宽度d4相等，另一部分第一牺牲栅30的宽度d3和第二牺牲栅40的宽度d4不等。
本申请一些实施例中，对第一牺牲栅30和第二牺牲栅40的宽度不做限制，可以根据实际需求进行设计。
示例性的，沿第一方向X，多个第一牺牲栅30的宽度d3也可以相等，多个第二牺牲栅40的宽度d4也可以相等。这样，有利于第一牺牲栅30和第二牺牲栅40的制备，简化半导体器件的制备工艺。
S3、如图18和图19所示，形成层间介质层50，层间介质层50覆盖多条第一牺牲栅30和多条第二牺牲栅40。
示例性的，层间介质层50的材料可以包括碳化硅、碳氧化硅、氮化硅、氧化硅和氮氧化硅中的一种或多种。
层间介质层50用于将隔离下层电路结构(例如，源极和漏极)和上层电路走线。
S4、如图20～图22所示，平坦化层间介质层50，以暴露多条第一牺牲栅30和多条第二牺牲栅40远离衬底10的表面。
示例性的，可以利用化学机械研磨工艺平坦化层间介质层50。
可以理解，平坦化层间介质层50，暴露出多条第一牺牲栅30和多条第二牺牲栅40远离衬底10的表面，从而便于后续将第一牺牲栅30和第二牺牲栅40去除，形成第一栅和第二栅。
S5、如图23、图24和图25所示，形成隔离结构60，隔离结构60将鳍20分割成位于多条第一牺牲栅30下方的第一鳍201和位于多条第二牺牲栅40下方的第二鳍202，隔离结构60围绕多条第一鳍201和多条第一牺牲栅30。
本申请一些实施例所提供的半导体器件的制备方法中，先在衬底10的第一区域S1上和第二区域S2上均设置鳍20(即，鳍20均匀的铺满衬底10)、且在第一区域S1上设置第一牺牲栅30，在第二区域S2上设置第二牺牲栅40，然后形成层间介质层50，对层间介质层50进行平坦化处理，最后形成隔离结构60将鳍20划分成第一鳍201和第二鳍202。这样，在进行平坦化处理之前，半导体器件中鳍20、第一牺牲栅30和第二牺牲栅40在衬底10上的分布较为均匀，因此在层间介质层50平坦化过程中，不容易因衬底上电路结构分布不均匀，不同区域材料不同，导致不同区域研磨速度不同，出现半导体器件的表面高度差异较大，表面高度不均匀的问题，从而有效的提高了半导体器件的良率，提高半导体器件的性能。
同时，与相关技术中先制备电路结构101，再在相邻的两个电路结构101间隙中设置虚设结构102，电路结构101与虚设结构102之间的间隙较大的情况相比，本申请一些实施例所提供的半导体器件的制备方法中，在平坦化层间介质层后对鳍20、第一牺牲栅30和第二牺牲栅进行切割，得到间隔在第一鳍和第二鳍，第一牺牲栅30和第二牺牲栅40之间的隔离结构60，隔离结构60的尺寸可以更小，从而不容易对后续其他平坦化工艺产生影响，进一步提高了半导体器件的良率，提高半导体器件的性能。
在一些实施例中，如图26所示，步骤S5、形成隔离结构60，包括：
S51、如图27和图28所示，刻蚀第一预设区域S3内的第二牺牲栅40和鳍20，形成第一隔离槽601。沿第二方向Y，第一预设区域S3位于多条第一牺牲栅30的一侧，第一隔离槽601沿第一方向X延伸。
示例性的，可以利用湿法刻蚀或干法刻蚀工艺，刻蚀第一预设区域S3内的第二牺牲栅40和鳍20，形成第一隔离槽601。
S52、参阅图24和图29，在第一隔离槽601内形成第一隔离部61。
示例性的，第一隔离部61的材料可以是氧化物或氮化物。
示例性的，在形成第一隔离部61后，可以对半导体器件进行平坦化处理，去除位于第一隔离槽601外的第一隔离部61的材料。
S53、如图30所示，刻蚀第二预设区域S4内的层间介质层50和鳍20，形成第二隔离槽602。沿第一方向X，第二预设区域S4位于多条第一牺牲栅30的一侧，第二隔离槽602沿第二方向Y延伸。
示例性的，可以利用湿法刻蚀或干法刻蚀工艺，刻蚀第二预设区域S4内的层间介质层50和鳍20，形成第二隔离槽602。
S54、参阅图23和图25，在第二隔离槽602内形成第二隔离部62。
其中，隔离结构60包括第一隔离部61和第二隔离部62。
示例性的，第二隔离部62的材料可以是氧化物或氮化物。
在一些示例中，第一隔离部61的材料可以和第二隔离部62的材料相同。
示例性的，在形成第二隔离部62后，可以对半导体器件进行平坦化处理，去除位于第二隔离槽602外的第二隔离部62的材料。
可以理解，本申请对第一隔离部61和第二隔离部62的形成顺序不做限制，示例性的，可以形成第一隔离槽601，在第一隔离槽601内形成第一隔离部61，然后形成第二隔离槽602，在第二隔离槽602内形成第二隔离部62。或者，示例性的，可以先形成第二隔离槽602，在第二隔离槽602内形成第二隔离部62，再形成第一隔离槽601，在第一隔离槽601内形成第一隔离部61。
本申请一些实施例中，通过在多条第一牺牲栅30在第二方向Y上的一侧形成第一隔离槽601，在第一隔离槽601内形成第一隔离部61，从而能够较好的将在第二方向Y上相邻的多条第一牺牲栅30和多条第二牺牲栅40间隔开，进而在将第一牺牲栅30替换成第一栅，将第二牺牲栅40替换成第二栅后，较好的将在第二方向Y上相邻的第一栅和第二栅间隔开。
同样的，通过在多条第一牺牲栅30在第一方向X上的一侧形成第二隔离槽602，在第二隔离槽602内形成第二隔离部62，从而能够较好的将在第一方向X上相邻的多条第一牺牲栅30和第二牺牲栅40间隔开，进而在将第一牺牲栅30替换成第一栅，将第二牺牲栅40替换成第二栅后，较好的将在第一方向X上相邻的第一栅和第二栅间隔开，保证第一栅的使用性能。
在本申请一些实施例中，第一隔离槽601和第二隔离槽602分开制备，从而可以在半导体工艺节点不断减小的发展进程中，同时保证第一隔离槽601和第二隔离槽602的尺寸的准确性，避免因半导体尺寸减小，第一隔离槽601和第二隔离槽602的需求尺寸(第一方向X上的尺寸和/或第二方向Y上的尺寸)，与实际制备得到的尺寸之间相差较大的问题。
在一些实施例中，如图23所示，第一隔离部61在第二方向Y上的尺寸d5小于或等于，相邻两个鳍20的中心线O之间的距离L1的二倍。
其中，如图23所示，鳍20的中心线O沿第一方向X延伸。
通过这样设置，第一隔离部61在第二方向Y上的尺寸d5较小，即使在后续进行其他研磨工艺过程中，因第一隔离部61与第一栅、第二栅材料不同，第一隔离部61所在的区域的研磨速率与第一栅、第二栅所在的区域的研磨速率不同，出现第一隔离部61所在的区域和第一栅、第二栅所在的区域的研磨后的高度不同的问题，半导体器件中凹陷或凸出的部分面积也较小，半导体器件也不容易失效或出现不良。
在一些实施例中，如图31所示，衬底10上设有至少一个第一牺牲栅组301，第一牺牲栅组301包括多条第一牺牲栅30。第二隔离部62在第一方向上X的尺寸d6小于或等于，与第二隔离部62相邻的第一牺牲栅组301中相邻两个第一牺牲栅30的中心线P之间的距离L2的二倍。
其中，第一牺牲栅30的中心线P沿第二方向Y延伸。
“衬底10上设有至少一个第一牺牲栅组301”可以是，如图23所示，衬底10上设有一个第一牺牲栅组301，还可以是，如图31所示，衬底10上设有多个第一牺牲栅组301。图21以衬底上设置有四个第一牺牲栅组301进行示例。其中，沿顺时针方向，四个第一牺牲栅组301分别为第一组3011、第二组3012、第三组3013和第四组3014。
当衬底10上设置有多个第一牺牲栅组301时，可以每个第一牺牲栅组301对应一个第一区域S1。
当衬底10上设有多个第一牺牲栅组301时，同一第一牺牲栅组301内的第一牺牲栅30的宽度d3可相同。不同的第一牺牲栅组301中的第一牺牲栅30的宽度d3可以相同，也可以不同。图31以不同第一牺牲栅组301内第一牺牲栅30的宽度不同的情况进行示例。
不同第一牺牲栅组301可以用于构建不同的电路结构，该不同电路结构可以具有不同的性能，用于实现不同的功能。示例性的，该电路结构可以为驱动电路结构结构、像素电路、放大电路结构、电源管理电路结构、充电保护电路结构、控制电路结构和图像传感器电路结构。本申请实施例对此不做限定。
本申请中对不同第一牺牲栅组301内的第一牺牲栅30数目不做限制，示例性的，如图21所示，四个第一牺牲栅组301可以分别包括5条第一牺牲栅30、7条第一牺牲栅30、8条第一牺牲栅30和11条第一牺牲栅30。
本申请一些实施例中，第二隔离部62在第一方向上X的尺寸d6较小，第二隔离部62的上表面的面积也较小。因此，即使在后续进行其他研磨工艺过程中，因第二隔离部62与第一栅、第二栅材料不同，第二隔离部62所在的区域的研磨速率与第一栅、第二栅所在的区域的研磨速率不同，出现第二隔离部62所在的区域和第一栅、第二栅所在的区域的研磨后的高度不同的问题，半导体器件中凹陷或凸出的部分面积也较小，半导体器件也不容易失效或出现不良。
在一些示例中，当衬底10上设有多个第一牺牲栅组301时，不同第一牺牲栅组301中相邻两个第一牺牲栅30的中心线P之间的距离L2可以不相等。
在一些实施例中，参阅图31，当衬底10上设有多个第一牺牲栅组301时，第二隔离部62在第一方向上X的尺寸d6小于或等于，多个第一牺牲栅组301中相邻两个第一牺牲栅30的中心线P之间的距离L2中最小值的二倍。
通过这样设置，第二隔离部62在第一方向X上的尺寸更小，第二隔离部62的上表面的面积也更小，在后续进行其他研磨工艺后，半导体器件中可能出现的凹陷或凸出的部分面积也更小，半导体器件也更加不容易失效或出现不良。
在一些实施例中，如图32所示，步骤S51、刻蚀第一预设区域S3内的第二牺牲栅40和鳍20，形成第一隔离槽601，包括：
S511、如图33所示，在层间介质层50上形成第一掩膜层51，第一掩膜层51包括第一开口511，第一开口511沿第一方向X延伸，且暴露多条第二牺牲栅40靠近多条第一牺牲栅30的端部42。
示例性的，第一掩膜层51可以为硬掩膜。
可以理解，第一开口511与第一预设区域S3对应。
示例性的，第一掩膜层51中的第一开口511，可通过在第一掩膜层51上形成光刻胶层，图案化光刻胶层，然后基于图案化后的光刻胶层，刻蚀第一掩膜层51得到。
S512、如图34所示，经由第一开口511，刻蚀多条第二牺牲栅40所暴露的端部42，以及端部42下方的鳍20，形成第一隔离槽601。
在一些实施例中，如图35所示，在步骤S2、形成多条第一牺牲栅30和多条第二牺牲栅40之前，制备方法还包括：
S21、如图36和图37所示，在衬底10上形成绝缘层70，鳍20的部分嵌入绝缘层70中，其余部分凸出于绝缘层70的上表面71。
示例性的，绝缘层70的材料可以包括硅(Si)、碳(C)、氮(N)、氧(O)等元素组成的二元或多元化合物，例如可以包括碳氧氮化硅(SiCxOyNz)、碳氧化硅(SiCxOy)、氮化硅(SiNx)、氧化硅(SiOx)或氮氧化硅(SiOxNy)中的至少一种。或者，绝缘层70的材料还可以含有氢(H)、氟(F)、氯(Cl)等元素中的一种或多种。
示例性的，可以先沉积绝缘材料，然后对绝缘材料进行平坦化处理，使绝缘材料远离衬底的表面和鳍的顶面平齐或近似平齐，再利用回刻工艺，通过控制回刻时间控制绝缘层70的厚度，使绝缘层70的上表面71低于鳍20的顶面21。
可以理解，由于鳍20均匀的铺设在衬底10上，因此，在对绝缘材料进行平坦化处理时不同区域的研磨率大致相同，半导体器件在绝缘材料平坦化后表面不同出现高低不平的现象。
在一些示例中，在形成绝缘层70后，形成多条第一牺牲栅30和多条第二牺牲栅40之前，还可以形成栅氧化层，栅氧化层位于鳍20与第一牺牲栅30之间，鳍20与第二牺牲栅40之间。
在一些实施例中，如图38所示，步骤S512、经由第一开口511，刻蚀多条第二牺牲栅40所暴露的端部42，以及端部42下方的鳍20，形成第一隔离槽601，包括：
S5121、如图39所示，刻蚀第一开口511所暴露的多条第二牺牲栅40的端部42，暴露出端部42下方的鳍20。
S5122、如图34所示，刻蚀鳍20，形成位于绝缘层70中的第一凹陷603，和位于绝缘层上的第二凹陷604。
其中，第一隔离槽601包括第一凹陷603和第二凹陷604。
在一些实施例中，如图40所示，第一隔离槽601包括沿第一方向X间隔排布的多个隔离子槽605。每个隔离子部605均包括第一凹槽603和第二凹槽604。
在一些实施例中，如图41所示，步骤S53、刻蚀第二预设区域S4内的层间介质层50和鳍20，形成第二隔离槽602，包括：
S531、如图42所示，在层间介质层50上形成第二掩膜层52，第二掩膜层52包括第二开口521，第二开口521沿第二方向Y延伸，且暴露第一目标牺牲栅32和第二目标牺牲栅42之间的层间介质层50。第一目标牺牲栅32和第二目标牺牲栅42为，沿第一方向X，多条第一牺牲栅30和多条第二牺牲栅40中距离最近的第一牺牲栅30和第二牺牲栅40。
示例性的，第二掩膜层52可以为硬掩膜。
可以理解，第二开口521与第二预设区域S4对应。
示例性的，第二掩膜层52中的第二开口521，可以通过在第二掩膜层52上形成光刻胶层，图案化光刻胶层，然后基于图案化后的光刻胶层，刻蚀第二掩膜层52得到。
S532、如图43所示，经由第二开口521，刻蚀所暴露的层间介质层50，以及层间介质层50下方的鳍20，形成第二隔离槽602。
这样，在形成第二隔离槽602的过程中，刻蚀的材料较少，刻蚀工艺简单，有利于提高半导体器件的制备效率。
在一些实施例中，如图44所示，在步骤S3、形成层间介质层50之前，制备方法还包括：
S31、参阅图21，形成介质层11，介质层11覆盖多条第一牺牲栅30和多条第二牺牲栅40在第一方向X上相对的两个侧面。
示例性的，可以在形成第一牺牲栅30和第二牺牲栅40之后，再形成介质层11。
示例性的，介质层11的材料可以包括氮化硅、氧化硅、氮氧化硅、氮氧碳化硅等。
在一些示例中，介质层11可以为单层结构，在另一些示例中，介质层11可以为多层结构。
介质层11可以用于保护第一牺牲栅30和第二牺牲栅40，在后续将第一牺牲栅30替换成第一栅，将第二牺牲栅40替换成第二栅后，介质层11还可以用于保护第一栅和第二栅。
在一些示例中，介质层11可以为具有低介电常数的材料。这样，在形成第一栅和第二栅后，利用介质层11还可以降低在的第一方向X上相邻的两个第一栅之间的耦合电容，提高半导体器件中的电路结构的使用稳定性。
S32、参阅图21，在鳍20上形成源极12和漏极13。沿第一方向X，源极12和漏极13分别位于第一牺牲栅30的两侧，以及第二牺牲栅40的两侧。
示例性的，可以在形成第一牺牲栅30和第二牺牲栅40之后，形成介质层11之后，再在鳍20上形成源极12和漏极13。
示例性的，可以采用外延生长工艺，在鳍20上形成源极12和漏极13。
S33、形成刻蚀停止层14，刻蚀停止层14覆盖介质层11，以及源极12和漏极13。
示例性的，可以在鳍20上形成源极12和漏极13之后，形成层间介质层50之前，再形成刻蚀停止层14。
基于此，在一些实施例中，如图45所示，步骤S532、经由第二开口521，刻蚀所暴露的层间介质层50，以及层间介质层50下方的鳍20，形成第二隔离槽602，包括：
S5321、如图46所示，刻蚀第二开口521所暴露的层间介质层50，暴露出层间介质层50下方的刻蚀停止层14。
S5322、如图47所示，刻蚀所暴露的刻蚀停止层14，暴露出刻蚀停止层14下方的源极12或漏极13。
在一些示例中，如图47所示，刻蚀所暴露的刻蚀停止层14后，暴露出的可以是源极12。或者，在另一些示例中，刻蚀所暴露的刻蚀停止层14后，暴露出的可以是漏极13。
S5323、参阅图43，刻蚀所暴露的源极12或漏极13，以及源极12或漏极13下方的鳍20，形成第二隔离槽602。
在一些实施例中，如图48所示，第二开口521还暴露第一目标牺牲栅32靠近第二目标牺牲栅42的部分表面，以及第二目标牺牲栅42靠近第一目标牺牲栅32的部分表面。
这样，步骤S532、在经由第二开口521，刻蚀所暴露的层间介质层50，以及层间介质层50下方的鳍20，形成第二隔离槽602的过程中，还刻蚀第一目标牺牲栅32和第二目标牺牲栅42。
通过这样设置，第二开口521在第一方向X上的尺寸较大，图案化第二掩膜层52的工艺较为简单。同时，第二隔离槽602在第一方向X上的尺寸也较大，形成的第二隔离部62在第一方向X上的尺寸较大，从而可以更好的隔离在第一方向X上相邻的第一牺牲栅30和第二牺牲栅40，从而更好的隔离在第一方向X上相邻的第一栅和第二栅。
在一些实施例中，如图48所示，覆盖第一目标牺牲栅32靠近第二目标牺牲栅42的侧面的介质层11为第一目标介质层111，覆盖第一目标介质层111的刻蚀停止层14为第一目标刻蚀停止层141，覆盖第二目标牺牲栅42靠近第一目标牺牲栅32的侧面的介质层11为第二目标介质层112，覆盖第二目标介质层112的刻蚀停止层14为第二目标刻蚀停止层142。
第二开口521还暴露第一目标介质层111、第一目标刻蚀停止层141、第二目标介质层112和第二目标刻蚀停止层142远离衬底10的端面。
基于此，在一些实施例中，如图49所示，步骤S53、刻蚀第二预设区域S4内的层间介质层50和鳍20，形成第二隔离槽602，包括：
S533、如图50所示，经由第二开口521，同步刻蚀第一目标牺牲栅32、第一目标介质层111、第一目标刻蚀停止层141、第二目标牺牲栅42、第二目标介质层112、第二目标刻蚀停止层142，以及第一目标牺牲栅32和第二目标牺牲栅42之间的层间介质层50，形成第三凹陷606。沿垂直于衬底10的方向，第三凹陷606的底面与位于第一目标牺牲栅32和第二目标牺牲栅42之间的源极12或漏极13的上表面之间具有间距L3。
S534、如图51所示，刻蚀剩余的第一目标介质层111、第一目标刻蚀停止层141、第二目标介质层112和第二目标刻蚀停止层142。
S535、如图52所示，刻蚀第一目标牺牲栅32和第二目标牺牲栅42之间剩余的层间介质层50，暴露出层间介质层50下方的刻蚀停止层14。
S536、如图53所示，刻蚀剩余的第一目标牺牲栅32和第二目标牺牲栅42、暴露出的刻蚀停止层14、刻蚀停止层14下方的源极12或漏极13，以及源极12或漏极13下方的鳍20，形成第二隔离槽602。
可以理解，本申请实施例中，形成第二隔离槽602的方法并不仅限于此。
在一些实施例中，参阅图15，在形成隔离结构60之前，沿第二方向Y，多条第一牺牲栅30与多条第二牺牲栅40之间存在间隙d7。间隙d7小于或等于相邻两条鳍20的中心线O之间的距离L1。
这样，多条第一牺牲栅30与多条第二牺牲栅40之间的间隙d7，小于或等于相邻两条鳍20的中心线O之间的距离L1，从而可以使得各条鳍20上均设置有牺牲栅结构(第一牺牲栅或第二牺牲栅)，牺牲栅结构在衬底上分布更加均匀，从而有利于改善因衬底上牺牲栅结构分布不均匀，平坦化层间介质层后，半导体器件表面高低不平，半导体器件失效或者出现不良等问题。
在一些实施例中，如图54所示，制备方法还包括：
S6、如图55所示，将第一牺牲栅30替换成第一栅30a，将第二牺牲栅40替换成第二栅40a。
在一些实施例中，第一栅30a可以为单层结构，此时，示例性的，第一栅30a的材料可以包括金属材料。
在另一些实施例中，第一栅30a可以为多层结构，此时，示例性的，第一栅30a可以包括金属层和高介电常数绝缘层。
同理，在一些实施例中，第二栅40a可以为单层结构，此时，示例性的，第二栅40a的材料可以包括金属材料。
在另一些实施例中，第二栅40a可以为多层结构，此时，示例性的，第二栅40a可以包括金属层和高介电常数绝缘层。
如图55所示，本申请一些实施例中，提供了一种半导体器件100。该半导体器件100包括衬底10、多条第一鳍201、多条第二鳍202、多条第一栅30a、多条第二栅40a、层间介质层50和隔离结构60。其中，多条第一鳍201和多条第二鳍202，设于衬底10上，且沿平行于衬底10的第一方向X延伸。
示例性的，第一鳍201设置在衬底10的第一区域S1上。第二鳍202设置在衬底10的第二区域S2上。
在一些示例中，多条第一鳍201中各个第一鳍201的宽度可以相等。
在一些示例中，多条第二鳍202中各个第二鳍202的宽度可以相等。
可以理解，第一鳍201的宽度与上述鳍20的宽度相同。第二鳍202的宽度与上述鳍20的宽度相同。因此，在一些示例中，第一鳍201的宽度和第二鳍202的宽度可以相等。
在一些示例中，多条第一鳍201中任意相邻两条第一鳍201之间的间距可以相等。
在一些示例中，多条第二鳍202中任意相邻两条第二鳍202之间的间距可以相等。
这样设置，可以便于第一鳍201和第二鳍202的制作，简化半导体器件的制备工艺。
多条第一栅30a和多条第二栅40a，沿平行于衬底10的第二方向Y延伸，第一方向X与第二方向Y相交叉。多条第一栅30a跨设在多条第一鳍201上，多条第二栅40a跨设在多条第二鳍202上。
示例性的，第一栅30a设置在衬底10的第一区域S1上。第二栅40a设置在衬底10的第二区域S2上。
在一些示例中，多条第二栅40a的宽度可以相等。
在一些示例中，任意相邻的两条第二栅40a之间的间距可以相等。
这样设置，可以便于第二栅40a的制备，简化半导体器件的制备工艺。
层间介质层50覆盖多条第一栅30a之间的区域和多条第二栅40a之间的区域，暴露出多条第一栅30a和多条第二栅40a远离衬底10的表面。
隔离结构60，间隔多条第一鳍201和多条第二鳍202，以及间隔多条第一栅30a和多条第二栅40a，且围绕多条第一鳍201和多条第一栅30a。
其中，多条第一鳍201和多条第二鳍202材料相同且同层设置，多条第一栅30a和多条第二栅40a材料相同且同层设置。
需要说明的是，“多条第一鳍201和多条第二鳍202材料相同且同层设置，多条第一栅30a和多条第二栅40a材料相同且同层设置”，即，第一鳍201和第二鳍202同时制备形成，均由鳍20分割得到。第一栅30a和第二栅40a同时制备形成。
可以理解，本申请一些实施例所提供的半导体器由上述任一实施例所述的制备方法制备而成。因此，本申请一些实施例所提供的半导体器件所能够达到的有益效果与上述任一实施例所述的制备方法所能够达到的有益效果相同。
在一些实施例中，如图55所示，隔离结构60包括第一隔离部61和第二隔离部62。
第一隔离部61，沿第一方向X延伸，且沿第二方向Y，第一隔离部61位于多条第一栅30a的一侧。第二隔离部62，沿第二方向Y延伸，且沿第一方向X，第二隔离部62位于多条第一栅30a的一侧。
通过这样设置，在第一栅30a的周围均设置有隔离结构60，从而能够更好将第一栅30a与第二栅40a间隔开，保障第一栅30a正常工作。
在一些实施例中如图56所示，第一隔离部61包括沿第一方向X间隔排列的多个隔离子部63，隔离子部63位于第二栅40a的延长线上，且隔离子部63在第一方向X上的宽度与第二栅40a在第一方向X上的宽度相等。
在一些实施例中，如图57所示，半导体器件100还包括绝缘层70。多条第一鳍201和多条第二鳍202的部分嵌入绝缘层70中，其余部分凸出于绝缘层70的上表面71。隔离子部63包括嵌入绝缘层70中的第一部分631和位于绝缘层70上的第二部分632。第一部分631在第二方向Y上的尺寸与第二鳍202在第二方向Y上的尺寸相等。
在一些实施例中，如图58所示，沿第一方向X，多条第一栅30a和多条第二栅40a中距离最近的第一栅30a和第二栅40a，分别为第一目标栅31a和第二目标栅41a。半导体器件100还包括第一目标介质层111、第一目标刻蚀停止层141、第二目标介质层112和第二目标刻蚀停止层142。
第一目标介质层111，覆盖第一目标栅31a靠近第二目标牺牲栅41a的侧面。第一目标刻蚀停止层141覆盖第一目标介质层111。第二目标介质层112覆盖第二目标栅41a靠近第一目标牺牲栅31a的侧面。第二目标刻蚀停止层142覆盖第二目标介质层112。其中，沿第一方向X，第二隔离部62位于第一目标刻蚀停止层141和第二目标刻蚀停止层142之间。
可以理解，在步骤S5321～S5323，刻蚀层间介质层50、刻蚀停止层14、源极12或漏极13，以及源极12或漏极13下方的鳍20的过程中，难免会对覆盖第一目标牺牲栅32和第二目标牺牲栅42的刻蚀停止层14产生部分侵蚀，因此得到的半导体器件100中，第一目标刻蚀停止层141和第二目标刻蚀停止层142，相比于覆盖其他第一栅30a或第二栅40a的刻蚀停止层的厚度较薄。
在一些实施例中，如图59所示，半导体器件100还包括第一介质层113、第二介质层114、第一刻蚀停止层143和第二刻蚀停止层144。
第一介质层113和第二介质层114，分别覆盖第二隔离部62在第一方向X上相对的两个侧面。第一刻蚀停止层143覆盖第一介质层113，第二刻蚀停止层144覆盖第二介质层114。
在一些实施例中，如图55所示，隔离结构60包括两个第一隔离部61和两个第二隔离部62，沿第二方向Y，两个第一隔离部61分别位于多条第一栅30a的相对两侧。沿第一方向X，两个第二隔离部62分别位于多条第一栅30a的相对两侧。两个第一隔离部61和两个第二隔离部62相连成框形。
这样，通过在多条第一栅30a在第一方向X上的两侧，和第二方向Y上的两侧均设置隔离结构60，从而更好将第一栅30a与第二栅40a隔离开，保证第一栅30a的工作性能，提高半导体器件100的使用性能。
在一些实施例中，如图59所示，半导体器件100还包括第三介质层115、源极12、漏极13和第三刻蚀停止层145。第三介质层115，覆盖多条第一栅30a和多条第二栅40a在第一方向X上的相对的两个侧面。源极12和漏极13，位于多条第一鳍201和多条第二鳍202上，沿第一方向X，源极12和漏极13分别位于第一栅30a的两侧和第二栅40a的两侧。第三刻蚀停止层145，覆盖第三介质层115、源极12和漏极13。
在一些实施例中，如图56所示，第一隔离部61在第二方向Y上的尺寸d8小于或等于，相邻两个第一鳍20的中心线M之间的距离L4的二倍。
其中，第一鳍20的中心线M沿第一方向X延伸。
这样，第一隔离部61在第二方向Y上的尺寸d8较小，从而在形成第一隔离部61后，第一隔离部61对后续平坦化工艺的影响较小，有利于提高把半导体器件的良率，提高半导体器件的性能。
在一些实施例中，参阅图56，衬底10上设有至少一个第一栅组301a，第一栅组301a包括多条第一栅30a。第二隔离部62在第一方向X上的尺寸d9小于或等于，与第二隔离部62相邻的第一栅组301a中相邻两个第一栅30a的中心线N之间的距离L5的二倍。
其中，第一栅30a的中心线N沿第二方向Y延伸。
这样，第二隔离部62在第一方向X上的尺寸d9较小，从而在形成第二隔离部62后，第二隔离部62对后续平坦化工艺的影响较小，有利于提高把半导体器件的良率，提高半导体器件的性能。
如图60所示，本申请一些实施例还提供一种电子设备1000，该电子设备1000例如为消费性电子产品、家居式电子产品、车载式电子产品、金融终端产品。其中，消费性电子产品如为手机(mobile phone)、平板电脑(pad)、笔记本电脑、电子阅读器、个人计算机(personal computer，PC)、个人数字助理(personal digital assistant，PDA)、桌面显示器、智能穿戴产品(例如，智能手表、智能手环)、虚拟现实(virtual reality，VR)终端设备、增强现实(augmented reality，AR)终端设备、无人机等。家居式电子产品如为智能门锁、电视、遥控器、冰箱、充电家用小型电器(例如豆浆机、扫地机器人)等。车载式电子产品如为车载导航仪、车载DVD等。金融终端产品如为ATM机、自助办理业务的终端等。本申请实施例对上述电子设备的具体形式不做特殊限制。
上述电子设备1000可以包括半导体器件100和印刷电路板(printed circuitboard，PCB)200等元件，半导体器件100与印刷线路板200电连接，以实现信号互通。
本申请一些实施例所提供的电子设备1000所能够达到的技术效果与上述任一实施例所述的半导体器件的制备方法所能够达到的技术效果相同，在此不再赘述。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (23)
1.一种半导体器件的制备方法，其特征在于，所述制备方法包括：
在衬底上形成多条鳍，所述鳍沿平行于所述衬底的第一方向延伸；
形成位于第一区域的多条第一牺牲栅和位于第二区域的多条第二牺牲栅，所述第一牺牲栅和所述第二牺牲栅沿平行于所述衬底的第二方向延伸，所述第一方向和所述第二方向相交叉；所述多条第一牺牲栅和所述多条第二牺牲栅跨设在所述多条鳍上，且所述第二区域在所述第一区域的周围；
形成层间介质层，所述层间介质层覆盖所述多条第一牺牲栅和所述多条第二牺牲栅；
平坦化所述层间介质层，以暴露所述多条第一牺牲栅和所述多条第二牺牲栅远离所述衬底的表面；
形成隔离结构，所述隔离结构将所述鳍分割成位于所述多条第一牺牲栅下方的第一鳍和位于所述多条第二牺牲栅下方的第二鳍，所述隔离结构围绕多条所述第一鳍和所述多条第一牺牲栅。
2.根据权利要求1所述的制备方法，其特征在于，所述形成隔离结构，包括：
刻蚀第一预设区域内的第二牺牲栅和鳍，形成第一隔离槽；沿所述第二方向，所述第一预设区域位于所述多条第一牺牲栅的一侧，所述第一隔离槽沿所述第一方向延伸；
在所述第一隔离槽内形成第一隔离部；
刻蚀第二预设区域内的层间介质层和鳍，形成第二隔离槽；沿所述第一方向，所述第二预设区域位于所述多条第一牺牲栅的一侧，所述第二隔离槽沿所述第二方向延伸；
在所述第二隔离槽内形成第二隔离部；
其中，所述隔离结构包括所述第一隔离部和所述第二隔离部。
3.根据权利要求2所述的制备方法，其特征在于，所述第一隔离部在所述第二方向上的尺寸小于或等于，相邻两个鳍的中心线之间的距离的二倍；和/或，
所述衬底上设有至少一个第一牺牲栅组，所述第一牺牲栅组包括多条所述第一牺牲栅；所述第二隔离部在所述第一方向上的尺寸小于或等于，与所述第二隔离部相邻的第一牺牲栅组中相邻两个第一牺牲栅的中心线之间的距离的二倍。
4.根据权利要求2所述的制备方法，其特征在于，所述刻蚀第一预设区域内的第二牺牲栅和鳍，形成第一隔离槽，包括：
在所述层间介质层上形成第一掩膜层，所述第一掩膜层包括第一开口，所述第一开口沿所述第一方向延伸，且暴露多条所述第二牺牲栅靠近所述多条第一牺牲栅的端部；
经由所述第一开口，刻蚀多条所述第二牺牲栅所暴露的端部，以及所述端部下方的鳍，形成第一隔离槽。
5.根据权利要求4所述的制备方法，其特征在于，在所述形成多条第一牺牲栅和多条第二牺牲栅之前，所述制备方法还包括：
在所述衬底上形成绝缘层，所述鳍的部分嵌入所述绝缘层中，其余部分凸出于所述绝缘层的上表面；
所述经由所述第一开口，刻蚀所述多条第二牺牲栅所暴露的端部，以及所述端部下方的鳍，形成第一隔离槽，包括：
刻蚀所述第一开口所暴露的多条所述第二牺牲栅的端部，暴露出所述端部下方的鳍；
刻蚀所述鳍，形成位于所述绝缘层中的第一凹陷，和位于所述绝缘层上的第二凹陷；
其中，所述第一隔离槽包括所述第一凹陷和所述第二凹陷。
6.根据权利要求2所述的制备方法，其特征在于，所述刻蚀第二预设区域内的层间介质层和鳍，形成第二隔离槽，包括：
在所述层间介质层上形成第二掩膜层，所述第二掩膜层包括第二开口，所述第二开口沿所述第二方向延伸，且暴露第一目标牺牲栅和第二目标牺牲栅之间的层间介质层；所述第一目标牺牲栅和所述第二目标牺牲栅为，沿所述第一方向，所述多条第一牺牲栅和所述多条第二牺牲栅中距离最近的第一牺牲栅和第二牺牲栅；
经由所述第二开口，刻蚀所暴露的层间介质层，以及所述层间介质层下方的鳍，形成第二隔离槽。
7.根据权利要求6所述的制备方法，其特征在于，在所述形成层间介质层之前，所述制备方法还包括：
形成介质层，所述介质层覆盖所述多条第一牺牲栅和所述多条第二牺牲栅在所述第一方向上相对的两个侧面；
在所述鳍上形成源极和漏极；沿所述第一方向，所述源极和所述漏极分别位于所述第一牺牲栅的两侧，以及所述第二牺牲栅的两侧；
形成刻蚀停止层，所述刻蚀停止层覆盖所述介质层，以及所述源极和所述漏极。
8.根据权利要求7所述的制备方法，其特征在于，所述经由所述第二开口，刻蚀所暴露的层间介质层，以及所述层间介质层下方的鳍，形成第二隔离槽，包括：
刻蚀所述第二开口所暴露的层间介质层，暴露出所述层间介质层下方的刻蚀停止层；
刻蚀所暴露的刻蚀停止层，暴露出所述刻蚀停止层下方的源极或漏极；
刻蚀所暴露的源极或漏极，以及所述源极或所述漏极下方的鳍，形成所述第二隔离槽。
9.根据权利要求7所述的制备方法，其特征在于，所述第二开口还暴露所述第一目标牺牲栅靠近所述第二目标牺牲栅的部分表面，以及所述第二目标牺牲栅靠近所述第一目标牺牲栅的部分表面；
在所述经由所述第二开口，刻蚀所暴露的层间介质层，以及所述层间介质层下方的鳍，形成第二隔离槽的过程中，还刻蚀所述第一目标牺牲栅和所述第二目标牺牲栅。
10.根据权利要求9所述的制备方法，其特征在于，覆盖所述第一目标牺牲栅靠近所述第二目标牺牲栅的侧面的介质层为第一目标介质层，覆盖所述第一目标介质层的刻蚀停止层为第一目标刻蚀停止层，覆盖所述第二目标牺牲栅靠近所述第一目标牺牲栅的侧面的介质层为第二目标介质层，覆盖所述第二目标介质层的刻蚀停止层为第二目标刻蚀停止层；
所述第二开口还暴露所述第一目标介质层、所述第一目标刻蚀停止层、所述第二目标介质层和所述第二目标刻蚀停止层远离所述衬底的端面；
所述刻蚀第二预设区域内的层间介质层和鳍，形成第二隔离槽，包括：
经由所述第二开口，同步刻蚀所述第一目标牺牲栅、所述第一目标介质层、所述第一目标刻蚀停止层、所述第二目标牺牲栅、所述第二目标介质层、所述第二目标刻蚀停止层，以及所述第一目标牺牲栅和所述第二目标牺牲栅之间的层间介质层，形成第三凹陷；沿垂直于所述衬底的方向，所述第三凹陷的底面与位于所述第一目标牺牲栅和所述第二目标牺牲栅之间的源极或漏极的上表面之间具有间距；
刻蚀剩余的第一目标介质层、第一目标刻蚀停止层、第二目标介质层和第二目标刻蚀停止层；
刻蚀所述第一目标牺牲栅和所述第二目标牺牲栅之间剩余的层间介质层，暴露出所述层间介质层下方的刻蚀停止层；
刻蚀剩余的第一目标牺牲栅和第二目标牺牲栅、暴露出的刻蚀停止层、所述刻蚀停止层下方的源极或漏极，以及所述源极或所述漏极下方的鳍，形成第二隔离槽。
11.根据权利要求1～10中任一项所述的制备方法，其特征在于，在形成隔离结构之前，沿所述第二方向，所述多条第一牺牲栅与所述多条第二牺牲栅之间存在间隙；
所述间隙小于或等于相邻两条鳍的中心线之间的距离。
12.根据权利要求1～10中任一项所述的制备方法，其特征在于，所述制备方法还包括：
将所述第一牺牲栅替换成第一栅，将所述第二牺牲栅替换成第二栅。
13.一种半导体器件，其特征在于，包括：
衬底；
多条第一鳍和多条第二鳍，设于所述衬底上，且沿平行于所述衬底的第一方向延伸；
多条第一栅和多条第二栅，沿平行于所述衬底的第二方向延伸，所述第一方向与所述第二方向相交叉；所述多条第一栅跨设在所述多条第一鳍上，所述多条第二栅跨设在所述多条第二鳍上；
层间介质层，所述层间介质层覆盖所述多条第一栅之间的区域和所述多条第二栅之间的区域，暴露出所述多条第一栅和所述多条第二栅远离所述衬底的表面；
隔离结构，间隔所述多条第一鳍和所述多条第二鳍，以及间隔所述多条第一栅和所述多条第二栅，且围绕所述多条第一鳍和所述多条第一栅；
其中，所述多条第一鳍和所述多条第二鳍材料相同且同层设置，所述多条第一栅和所述多条第二栅材料相同且同层设置。
14.根据权利要求13所述的半导体器件，其特征在于，所述隔离结构包括：
第一隔离部，沿所述第一方向延伸，且沿所述第二方向，所述第一隔离部位于所述多条第一栅的一侧；
第二隔离部，沿所述第二方向延伸，且沿所述第一方向，所述第二隔离部位于所述多条第一栅的一侧。
15.根据权利要求14所述的半导体器件，其特征在于，所述第一隔离部包括沿所述第一方向间隔排列的多个隔离子部，所述隔离子部位于所述第二栅的延长线上，且所述隔离子部在所述第一方向上的宽度与所述第二栅在所述第一方向上的宽度相等。
16.根据权利要求15所述的半导体器件，其特征在于，还包括：
绝缘层，所述多条第一鳍和所述多条第二鳍的部分嵌入所述绝缘层中，其余部分凸出于所述绝缘层的上表面；
所述隔离子部包括嵌入所述绝缘层中的第一部分和位于所述绝缘层上的第二部分；所述第一部分在所述第二方向上的尺寸与所述第二鳍在所述第二方向上的尺寸相等。
17.根据权利要求14所述的半导体器件，其特征在于，沿所述第一方向，所述多条第一栅和所述多条第二栅中距离最近的第一栅和第二栅，分别为第一目标栅和所述第二目标栅；
所述半导体器件还包括：
覆盖所述第一目标栅靠近所述第二目标牺牲栅的侧面的第一目标介质层；
覆盖所述第一目标介质层的第一目标刻蚀停止层；
覆盖所述第二目标栅靠近所述第一目标牺牲栅的侧面的第二目标介质层；
覆盖所述第二目标介质层的第二目标刻蚀停止层；
其中，沿所述第一方向，所述第二隔离部位于所述第一目标刻蚀停止层和所述第二目标刻蚀停止层之间。
18.根据权利要求14所述的半导体器件，其特征在于，还包括：
第一介质层和第二介质层，分别覆盖所述第二隔离部在所述第一方向上相对的两个侧面；
第一刻蚀停止层和第二刻蚀停止层，所述第一刻蚀停止层覆盖所述第一介质层，所述第二刻蚀停止层覆盖所述第二介质层。
19.根据权利要求14所述的半导体器件，其特征在于，所述隔离结构包括两个所述第一隔离部和两个所述第二隔离部，沿所述第二方向，两个所述第一隔离部分别位于所述多条第一栅的相对两侧；沿所述第一方向，两个所述第二隔离部分别位于所述多条第一栅的相对两侧；两个所述第一隔离部和两个所述第二隔离部相连成框形。
20.根据权利要求13～19中任一项所述的半导体器件，其特征在于，还包括：
第三介质层，覆盖所述多条第一栅和所述多条第二栅在所述第一方向上的相对的两个侧面；
源极和漏极，位于所述多条第一鳍和所述多条第二鳍上；沿所述第一方向，所述源极和所述漏极分别位于所述第一栅的两侧和所述第二栅的两侧；
第三刻蚀停止层，覆盖所述第三介质层、所述源极和所述漏极。
21.根据权利要求13～19中任一项所述的半导体器件，其特征在于，所述第一隔离部在所述第二方向上的尺寸小于或等于，相邻两个第一鳍的中心线之间的距离的二倍；和/或，
所述衬底上设有至少一个第一栅组，所述第一栅组包括多条所述第一栅；所述第二隔离部在所述第一方向上的尺寸小于或等于，与所述第二隔离部相邻的第一栅组中相邻两个第一栅的中心线之间的距离的二倍。
22.根据权利要求13～19中任一项所述的半导体器件，其特征在于，所述多条第一鳍和所述多条第二鳍的宽度相等；和/或，
所述多条第一鳍和所述多条第二鳍中任意相邻两条鳍之间的间距相等；和/或，
所述多条第二栅的宽度相等；和/或，
任意相邻两条所述第二栅之间的间距相等。
23.一种电子设备，其特征在于，包括印刷电路板和权利要求13～22中任一项所述的半导体器件；所述半导体器件和所述印刷线路板电连接。
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