CN117672143A - 发光二极管驱动器及其数字模拟转换器参考电路 - Google Patents

发光二极管驱动器及其数字模拟转换器参考电路 Download PDF

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Abstract

一种发光二极管驱动器及其数字模拟转换器参考电路。数字模拟转换器，用以根据输入码产生输出电压，包括：第一型及第二型子数字模拟转换器电路。第一型子数字模拟转换器电路包括第一电阻串及多个第一开关，且用以接收参考电流以决定第一电压降。多个第一开关由输入码的第一位部分控制，以决定第一电压降的分压。第二型子数字模拟转换器电路包括第二电阻串及多个第二开关。多个第二开关由输入码的第二位部分控制，以决定第二电阻串的一部分接收参考电流，其中第二电阻串的该部分与参考电流用以决定第二电压降。输出电压包括第二电压降及第一电压降的分压的总和。

Description

发光二极管驱动器及其数字模拟转换器参考电路
技术领域
本发明涉及一种发光二极管(light emitting diode，LED)驱动器，特别是指一种包括高分辨率数字模拟转换器(digital-to-analog converter，DAC)参考电路的LED驱动器。本发明还涉及用于LED驱动器的具有较小实体布局面积的一种高分辨率DAC参考电路。
背景技术
为了节省显示面板整体系统功率且改善影像质量(例如对比度)，LED背光系统的亮度控制扮演重要的角色。现今的趋势为尽可能采用更多的局部调光区域，并使得局部调光分辨率尽可能精细，以实现上述两项目标，亦即，低功率且高对比度度。因此，为了使亮度控制具有更精细的分辨率，以实现高对比度度，LED驱动器的数量比例将随着局部调光区域的增加而对应增加，驱动器中的电路元件数量也将增加。然而，上述大数量的电路元件需集中制造于单一晶粒(die)中，或在单一LED背光系统中需有许多分离的芯片，如此将不可避免地造成LED驱动器的大尺寸，因此使得芯片尺寸增加。为克服大面积与高成本问题，需设计出只占用小面积的高分辨率LED驱动器。
图1显示一种现有技术背光LED驱动器901。背光LED驱动器的亮度控制可通过数字模拟转换器(DAC)与电压电流转换器实现，其中以DAC输出电压作为电压电流转换器的输入。亮度控制的分辨率由DAC的分辨率决定。图1所示的B位DAC为温度计型(thermometer-type)DAC，包括耦接于多个开关的电阻串，多个开关用以选择电阻串的其中一分压。多个开关由B位解码器所控制，B位解码器用以将B位DAC输入码Din[B-1:0]转换为2B条控制线，由此控制多个开关。每增加一个数字DAC输入码，DAC的电路元件数量便增加2倍(或4倍)。
DAC的电路元件的总数量由DAC的类型所决定。于一给定的分辨率的条件下，二进制型(binary-type)DAC所需的电路元件数量远少于温度计型DAC所需的电路元件数量。然而，二进制型DAC的线性特性较差，导致背光亮度的精确度较差。
请继续参阅图1，输出LED电流(ILED)由温度计型B位DAC控制，ILED由反馈电压(Vfb)经电流槽电阻(Rcs)的分压所决定。若运算放大器(OP)为理想运算放大器，Vfb的位准将等于DAC输出电压Vref。由于DAC输出电压Vref由B位DAC中多个开关的其中一开关的导通所决定，因此Vref可被设计为正比于B位DAC输入码，使得ILED正比于B位DAC输入码。DAC输出电压Vref可由下列式子表示：
Vref＝Iref·Rref_u·(Din[B-1:0]所代表的数值) 式(1)
式(1)中，Rref_u为每单位参考电阻的电阻值。
温度计型DAC的缺点之一在于，温度计型DAC的实体布局面积较大且由电压与电流的限制所决定，而非由组成元件的精确性(或匹配性)决定。
图2显示用以组成图1中DAC的电阻串的多个电阻的布局图。根据输出电压控制电流源的电压裕度需求，DAC输出电压Vref的最大位准Vref_max通常设计为0.1伏特～0.2伏特。由于LED驱动器中的DAC分辨率为B位，因此每单位参考电阻的压降为Vref_max/(2B-1)，再根据给定的参考电流Iref，电阻值Rref_u可由下列式(2)计算出：
举例而言，假设Vref_max＝0.2V，Iref＝10μA，且B＝10，则Rref_u应被设计为大约20欧姆。DAC设计的另一重要规格，即DAC线性表现，也是重要的考虑。在图1的DAC中，Rref_u的匹配性通常决定了DAC的整体线性程度，因此，通常会使用例如P型或N型的多晶硅电阻(poly-silicon resistors)作为硅集成电路芯片上的单位参考电阻Rref_u。
然而，由于上述多晶硅电阻的每平方电阻值(即片电阻sheet resistance)通常为几百欧姆，因此需并联耦接许多单位尺寸的电阻，以实现Rref_u。假设并联耦接的单位尺寸电阻为Ru，图1中DAC的电阻串的单位电阻为一叠并联耦接的Ru，如图2所示。假设并联耦接的Ru所组成的单位电阻(Rref_u)的数量为Np，则图1中B位DAC所需的Ru总数量为：
图1中Ru的总数量＝NP·(2B-1) 式(3)
该数量可多至数千甚至超过一万个电阻元件。换言之，DAC中的电阻部分便占据相当大的硅面积。图1的DAC的另一缺点在于，需要B位解码器。一般而言，DAC每增加一位，解码器的复杂性、速度及面积将倍数增加，因此，若需高分辨率，则图1所示的方式将需要占用面积较大的B位解码器。
有鉴于此，本发明即针对上述现有技术的不足，提出一种可减少DAC电路元件数量的技术。通过将DAC分割为至少一温度计型子DAC以及至少一可切换电阻子DAC，可在实现给定分辨率所需的精确度下，同时使得DAC电路元件的总数量大幅减少。相较于图1的现有技术，本发明所提出的电路可大幅降低LED背光系统中DAC的电阻所占用的面积。此外，本发明也能显著地简化DAC中解码器的设计，使得解码器的面积大幅降低。本发明所提出的DAC架构，能以较小的额外硬件避免可能造成的不准确问题。
发明内容
于一观点中，本发明提供一种数字模拟转换器(digital-to-analog converter，DAC)参考电路，用以根据一DAC输入码产生一DAC输出电压，包含：一第一型子数字模拟转换器(sub-DAC)电路，其中该第一型sub-DAC电路包括一第一电阻串及多个第一开关，且用以接收一参考电流以决定一第一电压降，其中该多个第一开关由该DAC输入码的第一位部分控制，以决定该第一电压降的一分压；以及至少一第二型sub-DAC电路，串联耦接于该第一型sub-DAC电路，其中该第二型sub-DAC电路包括一第二电阻串及多个第二开关，其中该多个第二开关由该DAC输入码的第二位部分控制，以决定该第二电阻串的一部分耦接于该第一电阻串且接收该参考电流，其中该第二电阻串的该部分与该参考电流用以决定一第二电压降；其中该DAC输出电压包括该第二电压降及该第一电压降的该分压的总和。
于一实施例中，该第一电阻串包括互相串联耦接的一第一数量的第一型电阻，且用以接收该参考电流以产生跨于该第一电阻串上的该第一电压降，其中该多个第一开关用以根据该DAC输入码的该第一位部分而选择自该多个第一型电阻的其中一电阻的一端作为该第一电压降的该分压；以及其中该第二电阻串包括互相串联耦接的一第二数量的第二型电阻，其中该多个第二开关的其中一开关根据该DAC输入码的该第二位部分而导通，以建立该参考电流流至该多个第二型电阻的其中一电阻的一端的一电流路径，由此选择该第二电阻串的该部分串联耦接于该第一电阻串，且用以接收该参考电流以产生跨于该第二电阻串的该部分上的该第二电压降。
于一实施例中，每一该第一型电阻具有一第一电阻值，且每一该第二型电阻具有一第二电阻值，其中当该DAC输入码的该第一位部分相较于该DAC输入码的该第二位部分为较高位部分时，该第一电阻值与该第二电阻值的一电阻值比大于或等于该第二数量，或者当该DAC输入码的该第二位部分相较于该DAC输入码的该第一位部分为较高位部分时，该电阻值比小于或等于该第一数量的倒数。
于一实施例中，每一该第一型电阻及每一该第二型电阻由一集成电路上的一预设材料所组成；其中该第一型电阻与该第二型电阻中具有较低电阻值者指称为具有小电阻值的一小电阻，该第一型电阻与该第二型电阻中具有较高电阻值者指称为具有大电阻值的一大电阻；其中该小电阻的实体布局的一第一宽长比大至一程度以上，使得该大电阻的实体布局的一第二宽长比小于该第一宽长比，且使得该大电阻的实体布局的面积小于该小电阻的实体布局的面积；其中该第一宽长比及该第二宽长比由各自对应的实体布局的宽度除以长度所决定，其中该参考电流的流向是沿着该长度的方向。
于一实施例中，该小电阻的实体布局的该第一宽长比大于1，或大于5，或大于10，其中该第一宽长比由该DAC输出电压的一最大位准、该参考电流、该DAC输入码所代表的数量及该预设材料的一每平方电阻值所决定。
于一实施例中，每一该第一型电阻的长度与每一该第二型电阻的长度相同。
于一实施例中，为了布局安排，每一该第一型电阻由一第三数量的单位电阻互相并联耦接而成，且每一该第二型电阻由一第四数量的单位电阻互相并联耦接而成，其中该第三数量与该第四数量的比值相关于该第一宽长比与该第二宽长比的比值。
于一实施例中，该预设材料的一每平方电阻值大于该小电阻值至该程度以上，使得该大电阻的实体布局的该第二宽长比小于该第一宽长比，且使得该大电阻的实体布局的面积小于该小电阻的实体布局的面积。
于一实施例中，该预设材料的该每平方电阻值小于该单位电阻的一单位电阻值。
于一实施例中，该第一型sub-DAC电路与该第二型sub-DAC电路中具有该小电阻者由该DAC输入码的一较低位部分控制，且该第一型sub-DAC电路与该第二型sub-DAC电路中具有该大电阻的另一者由该DAC输入码的一较高位部分控制。
于一实施例中，该DAC参考电路包含多个第二型sub-DAC电路，其中该多个第二型sub-DAC电路与该第一型sub-DAC电路串联耦接于该参考电流；其中该DAC输出电压包括跨于该第一型sub-DAC电路的电压降与跨于该多个第二型sub-DAC电路的电压降的一总和；其中当该DAC输入码用以控制该多个第二型sub-DAC电路与该第一型sub-DAC电路中的一个sub-DAC电路的位部分愈高，该一个sub-DAC电路的该第一型电阻或该第二型电阻的电阻值愈高；其中对应的该第一型sub-DAC电路或对应的该多个第二型sub-DAC电路的一电阻值二次方正比于该DAC输入码对应的该位部分的一位序，其中当该DAC输入码对应的该位部分的该位序的比重愈高，该电阻值愈高。
于一实施例中，该DAC参考电路还包含一解码电路，该解码电路包括一第一子解码器及一第二子解码器，其中该第一子解码器用以接收与解码该DAC输入码的该第一位部分，由此产生多个第一控制信号以控制对应的该第一开关，且该第二子解码器用以接收与解码该DAC输入码的该第二位部分，由此产生多个第二控制信号以控制对应的该多个第二开关。
于一实施例中，该DAC参考电路用于与一电压电流转换器共同产生一驱动电流，其中该电压电流转换器包括一放大器及一驱动晶体管，其中该放大器用以根据该DAC输出电压控制该驱动晶体管以产生该驱动电流。
于一实施例中，该电压电流转换器还包括一偏移修正电路，该偏移修正电路耦接于该放大器的一反馈路径，其中该偏移修正电路包括：至少一电流源，其中该至少一电流源的一位准相关于该参考电流；以及至少一偏移修正开关，该偏移修正开关固定导通且用以接收该至少一电流源，其中跨于该至少一偏移修正开关的一电压降抵消该DAC输出电压的一误差电压，其中该误差电压根据该参考电流流经的至少一第二开关而产生，其中该至少一偏移修正开关的一等效导通电阻值相关于该第二开关的一导通电阻值。
于一实施例中，该DAC参考电路还包含一偏移修正电路，该偏移修正电路耦接于该第一型sub-DAC电路，其中该偏移修正电路包括：至少一电流源，其中该至少一电流源的一位准相关于该参考电流；以及至少一偏移修正开关，该偏移修正开关固定导通且用以接收该至少一电流源，其中跨于该至少一偏移修正开关的一电压降抵消该DAC输出电压的一误差电压，其中该误差电压根据该参考电流流经的至少一第二开关而产生，其中该至少一偏移修正开关的一等效导通电阻值相关于该第二开关的一导通电阻值。
于另一观点中，本发明提供一种发光二极管(light emitting diode，LED)驱动器，用以根据一DAC输入码产生一驱动电流，包含：一数字模拟转换器(digital-to-analogconverter，DAC)参考电路，用以根据该DAC输入码产生一DAC输出电压；以及一电压电流转换器，包括一放大器及一驱动晶体管，其中该放大器用以根据该DAC输出电压控制该驱动晶体管以产生该驱动电流；其中该DAC参考电路包括：一第一型子数字模拟转换器(sub-DAC)电路，其中该第一型sub-DAC电路包括一第一电阻串及多个第一开关，且用以接收一参考电流以决定一第一电压降，其中该多个第一开关由该DAC输入码的第一位部分控制，以决定该第一电压降的一分压；以及至少一第二型sub-DAC电路，串联耦接于该第一型sub-DAC电路，其中该第二型sub-DAC电路包括一第二电阻串及多个第二开关，其中该多个第二开关由该DAC输入码的第二位部分控制，以决定该第二电阻串的一部分耦接于该第一电阻串且接收该参考电流，其中该第二电阻串的该部分与该参考电流用以决定一第二电压降；其中该DAC输出电压包括该第二电压降及该第一电压降的该分压的总和。
以下将通过具体实施例详加说明，以更容易了解本发明的目的、技术内容、特点及其所实现的效果。
附图说明
图1显示一种现有技术背光LED驱动器。
图2显示用以组成图1中DAC的电阻串的多个电阻的布局图。
图3显示根据本发明的LED驱动器的一实施例方块图。
图4显示根据本发明的LED驱动器的一实施例示意图。
图5显示用以组成图4中DAC的电阻串的多个电阻的布局图。
图6显示根据本发明的LED驱动器的一实施例示意图。
图7显示用以组成图6中DAC的电阻串的多个电阻的布局图。
图8显示根据本发明的一实施例的电阻面积减少比的特性曲线图。
图9显示根据本发明的一实施例的解码器面积减少比的特性曲线图。
图10显示根据本发明的LED驱动器的一实施例示意图。
图11显示根据本发明的LED驱动器的一实施例示意图。
图12显示根据本发明的LED驱动器的一实施例示意图。
图13A显示根据本发明的LED驱动器的电压电流转换器的一实施例示意图。
图13B显示根据本发明的LED驱动器的电压电流转换器的一实施例示意图。
图13C显示根据本发明的LED驱动器的电压电流转换器的一实施例示意图。
图14显示根据本发明的LED驱动器的一实施例示意图。
图中符号说明
10，1013：第一型子数字模拟转换器电路
100，100’：DAC参考电路
101：开关网络
11，1113：第二型子数字模拟转换器电路
11_(0)～11_(B-2)：第二型子数字模拟转换器电路
111：开关网络
12：第二型子数字模拟转换器电路
13：解码电路
130，131：子解码器
141A，141B，141C：偏移修正电路
142A，142B：开关网络
151：偏移修正电路
200，214A，214B，214C，215：电压电流转换器
2B0，2B1：控制线
901，903，904，906，910，911，912：背光LED驱动器
B：总位数
B0，B1，B2：位
Din[(B-1):0]，Din[(B-1):B1]，Din[B1]：DAC输入码
ILED：LED电流
Iref：参考电流
N：大于1的整数
NL0：较低的一端
NL1：较低的一端
NL2：较低的一端
Np：数量
NU0：较高的一端
NU1：较高的一端
NU2：较高的一端
OP：运算放大器
R0_(1)～R0_(2B0-1)：电阻
R1_(1)～R1_(2B1-1)：电阻
R2_(1)～R2_(2B2-1)：电阻
Rcs：电流槽电阻
Rref_u：电阻值
Rsw：导通电阻
Ru：单位电阻
SW0_(0)～SW0_(2B0-1)：开关
SW1_(0)～SW1_(2B1-1)：开关
SW2_(0)～SW2_(2B2-1)：开关
Vfb：反馈电压
Vref：DAC输出电压
Vref_(0)～Vref_(2B0-1)：分压
Vref_max：最大位准
Vref’：输出端
VrefB1：电压降
VrefB2：电压
具体实施方式
本发明中的附图均属示意，主要意在表示各电路间的耦接关系，以及各信号波形之间的关系，至于电路、信号波形与频率则并未依照比例绘制。为明确说明起见，许多实务上的细节将在以下叙述中一并说明，但这并不旨在限制本发明的申请专利范围。
图3显示根据本发明的LED驱动器(903)的一实施例方块图。LED驱动器903包含数字模拟转换器(digital-to-analog converter，DAC)参考电路100以及电压电流转换器200。DAC参考电路100用以根据B位的DAC输入码Din[B-1:0]产生DAC输出电压Vref。电压电流转换器200用以根据DAC输出电压Vref产生LED电流ILED，以驱动LED灯串300。
在一实施例中，DAC参考电路100包括第一型子数字模拟转换器(sub-DAC)电路10、第二型sub-DAC电路11以及解码电路13。第一型sub-DAC电路10包括温度计型电阻结构，该温度计型电阻结构由DAC输入码的较高B0位所控制。第二型sub-DAC电路11包括可切换电阻串结构，该可切换电阻串结构由DAC输入码的其余较低B1位所控制。在一实施例中，第一型sub-DAC电路10与第二型sub-DAC电路11串联耦接以产生DAC输出电压Vref。
在一实施例中，参考电流Iref被施加于第一型sub-DAC电路10的较高的一端NU0，第一型sub-DAC电路10的较低的一端NL0耦接于第二型sub-DAC电路11的较高的一端NU1，第二型sub-DAC电路11的较低的一端NL1耦接于接地节点。DAC输出电压Vref跨于第二型sub-DAC电路11的电压降(即VrefB1-0＝VrefB1)以及跨于第一型sub-DAC电路10的电压降的分压的总和。跨于第一型sub-DAC电路10的电压降(即Vref_max-VrefB1)是第一型sub-DAC电路10的总串联电阻值与参考电流Iref的乘积，电压降(Vref_max-VrefB1)的分压比由DAC输入码的较高B0位所控制。跨于第二型sub-DAC电路11的电压降是第二型sub-DAC电路11的串联电阻值与参考电流Iref的乘积，其中第二型sub-DAC电路11的串联电阻值由DAC输入码的B1位所控制。
图4显示根据本发明的LED驱动器(904)的一实施例示意图。在一实施例中，第一型sub-DAC电路10包括第一电阻串以及开关网络101。第一电阻串包括互相串联耦接于较高的一端NU0与较低的一端NL0之间的多个电阻R0_(1)～R0_(2B0-1)，开关网络101包括对应数量的多个开关SW0_(0)～SW0_(2B0-1)。多个电阻R0_(1)～R0_(2B0-1)的每一电阻具有相同的电阻值2*Rref_u。多个开关SW0_(0)～SW0_(2B0-1)各自的其中一端分别对应耦接于电阻R0_(1)的较低的一端、多个电阻R0_(1)～R0_(2B0-1)的其中任两个相邻电阻之间的共享节点，以及电阻R0_(2B0-1)的较高的一端。多个开关SW0_(0)～SW0_(2B0-1)各自的的另一端则互相耦接在一起，以产生DAC输出电压Vref。
根据DAC输入码的较高B0位对于第一电阻串的选择，多个开关SW0_(0)～SW0_(2B0-1)用以导通第一电阻串所选择的其中一分压Vref_(0)～Vref_(2B0-1)，以作为DAC输出电压Vref。
在一实施例中，图4中的第二型sub-DAC电路11包括电阻R1_(1)以及对应数量的多个开关SW1_(0)～SW1_(1)，电阻R1_(1)具有电阻值Rref_u。多个开关SW1_(0)～SW1_(1)用以根据DAC输入码的最低有效位(the least significant bit，LSB)而选择电阻R1_(1)的较高的一端或较低的一端，以与较高的一端NU1导通。需注意的是，在本具体实施例中，第二型sub-DAC电路11的位数B1为1，第一型sub-DAC电路10的位数B0为B0，其中B＝B0+1。
假设多个开关SW1_(0)～SW1_(1)的每一开关的导通电阻为Rsw，则图4中较高B0位电阻串的底端电压Vref_0(即电压降VrefB1)等于Iref*Rsw(当Din[0]＝0)，或等于Iref*(Rsw+Rref_u)(当Din[0]＝1)。因此，DAC输出电压Vref可被表示为：
式(4)与式(1)几乎相同，除了式(4)还多了误差电压Iref*Rsw。然而，该误差电压Iref*Rsw可以通过额外的偏移修正电路而轻易地被抵消，细节详见后述。
请继续参阅图4，解码电路13包括子解码器130以及子解码器131。在本实施例中，子解码器130与子解码器131用以将DAC输入码的较高B0位解码至2B0条控制线，以控制多个开关，且将DAC输入码的较低B1位(即最低有效位)解码至2B1条控制线，以对应控制多个开关。
图5显示用以组成图4中DAC的电阻串的多个电阻的布局图。如图5所示，图4多个电阻R0_(1)～R0_(2B0-1)中具有电阻值2*Rref_u的每一电阻，在实体布局上，可由仅(Np/2)个Ru电阻并联而成。因此，图5中Ru的总数量为：
若DAC输入码的总位数B及Np大至一程度以上，将使得图4与图5中Ru的总数量大约仅占图1与图2中现有技术的1/4倍。图4电路的另一优点在于，相较于图1的现有技术，子解码器130的位数也降低1位。如前所述，由于解码器每增加1位，其面积与复杂性将倍数增加，因此在本实施例中，通过将解码电路分割为多个子解码器，可减少大约2倍的面积与复杂性。
图6显示根据本发明的LED驱动器(906)的一实施例示意图。如图6所示，本发明的DAC参考电路可广义化分割为B1位第一型sub-DAC电路10及B0位第二型sub-DAC电路11。在本实施例中，总位数B等于B0+B1，其中B0与B1为大于等于1的整数。需注意的是，当B1等于1，图6的实施例将与图4的实施例相同。
在一实施例中，图6的第一型sub-DAC电路10相似于图4，不同之处在于，图6的第一型sub-DAC电路10中，多个电阻R0_(1)～R0_(2B0-1)的每一电阻具有相同的电阻值2B1*Rref_u。
在一实施例中，图6的第二型sub-DAC电路11包括第二电阻串以及开关网络111。第二电阻串包括多个电阻R1_(1)～R1_(2B1-1)，开关网络111包括对应数量的多个开关SW1_(0)～SW1_(2B1-1)。多个电阻R1_(1)～R1_(2B1-1)的每一电阻具有电阻值Rref_u。多个开关SW1_(0)～SW1_(2B1-1)的每一开关各自的其中一端对应耦接于电阻R1_(1)的较低的一端、多个电阻R1_(1)～R1_(2B1-1)的其中任两个相邻电阻之间的共享节点，以及电阻R1_(2B1-1)的较高的一端。多个开关SW1_(0)～SW1_(2B1-1)各自的另一端互相耦接并耦接于第二型sub-DAC电路11的较高的一端NU1。需注意的是，多个开关SW1_(0)～SW1_(2B1-1)各自的另一端，可选地，可互相耦接并耦接于第二型sub-DAC电路11的较低的一端NL1，且维持相同运作功能。
多个开关SW1_(0)～SW1_(2B1-1)用以根据DAC输入码的较低B1位而选择电阻R1_(2B1-1)的较高的一端、电阻R1_(1)的较低的一端，或两个相邻电阻之间的共享节点中的一节点导通至较高的一端NU1，由此选择第二电阻串的一部分串联耦接于第一型sub-DAC电路10，以决定Vref_0的电压位准(即第二电阻串的所选择部分的电压降VrefB1)。
因此，图6实施例中的DAC输出电压Vref可被表示为：
需注意的是，式(4’)与式(4)相同。
还需注意的是，自一观点言，参考电流Iref只流经第一型sub-DAC电路10中第一电阻串的所有串联电阻，而不流经任何分压选择开关(例如图6中的开关SW0_(0)～SW0_(2B0-1)的其中一开关)。另一方面，参考电流Iref流经耦接于第二电阻串的其中一选择开关(例如图6中的开关SW1_(0)～SW1_(2B1-1)的其中一开关)，且同时流经第二型sub-DAC电路11中第二电阻串所选的一部分串联电阻，其中一开关与该一部分串联电阻由DAC输入码的B1位所选择。
图7显示用以组成图6中DAC的电阻串的多个电阻的布局图。如图7所示，图6多个电阻R0_(1)～R0_(2B0-1)中具有电阻值2B1*Rref_u的每一电阻，在实体布局上，可由仅(Np/2B1)个Ru电阻并联而成。
因此，图7中Ru的总数量为：
式(6)及式(3)之间的电阻面积比ARR可被表示如下：
电阻面积比：
需注意的是，B等于B0+B1。式(7)实施例中电阻面积比ARR与B1的关系如图8所示，其中DAC输入码的总位数B假设为10。如图8所示，当B1为4时，电阻面积比ARR具有最小值，其中B0等于6。在电阻面积比ARR为最小值，亦即当B1为4时，图7的电阻的实体布局面积只需图1现有技术的原始面积的1.85％。除了电阻所减少的面积，解码器面积也能大幅地减少。广义而言，解码器的面积与其输入码的位数的平方成正比。因此，解码器面积减少比ARD可被表示为：
解码器面积比：
当B＝10，式(8)与B1的关系如图9所示。显然地，当B1为5时，亦即B的一半时，ARD有最小值。当在B1等于5的最小值时，解码器面积只需图1现有技术的原始面积的6.25％。即使选择B＝4的最小电阻面积，解码器面积也只需原始解码器面积的7.81％。
需注意的是，当电阻配置为例如前述的多晶硅电阻时，如图7所示，由于电阻材料具有较大的每平方电阻值，因此第二型sub-DAC电路11的第二电阻串中具有电阻值Rref_u的基本电阻(例如R1_(1))，其宽长比(即宽度除以长度)可以为大于1、大于5，或大于10，所述长度的方向是指电流流经电阻的方向。换言之，相较于电阻材料的每平方电阻值，电阻值Rref_u相对较小。
根据本发明，第一型sub-DAC电路10的第一电阻串中的基本电阻(例如R0_(1))具有较高电阻值(例如2B1*Rref_u)，因此第一电阻串中的基本电阻的宽长比变得较小(即1/2B1)。若这些基本电阻(例如R0_(1)，R1_(1))的长度均相同，则面积也会随着宽长比缩小而等比例缩小。在一实施例中，由于单位电阻Ru的宽长比如图7所示小于1，因此单位电阻Ru的电阻值大于多晶硅电阻的每平方电阻值。
根据前述DAC参考电路分割成两部分的实施例，DAC参考电路可被分割为更多个部分。换言之，本发明的DAC参考电路可被分割为多个sub-DAC电路，如下列实施例所述。
图10显示根据本发明的LED驱动器(910)的一实施例示意图。在本实施例中，图10中的DAC参考电路100包括第一型sub-DAC电路10、第二型sub-DAC电路11以及另一第二型sub-DAC电路12。在本实施例中，第一型sub-DAC电路10、第二型sub-DAC电路11以及第二型sub-DAC电路12互相串联耦接，并分别由B位DAC输入码的较高B0位、较低B1位以及中间B2位所控制，以产生DAC输出电压Vref，其中B等于B0+B1+B2。
请继续参阅图10，具体而言，参考电流Iref被施加于第一型sub-DAC电路10的较高的一端NU0，第一型sub-DAC电路10的较低的一端NL0耦接于第二型sub-DAC电路12的较高的一端NU2，第二型sub-DAC电路12的较低的一端NL2耦接于第二型sub-DAC电路11的较高的一端NU1，第二型sub-DAC电路11的较低的一端NL1耦接于接地节点。DAC输出电压Vref是跨于第二型sub-DAC电路11的电压降VrefB1、跨于第二型sub-DAC电路12的电压降(VrefB2-VrefB1)以及跨于第一型sub-DAC电路10的电压降的分压的总和。跨于第二型sub-DAC电路12的电压降(VrefB2-VrefB1)是第二型sub-DAC电路12的串联电阻值与参考电流Iref的乘积，其中第二型sub-DAC电路12的串联电阻值由DAC输入码的B2位所控制。
请继续参阅图10，图10中的第一型sub-DAC电路10与第二型sub-DAC电路11分别由DAC输入码的较高B0位与较低B1位所控制。图10中第一型sub-DAC电路10的多个电阻R0_(1)～R0_(2B0-1)的每一电阻具有相同的电阻值2(B1+B2)*Rref_u。多个电阻R1_(1)～R1_(2B1-1)的每一电阻具有电阻值Rref_u。多个开关SW1_(0)～SW1_(2B1-1)用以根据DAC输入码的较低B1位而选择电阻R1_(2B1-1)的较高的一端、电阻R1_(1)的较低的一端，或两个相邻电阻之间的共享节点中的一节点导通至较高的一端NU1，由此决定VrefB1的电压位准。
图10的第二型sub-DAC电路12包括多个电阻R2_(1)～R2_(2B2-1)，以及对应数量的多个开关SW2_(0)～SW2_(2B2-1)。多个电阻R2_(1)～R2_(2B2-1)的每一电阻具有电阻值2B1*Rref_u。多个开关SW2_(0)～SW2_(2B2-1)用以根据DAC输入码的中间B2位而选择电阻R2_(2B2-1)的较高的一端、电阻R2_(1)的较低的一端，或两个相邻电阻之间的共享节点中的一节点导通至较高的一端NU2，由此决定较高的一端NU2与较低的一端NL2之间的电压降(VrefB2-VrefB1)的电压位准。需注意的是，Vref_0的电压位准(即电压VrefB2)等于第二型sub-DAC电路12与第二型sub-DAC电路11的电压降总和。还需注意的是，DAC输出电压Vref仍与式(4)的最终结果相同，亦即Vref＝Iref*Rref_u*(Din[(B-1):0]所代表的数值)+Iref*Rsw，其中电阻值Rsw在本实施例中为多个开关SW1_(0)～SW1_(2B1-1)所被选择的其中之一与多个开关SW2_(0)～SW2_(2B2-1)所被选择的其中之一的导通电阻的总和。通过简单的算式可证明图10实施例中电阻与解码器减少面积的效果更大于图6的实施例。事实上，当DAC参考电路分割的数量增加，减少面积的效果将持续增加。
自一观点言，第一型sub-DAC电路10或多个第二型sub-DAC电路11或12所对应的第一电阻(例如R0_(1))或第二电阻(例如R1_(1)或R2_(1))的电阻值被安排为平方正比于DAC输入码对应的位部分的位序，其中当DAC输入码对应的位部分所占的位序愈高，该电阻值愈高。
图11显示根据本发明的LED驱动器(911)的一实施例示意图。由于DAC输入码的总位数为B，因此DAC可被分割的最大值为B个子电路。根据图11，DAC参考电路100包括第一型sub-DAC电路10以及多个第二型sub-DAC电路11_(0)～11_(B-2)。第一型sub-DAC电路10以及多个第二型sub-DAC电路11_(0)～11_(B-2)中的每一电路只包括1个电阻。第一型sub-DAC电路10的电阻的电阻值为2B-1*Rref_u。第二型sub-DAC电路11_(0)～11_(B-2)的电阻的电阻值分别为2j*Rref_u，其中j＝0～(B-2)。DAC输入码的每一位分别耦接其各自对应的sub-DAC电路，通过1位解码器配置单一个反向器，以控制sub-DAC电路中的开关。本DAC架构可称为二进制型DAC参考电路，其具有最大面积减少的效果。基于给定的线性规格以及DAC参考电路的预算面积，可由上述实施例中选择适当的架构。
图12显示根据本发明的LED驱动器(912)的一实施例示意图。图12的DAC参考电路100相似于图6，不同之处在于以下几点：第一，第一型sub-DAC电路1013由DAC输入码的较低B1位所控制，且第二型sub-DAC电路1113由DAC输入码的较高B0位所控制。第二，第一型sub-DAC电路1013中每一电阻的电阻值为Rref_u，且第二型sub-DAC电路1113中每一电阻的电阻值为2B1*Rref_u。换言之，第一型sub-DAC电路的电阻串与第二型sub-DAC电路的电阻串互换，且控制的位也互换。
需注意的是，图12中，当较高位的DAC输入码改变时，第二型sub-DAC电路1113的电流开关(例如多个开关SW0_(0)～SW0_(2B0-1)其中之一)位置随之改变，而图6中，则是当较低位的DAC输入码改变时，第二型sub-DAC电路11的电流开关位置随之改变。图12的构造更减少了多个开关的导通电阻变异所产生的影响。根据本发明分割DAC的设计，对于电阻与解码器面积减少的效果则可维持相同。
如图12所示的将分割电路交换的技术特征，也可适用于前述分割DAC参考电路的实施例，例如图10的电路。并且，每一分割的sub-DAC电路都可放置于整体分割网络的任一部分，不论其所根据的DAC输入码的部分。举例而言，图10中由较低位控制的电阻也能放在最高部分或中间部分，而DAC参考电路的整理功能都能维持相同。还需注意的是，第二型sub-DAC电路的开关也可配置为选择性切换第二型sub-DAC电路的较低的一端。
图13A显示根据本发明的LED驱动器的电压电流转换器(214A)的一实施例示意图。电压电流转换器214A相似于图1所示的电压电流转换器，不同之处在于，电压电流转换器214A还包括一个额外的偏移修正电路141A。如图13A所示，偏移修正电路141A包括耦接于运算放大器的负输入端的开关网络142A以及电流源Iref/N，其中N大于1。开关网络142A包括一开关，该开关的导通电阻为N*Rsw。该开关恒导通，因此使得放大器140的负输入端与反馈电压Vfb之间的电压降为Iref*Rsw，由此使得反馈电压Vfb等于Vref-Iref*Rsw，因而可抵消式(4)或式(4’)所示的误差电压(Iref*Rsw)，以获得准确的LED电流。当N增加至一程度，LED电流中的固定抵消值Iref/N将可最小化，由于开关的导通电阻对应增加，因此将有助于降低开关网络142A的开关尺寸。
需注意的是，开关网络可对应sub-DAC电路而配置，使得开关电阻Rsw等于图6中第二型sub-DAC电路11的开关的导通电阻，或等于图10、图11或图12中第二型sub-DAC电路中在电流路径上串联耦接的开关的导通电阻总和。
图13B显示根据本发明的LED驱动器的电压电流转换器(214B)的一实施例示意图。电压电流转换器214B相似于电压电流转换器214A，不同之处在于，偏移修正电路141B的开关网络142B包括互相串联耦接的多个开关。该互相串联耦接的多个开关可对应于例如图10中sub-DAC电路11～12的多个开关，或对应于图11中sub-DAC电路11_(0)～11_(B-2)的多个开关。
图13C显示根据本发明的LED驱动器的电压电流转换器(214C)的一实施例示意图。电压电流转换器214C相似于电压电流转换器214B，不同之处在于，电压电流转换器214C的偏移修正电路141C还包括电流槽电路，由此提供汲取电流Iref/N以抵消电流源Iref/N所造成的误差，同时抵消误差电压Iref*Rsw。
误差电压在DAC参考电路中可选择性被抵消。图14显示根据本发明的LED驱动器的一实施例示意图。DAC参考电路100’还包括偏移修正电路151，用以抵消DAC参考电路100’输出端(Vref’)的误差电压Iref*Rsw。偏移修正电路151耦接于sub-DAC电路10的输出端(即Vref’)与电压电流转换器215的输入(即Vref)之间。在本实施例中，偏移修正电路151与前述偏移修正电路141C相同，因此有关偏移修正电路151的架构及操作在此不赘述。需注意的是，在本实施例中，电压电流转换器215无需偏移修正电路。
以上已针对较佳实施例来说明本发明，但以上所述，仅为使本领域技术人员易于了解本发明的内容，并非用来限定本发明的权利范围。所说明的各个实施例，并不限于单独应用，也可以组合应用，举例而言，两个或以上的实施例可以组合运用，而一实施例中的部分组成也可用以取代另一实施例中对应的组成部件。此外，在本发明的相同精神下，本领域技术人员可以想到各种等效变化以及各种组合，举例而言，本发明所称“根据某信号进行处理或运算或产生某输出结果”，不限于根据该信号的本身，也包含于必要时，将该信号进行电压电流转换、电流电压转换、及/或比例转换等，之后根据转换后的信号进行处理或运算产生某输出结果。由此可知，在本发明的相同精神下，本领域技术人员可以想到各种等效变化以及各种组合，其组合方式甚多，在此不一一列举说明。因此，本发明的范围应涵盖上述及其他所有等效变化。

Claims (29)

1.一种数字模拟转换器参考电路，用以根据一数字模拟转换器输入码产生一数字模拟转换器输出电压，包含：
一第一型子数字模拟转换器电路，其中该第一型子数字模拟转换器电路包括一第一电阻串及多个第一开关，且用以接收一参考电流以决定一第一电压降，其中该多个第一开关由该数字模拟转换器输入码的第一位部分控制，以决定该第一电压降的一分压；以及
至少一第二型子数字模拟转换器电路，串联耦接于该第一型子数字模拟转换器电路，其中该第二型子数字模拟转换器电路包括一第二电阻串及多个第二开关，其中该多个第二开关由该数字模拟转换器输入码的第二位部分控制，以决定该第二电阻串的一部分耦接于该第一电阻串且接收该参考电流，其中该第二电阻串的该部分与该参考电流用以决定一第二电压降；
其中该数字模拟转换器输出电压包括该第二电压降及该第一电压降的该分压的总和。
2.如权利要求1所述的数字模拟转换器参考电路，其中，该第一电阻串包括互相串联耦接的一第一数量的第一型电阻，且用以接收该参考电流以产生跨于该第一电阻串上的该第一电压降，其中该多个第一开关用以根据该数字模拟转换器输入码的该第一位部分而选择自该多个第一型电阻的其中一电阻的一端作为该第一电压降的该分压；以及
其中该第二电阻串包括互相串联耦接的一第二数量的第二型电阻，其中该多个第二开关的其中一开关根据该数字模拟转换器输入码的该第二位部分而导通，以建立该参考电流流至该多个第二型电阻的其中一电阻的一端的一电流路径，由此选择该第二电阻串的该部分串联耦接于该第一电阻串，且用以接收该参考电流以产生跨于该第二电阻串的该部分上的该第二电压降。
3.如权利要求2所述的数字模拟转换器参考电路，其中，每一该第一型电阻具有一第一电阻值，且每一该第二型电阻具有一第二电阻值，其中当该数字模拟转换器输入码的该第一位部分相较于该数字模拟转换器输入码的该第二位部分为较高位部分时，该第一电阻值与该第二电阻值的一电阻值比大于或等于该第二数量，或者当该数字模拟转换器输入码的该第二位部分相较于该数字模拟转换器输入码的该第一位部分为较高位部分时，该电阻值比小于或等于该第一数量的倒数。
4.如权利要求3所述的数字模拟转换器参考电路，其中，每一该第一型电阻及每一该第二型电阻由一集成电路上的一预设材料所组成；
其中该第一型电阻与该第二型电阻中具有较低电阻值者指称为具有小电阻值的一小电阻，该第一型电阻与该第二型电阻中具有较高电阻值者指称为具有大电阻值的一大电阻；
其中该小电阻的实体布局的一第一宽长比大至一程度以上，使得该大电阻的实体布局的一第二宽长比小于该第一宽长比，且使得该大电阻的实体布局的面积小于该小电阻的实体布局的面积；
其中该第一宽长比及该第二宽长比由各自对应的实体布局的宽度除以长度所决定，其中该参考电流的流向是沿着该长度的方向。
5.如权利要求4所述的数字模拟转换器参考电路，其中，该小电阻的实体布局的该第一宽长比大于1，或大于5，或大于10，其中该第一宽长比由该数字模拟转换器输出电压的一最大位准、该参考电流、该数字模拟转换器输入码所代表的数量及该预设材料的一每平方电阻值所决定。
6.如权利要求4所述的数字模拟转换器参考电路，其中，每一该第一型电阻的长度与每一该第二型电阻的长度相同。
7.如权利要求6所述的数字模拟转换器参考电路，其中，为了布局安排，每一该第一型电阻由一第三数量的单位电阻互相并联耦接而成，且每一该第二型电阻由一第四数量的单位电阻互相并联耦接而成，其中该第三数量与该第四数量的比值相关于该第一宽长比与该第二宽长比的比值。
8.如权利要求4所述的数字模拟转换器参考电路，其中，该预设材料的一每平方电阻值大于该小电阻值至该程度以上，使得该大电阻的实体布局的该第二宽长比小于该第一宽长比，且使得该大电阻的实体布局的面积小于该小电阻的实体布局的面积。
9.如权利要求7所述的数字模拟转换器参考电路，其中，该预设材料的该每平方电阻值小于该单位电阻的一单位电阻值。
10.如权利要求4所述的数字模拟转换器参考电路，其中，该第一型子数字模拟转换器电路与该第二型子数字模拟转换器电路中具有该小电阻者由该数字模拟转换器输入码的一较低位部分控制，且该第一型子数字模拟转换器电路与该第二型子数字模拟转换器电路中具有该大电阻的另一者由该数字模拟转换器输入码的一较高位部分控制。
11.如权利要求3所述的数字模拟转换器参考电路，其中，该数字模拟转换器参考电路包含多个第二型子数字模拟转换器电路，其中该多个第二型子数字模拟转换器电路与该第一型子数字模拟转换器电路串联耦接于该参考电流；
其中该数字模拟转换器输出电压包括跨于该第一型子数字模拟转换器电路的电压降与跨于该多个第二型子数字模拟转换器电路的电压降的一总和；
其中当该数字模拟转换器输入码用以控制该多个第二型子数字模拟转换器电路与该第一型子数字模拟转换器电路中的一个子数字模拟转换器电路的位部分愈高，该一个子数字模拟转换器电路的该第一型电阻或该第二型电阻的电阻值愈高；
其中对应的该第一型子数字模拟转换器电路或对应的该多个第二型子数字模拟转换器电路的一电阻值二次方正比于该数字模拟转换器输入码对应的该位部分的一位序，其中当该数字模拟转换器输入码对应的该位部分的该位序的比重愈高，该电阻值愈高。
12.如权利要求1所述的数字模拟转换器参考电路，其中，还包含一解码电路，该解码电路包括一第一子解码器及一第二子解码器，其中该第一子解码器用以接收与解码该数字模拟转换器输入码的该第一位部分，由此产生多个第一控制信号以控制对应的该第一开关，且该第二子解码器用以接收与解码该数字模拟转换器输入码的该第二位部分，由此产生多个第二控制信号以控制对应的该多个第二开关。
13.如权利要求3所述的数字模拟转换器参考电路，其中，用于与一电压电流转换器共同产生一驱动电流，其中该电压电流转换器包括一放大器及一驱动晶体管，其中该放大器用以根据该数字模拟转换器输出电压控制该驱动晶体管以产生该驱动电流。
14.如权利要求13所述的数字模拟转换器参考电路，其中，该电压电流转换器还包括一偏移修正电路，该偏移修正电路耦接于该放大器的一反馈路径，其中该偏移修正电路包括：
至少一电流源，其中该至少一电流源的一位准相关于该参考电流；以及
至少一偏移修正开关，该偏移修正开关固定导通且用以接收该至少一电流源，其中跨于该至少一偏移修正开关的一电压降抵消该数字模拟转换器输出电压的一误差电压，其中该误差电压根据该参考电流流经的至少一第二开关而产生，其中该至少一偏移修正开关的一等效导通电阻值相关于该第二开关的一导通电阻值。
15.如权利要求1所述的数字模拟转换器参考电路，其中，还包含一偏移修正电路，该偏移修正电路耦接于该第一型子数字模拟转换器电路，其中该偏移修正电路包括：
至少一电流源，其中该至少一电流源的一位准相关于该参考电流；以及
至少一偏移修正开关，该偏移修正开关固定导通且用以接收该至少一电流源，其中跨于该至少一偏移修正开关的一电压降抵消该数字模拟转换器输出电压的一误差电压，其中该误差电压根据该参考电流流经的至少一第二开关而产生，其中该至少一偏移修正开关的一等效导通电阻值相关于该第二开关的一导通电阻值。
16.一种发光二极管驱动器，用以根据一数字模拟转换器输入码产生一驱动电流，包含：
一数字模拟转换器参考电路，用以根据该数字模拟转换器输入码产生一数字模拟转换器输出电压；以及
一电压电流转换器，包括一放大器及一驱动晶体管，其中该放大器用以根据该数字模拟转换器输出电压控制该驱动晶体管以产生该驱动电流；
其中该数字模拟转换器参考电路包括：
一第一型子数字模拟转换器电路，其中该第一型子数字模拟转换器电路包括一第一电阻串及多个第一开关，且用以接收一参考电流以决定一第一电压降，其中该多个第一开关由该数字模拟转换器输入码的第一位部分控制，以决定该第一电压降的一分压；以及
至少一第二型子数字模拟转换器电路，串联耦接于该第一型子数字模拟转换器电路，其中该第二型子数字模拟转换器电路包括一第二电阻串及多个第二开关，其中该多个第二开关由该数字模拟转换器输入码的第二位部分控制，以决定该第二电阻串的一部分耦接于该第一电阻串且接收该参考电流，其中该第二电阻串的该部分与该参考电流用以决定一第二电压降；
其中该数字模拟转换器输出电压包括该第二电压降及该第一电压降的该分压的总和。
17.如权利要求16所述的发光二极管驱动器，其中，该第一电阻串包括互相串联耦接的一第一数量的第一型电阻，且用以接收该参考电流以产生跨于该第一电阻串上的该第一电压降，其中该多个第一开关用以根据该数字模拟转换器输入码的该第一位部分而选择自该多个第一型电阻的其中一电阻的一端作为该第一电压降的该分压；以及
其中该第二电阻串包括互相串联耦接的一第二数量的第二型电阻，其中该多个第二开关的其中一开关根据该数字模拟转换器输入码的该第二位部分而导通，以建立该参考电流流至该多个第二型电阻的其中一电阻的一端的一电流路径，由此选择该第二电阻串的该部分串联耦接于该第一电阻串，且用以接收该参考电流以产生跨于该第二电阻串的该部分上的该第二电压降。
18.如权利要求17所述的发光二极管驱动器，其中，每一该第一型电阻具有一第一电阻值，且每一该第二型电阻具有一第二电阻值，其中当该数字模拟转换器输入码的该第一位部分相较于该数字模拟转换器输入码的该第二位部分为较高位部分时，该第一电阻值与该第二电阻值的一电阻值比大于或等于该第二数量，或者当该数字模拟转换器输入码的该第二位部分相较于该数字模拟转换器输入码的该第一位部分为较高位部分时，该电阻值比小于或等于该第一数量的倒数。
19.如权利要求18所述的发光二极管驱动器，其中，每一该第一型电阻及每一该第二型电阻由一集成电路上的一预设材料所组成；
其中该第一型电阻与该第二型电阻中具有较低电阻值者指称为具有小电阻值的一小电阻，该第一型电阻与该第二型电阻中具有较高电阻值者指称为具有大电阻值的一大电阻；
其中该小电阻的实体布局的一第一宽长比大至一程度以上，使得该大电阻的实体布局的一第二宽长比小于该第一宽长比，且使得该大电阻的实体布局的面积小于该小电阻的实体布局的面积；
其中该第一宽长比及该第二宽长比由各自对应的实体布局的宽度除以长度所决定，其中该参考电流的流向是沿着该长度的方向。
20.如权利要求19所述的发光二极管驱动器，其中，该小电阻的实体布局的该第一宽长比大于1，或大于5，或大于10，其中该第一宽长比由该数字模拟转换器输出电压的一最大位准、该参考电流、该数字模拟转换器输入码所代表的数量及该预设材料的一每平方电阻值所决定。
21.如权利要求19所述的发光二极管驱动器，其中，每一该第一型电阻的长度与每一该第二型电阻的长度相同。
22.如权利要求21所述的发光二极管驱动器，其中，为了布局安排，每一该第一型电阻由一第三数量的单位电阻互相并联耦接而成，且每一该第二型电阻由一第四数量的单位电阻互相并联耦接而成，其中该第三数量与该第四数量的比值相关于该第一宽长比与该第二宽长比的比值。
23.如权利要求19所述的发光二极管驱动器，其中，该预设材料的一每平方电阻值大于该小电阻值至该程度以上，使得该大电阻的实体布局的该第二宽长比小于该第一宽长比，且使得该大电阻的实体布局的面积小于该小电阻的实体布局的面积。
24.如权利要求22所述的发光二极管驱动器，其中，该预设材料的该每平方电阻值小于该单位电阻的一单位电阻值。
25.如权利要求19所述的发光二极管驱动器，其中，该第一型子数字模拟转换器电路与该第二型子数字模拟转换器电路中具有该小电阻者由该数字模拟转换器输入码的一较低位部分控制，且该第一型子数字模拟转换器电路与该第二型子数字模拟转换器电路中具有该大电阻的另一者由该数字模拟转换器输入码的一较高位部分控制。
26.如权利要求18所述的发光二极管驱动器，其中，该数字模拟转换器参考电路包括多个第二型子数字模拟转换器电路，其中该多个第二型子数字模拟转换器电路与该第一型子数字模拟转换器电路串联耦接于该参考电流；
其中该数字模拟转换器输出电压包括跨于该第一型子数字模拟转换器电路的电压降与跨于该多个第二型子数字模拟转换器电路的电压降的一总和；
其中当该数字模拟转换器输入码用以控制该多个第二型子数字模拟转换器电路与该第一型子数字模拟转换器电路中的一个子数字模拟转换器电路的位部分愈高，该一个子数字模拟转换器电路的该第一型电阻或该第二型电阻的电阻值愈高；
其中对应的该第一型子数字模拟转换器电路或对应的该多个第二型子数字模拟转换器电路的一电阻值二次方正比于该数字模拟转换器输入码对应的该位部分的一位序，其中当该数字模拟转换器输入码对应的该位部分的该位序的比重愈高，该电阻值愈高。
27.如权利要求16所述的发光二极管驱动器，其中，该数字模拟转换器参考电路还包括一解码电路，该解码电路包括一第一子解码器及一第二子解码器，其中该第一子解码器用以接收与解码该数字模拟转换器输入码的该第一位部分，由此产生多个第一控制信号以控制对应的该第一开关，且该第二子解码器用以接收与解码该数字模拟转换器输入码的该第二位部分，由此产生多个第二控制信号以控制对应的该多个第二开关。
28.如权利要求18所述的发光二极管驱动器，其中，该电压电流转换器还包括一偏移修正电路，该偏移修正电路耦接于该放大器的一反馈路径，其中该偏移修正电路包括：
至少一电流源，其中该至少一电流源的一位准相关于该参考电流；以及
至少一偏移修正开关，该偏移修正开关固定导通且用以接收该至少一电流源，其中跨于该至少一偏移修正开关的一电压降抵消该数字模拟转换器输出电压的一误差电压，其中该误差电压根据该参考电流流经的至少一第二开关而产生，其中该至少一偏移修正开关的一等效导通电阻值相关于该第二开关的一导通电阻值。
29.如权利要求18所述的发光二极管驱动器，其中，该数字模拟转换器参考电路还包括一偏移修正电路，该偏移修正电路耦接于该第一型子数字模拟转换器电路，其中该偏移修正电路包括：
至少一电流源，其中该至少一电流源的一位准相关于该参考电流；以及
至少一偏移修正开关，该偏移修正开关固定导通且用以接收该至少一电流源，其中跨于该至少一偏移修正开关的一电压降抵消该数字模拟转换器输出电压的一误差电压，其中该误差电压根据该参考电流流经的至少一第二开关而产生，其中该至少一偏移修正开关的一等效导通电阻值相关于该第二开关的一导通电阻值。
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