CN117650141A - 一种基于二维沟道的堆叠纳米片器件及其制备方法 - Google Patents

一种基于二维沟道的堆叠纳米片器件及其制备方法 Download PDF

Info

Publication number
CN117650141A
CN117650141A CN202311764364.2A CN202311764364A CN117650141A CN 117650141 A CN117650141 A CN 117650141A CN 202311764364 A CN202311764364 A CN 202311764364A CN 117650141 A CN117650141 A CN 117650141A
Authority
CN
China
Prior art keywords
dimensional
sheet
nano
sacrificial layer
channel
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202311764364.2A
Other languages
English (en)
Inventor
吴燕庆
史新航
熊雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Peking University
Original Assignee
Peking University
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Peking University filed Critical Peking University
Priority to CN202311764364.2A priority Critical patent/CN117650141A/zh
Publication of CN117650141A publication Critical patent/CN117650141A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明公开了一种基于二维沟道的堆叠纳米片器件及其制备方法，属于半导体器件领域。所述基于二维沟道的堆叠纳米片器件由两层或更多层以二维纳米片为沟道的全环栅场效应晶体管堆叠组成，其制备方法包括：在衬底上选择性刻蚀凹槽并填充底部牺牲层；在底部牺牲层两侧制备源漏电极；沿源漏电极在牺牲层上外延二维纳米片；在二维纳米上沉积新的牺牲层；重复制备二维纳米片和沉积牺牲层；刻蚀去除牺牲层，在二维纳米片周围沉积栅介质层，并在栅介质层中间填充栅极。本发明通过垂直堆叠结构提高了器件性能和器件密度，原位制备二维纳米片沟道还简化了工艺流程，为二维半导体器件在后摩尔集成电路工艺中的应用提供了一种实施方案。

Description

一种基于二维沟道的堆叠纳米片器件及其制备方法
技术领域
本发明属于半导体器件技术领域，具体涉及一种基于二维沟道的堆叠纳米片器件及其制备方法。
背景技术
随着硅基半导体尺寸微缩逐渐逼近物理极限，基于平面晶体管器件的大规模电路的集成密度的提升也变得越来越困难。三维堆叠的场效应晶体管的出现可以减小单元器件的面积、提高性能、降低功耗和提高器件密度。近年来半导体公司提出诸如鳍式场效应晶体管(FinFET)、全环栅场效应晶体管(GAA FET)、垂直堆叠的互补场效应晶体管(CFET)，这些新型器件结构的特点在于既极大缩小了器件的平面尺寸，又增强了栅极电压对沟道半导体的静电控制。而传统半导体材料(硅、锗)随着厚度和沟道长度的减小，电学性能急速退化，不可避免会产生短沟道效应。近年来发现二维半导体材料在原子层厚度下仍然能保持高迁移率，而且可以避免短沟道效应，是未来极限微缩晶体管的备选沟道材料之一。
目前基于二维半导体沟道材料的研究主要集中在单个晶体管器件，还没有关于二维沟道的堆叠纳米片器件的研究，其难点主要在于二维沟道转移工艺复杂，进而导致堆叠器件制备难度增大。
发明内容
本发明的目的在于提供一种基于二维沟道的堆叠纳米片器件及其制备方法，以提升场效应晶体管性能、微缩器件单元面积，以及二维纳米片在先进制程中适配的问题。晶体管器件堆叠结构不仅可以增大开态电流和抑制关态漏电流，而且为二维沟道堆叠纳米片器件的工业应用提供一种可行的技术路径。
在本发明的第一方面，提供了一种基于二维沟道的堆叠纳米片器件，包括衬底，其特征在于，在衬底上两层或更多层以二维纳米片为沟道的全环栅场效应晶体管堆叠在一起，这些全环栅场效应晶体管共用源漏电极。
上述基于二维沟道的堆叠纳米片器件中，所述衬底为硅或碳化硅等绝缘衬底。所述二维纳米片为二维半导体材料，其厚度为0.3～3nm。优选的，所述二维纳米片的材料是二维过渡金属硫族化合物，包括但不限于：二硫化钨、二硒化钨、二硫化钼、二硒化钼、二碲化钼等。
上述基于二维沟道的堆叠纳米片器件中，上下两层二维纳米片之间、以及底层二维纳米片和衬底之间均设置栅极和包围栅极的栅介质层，各层栅极相互连接形成全环栅晶体管的堆叠互连结构。所述栅极可以是金属或其他可采用原子层沉积方法制备的导电材料，例如TiAl、TiAlN、TaC、TaCN、TaSiN等；所述栅介质层优选为高κ介电材料，例如氧化铪、氧化铝、铪镧氧、氧化锆、铪硅氧、铪锆氧、氧化钛等。
堆叠的所述二维纳米片两端为源漏电极，其材料优选为钨、钼或其他适合二维纳米片外延的导电材料。
在本发明的第二方面，提供了一种制备上述基于二维沟道的堆叠纳米片器件的方法，包括以下步骤：
1)在衬底上通过选择性刻蚀形成凹槽，并在凹槽区域填充底部牺牲层；
2)在底部牺牲层两侧制备源漏电极；3)沿源漏电极在牺牲层上外延二维纳米片；
4)在二维纳米片上沉积新的牺牲层；
5)重复步骤3)和4)多遍，共制备至少两层二维纳米片及二维纳米片之间的牺牲层；
6)刻蚀去除所有牺牲层；
7)在原牺牲层位置、二维纳米片周围沉积栅介质层；
8)在栅介质层中间填充栅极，并将各层栅极相互连接。
上述步骤1)中，在绝缘衬底上通过光刻掩膜、刻蚀的方法形成区域选择性凹槽，确定底部牺牲层的位置、尺寸，凹槽深度优选为20～200nm，长度为器件沟道长度。所述凹槽的形成采用干法和/或湿法刻蚀，刻蚀区域同时也是二维纳米片沟道所在区域。所述牺牲层可以选择二氧化硅、氮化硅、氧化铝、SiON、SiOCN或其他适合二维纳米片外延生长的材料，采用化学气相沉积、金属有机化学气相沉积、分子束外延或者原子层沉积的方法制备。
上述步骤2)中，源漏电极可以选择钨、钼或其他适合二维纳米片外延的导电材料，其位置沿底部牺牲层两侧边设置，平行且紧邻牺牲层侧边。
上述步骤3)中，二维纳米片沟道材料的制备方法为化学气相沉积、金属有机化学气相沉积、分子束外延或者原子层沉积。
上述步骤6)所述刻蚀方法为湿法刻蚀或蒸气刻蚀，在确保不损伤二维纳米片沟道的情况下除去牺牲层。
本发明提出的基于二维沟道的堆叠纳米片器件及采用金属外延二维沟道的制备方法，解决了硅基半导体在极限厚度下迁移率下降和极小沟道长度下短沟道效应的难题，原位制备二维纳米片沟道极大简化了工艺流程，为二维沟道堆叠纳米片器件的工业应用提供了一种可行的技术路径。
附图说明
图1是本发明的一种基于二维沟道的堆叠纳米片器件的结构示意图；
图2至图13示出了根据本发明实施例的制备方法在制造工艺期间各步骤所得的器件的正视图和俯视图。
图中：1-衬底，2-刻蚀凹槽，3-SiO2牺牲层，4-源漏金属电极，5-二维纳米片，6-高κ介质，7-栅极金属。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。
以下，根据所附附图针对本发明方式的一例进行说明。
实施例
一种基于二维二硒化钨沟道的堆叠纳米片器件的制备方法，包括以下步骤：
(1)清洗高阻硅衬底1，在衬底1上使用光刻工艺写出金属标记的图案，使用电子束蒸发设备蒸镀数十纳米(如10～20nm)的镍和数十纳米(如40～80nm)的金作为后续工艺的金属标记，如图2所示；
(2)利用光刻工艺对底层牺牲层区域进行图案化曝光，再使用干法或湿法刻蚀技术刻蚀出数十纳米(如20～40nm)深的凹槽，如图3所示，刻蚀凹槽2的长度为器件的沟长，设计长度小于100nm；
(3)利用原子层沉积技术在刻蚀凹槽2内沉积SiO2牺牲层3，如图4所示；
(4)利用光刻工艺在刻蚀凹槽2两端区域选择性沉积源漏金属电极4，在本示例中采用磁控溅射沉积钨金属，厚度为数十至数百纳米(如100～200nm)，如图5所示；
(5)采用盐辅助化学气相沉积生长二维二硒化钨纳米片，其中二维纳米片会沿着金属电极在牺牲层上区域选择性生长，外延完成的二维纳米片5会铺满源漏金属电极4之间的牺牲层区域，如图6所示；
(6)用电子束蒸发或原子层沉积技术在第一层二维纳米片5上再沉积一层新SiO2牺牲层3，厚度在数十纳米(如20～40nm)，利用光刻和刻蚀工艺将牺牲层区域限制在仅存在于二维纳米片5上，如图7所示；
(7)重复上述步骤(5)和(6)，依次制备第二层二维纳米片5、第三层SiO2牺牲层3、第三层二维纳米片5，分别如图8、图9和图10所示；
(8)使用HF溶液或含氟蒸气选择性刻蚀掉SiO2牺牲层,如图11所示；
(9)用原子层沉积技术在二维纳米片周围沉积一定厚度(如5～10nm)的二氧化铪作为高κ介质6，如图12所示，更薄的介电材料厚度能为沟道提供更优的栅极电压控制效果，且需要保证介质能完全包裹二维纳米片沟道并起到隔离栅极金属和源漏金属电极的作用，减小器件的静态漏电功耗；
(10)利用原子层沉积技术在高κ介质6中间填充栅极金属电极TiN，栅极金属7填满高κ介质6中间的空间，如图13所示，每层栅极金属7包裹沟道以及介电材料，
各层栅极金属7相互连接。
本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种基于二维沟道的堆叠纳米片器件，包括衬底，其特征在于，在衬底上两层或更多层以二维纳米片为沟道的全环栅场效应晶体管堆叠在一起，各层栅极相互连接，且这些全环栅场效应晶体管共用源漏电极。
2.如权利要求1所述的基于二维沟道的堆叠纳米片器件，其特征在于，所述衬底为绝缘衬底，所述二维纳米片为二维半导体材料，厚度为0.3～3nm。
3.如权利要求1所述的基于二维沟道的堆叠纳米片器件，其特征在于，所述二维纳米片为二维过渡金属硫族化合物。
4.如权利要求1所述的基于二维沟道的堆叠纳米片器件，其特征在于，在上下两层二维纳米片之间、以及底层二维纳米片和衬底之间均设置栅极和包围栅极的栅介质层，各层栅极相互连接形成全环栅晶体管的堆叠互连结构，其中，所述栅极为金属或其他可采用原子层沉积方法制备的导电材料，所述栅介质层为高κ介电材料。
5.如权利要求4所述的基于二维沟道的堆叠纳米片器件，其特征在于，所述栅极材料为TiAl、TiAlN、TaC、TaCN或TaSiN；所述栅介质层材料为氧化铪、氧化铝、铪镧氧、氧化锆、铪硅氧、铪锆氧或氧化钛。
6.权利要求1～5任一所述的基于二维沟道的堆叠纳米片器件的制备方法，包括以下步骤：
1)在衬底上通过选择性刻蚀形成凹槽，并在凹槽区域填充底部牺牲层；
2)在底部牺牲层两侧制备源漏电极；
3)沿源漏电极在牺牲层上外延二维纳米片；
4)在二维纳米片上沉积新的牺牲层；
5)重复步骤3)和4)多遍，共制备至少两层二维纳米片及二维纳米片之间的牺牲层；
6)刻蚀去除所有牺牲层；
7)在原牺牲层位置、二维纳米片周围沉积栅介质层；
8)在栅介质层中间填充栅极，并将各层栅极相互连接。
7.如权利要求6所述的方法，其特征在于，步骤1)中所述凹槽深度为20～200nm，长度为器件沟道长度。
8.如权利要求6所述的方法，其特征在于，所述牺牲层的材料为二氧化硅、氮化硅、氧化铝、SiON、SiOCN或其他适合二维纳米片外延生长的材料。
9.如权利要求6所述的方法，其特征在于，采用化学气相沉积、金属有机化学气相沉积、分子束外延或者原子层沉积的方法制备二维纳米片。
10.如权利要求6所述的方法，其特征在于，步骤6)采用湿法刻蚀或蒸气刻蚀的方法，在确保不损伤二维纳米片的情况下除去牺牲层。
CN202311764364.2A 2023-12-20 2023-12-20 一种基于二维沟道的堆叠纳米片器件及其制备方法 Pending CN117650141A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202311764364.2A CN117650141A (zh) 2023-12-20 2023-12-20 一种基于二维沟道的堆叠纳米片器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202311764364.2A CN117650141A (zh) 2023-12-20 2023-12-20 一种基于二维沟道的堆叠纳米片器件及其制备方法

Publications (1)

Publication Number Publication Date
CN117650141A true CN117650141A (zh) 2024-03-05

Family

ID=90046204

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202311764364.2A Pending CN117650141A (zh) 2023-12-20 2023-12-20 一种基于二维沟道的堆叠纳米片器件及其制备方法

Country Status (1)

Country Link
CN (1) CN117650141A (zh)

Similar Documents

Publication Publication Date Title
CN103518255B (zh) 具有减小寄生电阻的带电单层的碳场效应晶体管
JP5553266B2 (ja) ナノワイヤ電界効果トランジスタの作製方法
US20100038627A1 (en) Method for fabricating carbon nanotube transistors on a silicon or soi substrate
CN104362176B (zh) 高开关比的自对准双栅小带隙半导体晶体管及制备方法
JP2006508523A (ja) 自己整合型ナノチューブ電界効果トランジスタおよびこれを製造する方法
CN1728400A (zh) 多栅晶体管及其制造方法
US8288236B2 (en) Field effect transistor having nanostructure channel
CN104766888A (zh) 高介电常数栅介质复合沟道场效应晶体管及其制备方法
CN111446288B (zh) 基于二维材料的ns叠层晶体管及其制备方法
CN114514608A (zh) 制造多个纳米层晶体管以增强多重堆叠cfet性能的方法
CN113178489B (zh) 一种z2-fet器件及其制备方法、一种半导体器件
KR101919148B1 (ko) 소자 특성 조절형 전계 효과 박막 트랜지스터 및 그 제조 방법
CN113178491B (zh) 一种负电容场效应晶体管及其制备方法、一种半导体器件
US20230397400A1 (en) Semiconductor structure and manufacturing method thereof
US11935790B2 (en) Field effect transistor and method of manufacturing the same
CN111490045B (zh) 一种基于二维材料的半浮栅存储器及其制备方法
CN108417636A (zh) 一种二维相变场效应晶体管及其制备方法
TWI744188B (zh) 鰭式場效電晶體裝置和其形成方法
CN113178488B (zh) 一种半导体器件的制备方法及半导体器件
CN112951916A (zh) 一种基于侧墙工艺的纳米空气沟道晶体管及其制备方法
CN114068703A (zh) 晶体管及制备方法
CN117650141A (zh) 一种基于二维沟道的堆叠纳米片器件及其制备方法
US20230028900A1 (en) Integrated circuit with nanostructure transistors and bottom dielectric insulators
CN115863441A (zh) 基于二维材料的边缘接触晶体管及制备方法
CN113178490B (zh) 一种隧穿场效应晶体管及其制备方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination