CN117529098A - 半导体结构的制作方法及半导体结构 - Google Patents

Abstract

本申请涉及一种半导体结构的制作方法及半导体结构，涉及半导体技术领域。半导体结构的制作方法包括：提供衬底；于衬底上形成第一图形化掩膜层；形成第二图形化掩膜层；于第二图形化掩膜层上形成第三图形化掩膜层；基于第三图形化掩膜层刻蚀第二图形化掩膜层、第一图形化掩膜层及衬底，以形成多个有源区。上述半导体结构的制作方法，可以确保形成的有源区具有较好的均匀性，不会存在桥接缺陷等问题，进而确保器件的性能；同时，还可以减少制程工艺，降低成本，提高产率。

Description

半导体结构的制作方法及半导体结构

技术领域

本申请涉及半导体技术领域，特别是涉及一种半导体结构的制作方法及半导体结构。

背景技术

动态随机存取存储器（Dynamic Random Access Memory，DRAM）因具有体积小、集成化程度高及传输速度快等优点，被广泛应用于手机、平板电脑等移动设备中。有源区是存储器的重要部分。然而，现有有源区在制程过程中受制程工艺限制，形成的有源区均匀性较差，甚至可能会存在桥接缺陷（Bridge Defect）等问题，进而影响器件的性能。

发明内容

基于此，有必要提供一种半导体结构的制作方法及半导体结构解决现有技术中的上述问题。

为了实现上述目的，第一方面，本申请提供一种半导体结构的制作方法，包括：

提供衬底；

于衬底上形成第一图形化掩膜层，第一图形化掩膜层包括多个第一掩膜图案，多个第一掩膜图案沿第一方向延伸,且沿第二方向间隔排布；第二方向与所述第一方向相交；

形成第二图形化掩膜层，第二图形化掩膜层填满第一图形化掩膜层的间隙且覆盖第一图形化掩膜层；第二图形化掩膜层内具有多个第一开口图案，多个第一开口图案于第一图形化掩膜层上表面的正投影均位于第一掩膜图案上；位于每个第一掩膜图案上的多个第一开口图案的正投影沿第一方向间隔分布，且沿第二方向横跨第一掩膜图案；

于第二图形化掩膜层上形成第三图形化掩膜层，第三图形化掩膜层内具有多个第二开口图案，多个第二开口图案于第一图形化掩膜层上表面的正投影均位于第一掩膜图案上；位于每个第一掩膜图案上的多个第二开口图案的正投影沿第一方向间隔分布，且沿第二方向横跨第一掩膜图案，以及位于每个第一掩膜图案上的单个第二开口图案的正投影与位于每个第一掩膜图案上的单个第一开口图案的正投影沿第一方向依次交替间隔排布；

基于第三图形化掩膜层刻蚀第二图形化掩膜层、第一图形化掩膜层及衬底，以在衬底内形成多个有源区；刻蚀第一图形化掩膜层之后，第一图形化掩膜层转变为第四图形化掩膜层。

在其中一个实施例中，形成第二图形化掩膜层，包括：

形成第一掩膜层，第一掩膜层填满第一图形化掩膜层的间隙且覆盖第一图形化掩膜层；

于第一掩膜层的上表面形成第二掩膜层；

至少刻蚀第二掩膜层，以形成具有第一开口图案的第二图形化掩膜层，第一开口图案至少沿厚度方向贯穿第二掩膜层。

在其中一个实施例中，于第二图形化掩膜层上形成第三图形化掩膜层，包括：

形成第三掩膜层，第三掩膜层填满第一开口图案，并覆盖第二图形化掩膜层；

于第三掩膜层的上表面形成第四掩膜层；

刻蚀第四掩膜层及第三掩膜层，以形成具有第二开口图案的第三图形化掩膜层，第二开口图案沿厚度方向贯穿第四掩膜层和第三掩膜层。

在其中一个实施例中，第二掩膜层与第一掩膜层的刻蚀选择比不同，第二掩膜层与第三掩膜层的刻蚀选择比不同，且第三掩膜层与第四掩膜层的刻蚀选择比不同。

在其中一个实施例中，第一掩膜层及第三掩膜层均包括旋涂碳层或旋涂硬掩膜层；第二掩膜层及第四掩膜层均包括氮氧化硅层；第一图形化掩膜层包括多晶硅层。

在其中一个实施例中，沿第一方向，相邻有源区之间的间距均相等。

在其中一个实施例中，刻蚀第一图形化掩膜层之后，第一开口图案及第二开口图案转移至第一图形化掩膜层内，以将各第一掩膜图案切断为多个沿第一方向间隔排布的第二掩膜图案；所有的第二掩膜图案共同形成第四图形化掩膜层。

在其中一个实施例中，采用一体化刻蚀工艺在同一刻蚀机台内基于第三图形化掩膜层刻蚀第二图形化掩膜层、第一图形化掩膜层及衬底。

第二方面，本申请还提供一种半导体结构，包括：衬底，衬底内具有多个有源区，各有源区均沿第一方向延伸，多个有源区沿第一方向及第二方向均间隔排布，第一方向与第二方向相交；沿第一方向，相邻有源区之间的间距均相等。

在其中一个实施例中，多个有源区分为多个有源组，各有源组内均包括多个沿第一方向等间距间隔排布的有源区，多个有源组沿第二方向等间距间隔排布。

上述半导体结构的制作方法中，在形成具有第一开口图案的第二图形化掩膜层之后，直接于第二图形化掩膜层上形成具有第二开口图案的第三图形化掩膜层，再基于第三图形化掩膜层刻蚀第二图形化掩膜层、第一图形化掩膜层及衬底，以在衬底内形成多个有源区。上述制作方法中，在基于第三图形化掩膜层刻蚀第二图形化掩膜层、第一图形化掩膜层及衬底，以在衬底内形成多个有源区的过程中，也会去除各图形化掩膜层（包括第三图形化掩膜层、第二图形化掩膜层、由第一图形化掩膜层转变的第四图形化掩膜层），在去除第二图形化掩膜层、第三图形化掩膜层及第四图形化掩膜层的过程中，均不涉及灰化工艺，使得第一开口图案和第二开口图案的结构一致，进而可以有效改善最终形成的有源区的形貌，确保形成的有源区具有更好的均匀性（沿第一方向，相邻有源区之间的间距均相等），不会存在桥接缺陷等问题，进而确保器件的性能；同时，上述半导体结构的制作方法还可以减少制程工艺，降低成本，提高产率。

附图说明

为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一个实施例中提供的半导体结构的制作方法的流程图；

图2为本申请的半导体结构的制作方法中步骤S10所得结构的截面结构示意图；

图3为本申请的半导体结构的制作方法中形成介质层后所得结构的截面结构示意图；

图4为本申请的半导体结构的制作方法中步骤S11所得结构的截面结构示意图；

图5为本申请的半导体结构的制作方法中步骤S1232所得结构的截面结构示意图；

图6为本申请的半导体结构的制作方法中步骤S1233所得结构的截面结构示意图；

图7为本申请的半导体结构的制作方法中步骤S131所得结构的截面结构示意图；

图8为本申请的半导体结构的制作方法中步骤S132所得结构的截面结构示意图；

图9为本申请的半导体结构的制作方法中步骤S1331所得结构的截面结构示意图；

图10为本申请的半导体结构的制作方法中步骤S1332所得结构的截面结构示意图；

图11为本申请的半导体结构的制作方法中步骤S1333所得结构的截面结构示意图；

图12为本申请的半导体结构的制作方法中步骤S1335所得结构的截面结构示意图；

图13为本申请的半导体结构的制作方法中，步骤S14中基于第三图形化掩膜层刻蚀第二掩膜层之后所得结构的截面结构示意图；

图14为本申请的半导体结构的制作方法中基于图形化介质层刻蚀衬底后所得结构的截面结构示意图；

图15为本申请的半导体结构的制作方法中步骤S15所得结构的局部俯视结构示意图；

图16为本申请的半导体结构的制作方法中步骤S15所得结构的截面结构示意图。

附图标记说明：

10、衬底；11、介质层；111、图形化介质层；12、有源区；20、第一图形化掩膜层；201、第一掩膜图案；30、第二图形化掩膜层；301、第一开口图案；302、第一掩膜层；303、第二掩膜层；40、第三图形化掩膜层；401、第二开口图案；402、第三掩膜层；403、第四掩膜层；50、第一光刻掩膜层；501、第一光刻胶层；502、第一修正掩膜层；60、第二光刻掩膜层；601、第二光刻胶层；602、第二修正掩膜层；6021、第二修正掩膜材料层。

具体实施方式

为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。

可以理解，本申请所使用的术语“第一”、“第二”等可在本文中用于描述各种元件，但这些元件不受这些术语限制。这些术语仅用于将第一个元件与另一个元件区分。举例来说，在不脱离本申请的范围的情况下，可以将第一电源输入端称为第二电源输入端，且类似地，可将第二电源输入端称为第一电源输入端。第一电源输入端和第二电源输入端两者都是电源输入端，但其不是同一电源输入端。

可以理解，以下实施例中的“连接”，如果被连接的电路、模块、单元等相互之间具有电信号或数据的传递，则应理解为“电连接”、“通信连接”等。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。

在相关技术中，有源区的制作方法主要包括如下步骤：于衬底上形成具有第一掩膜图案的第一图形化掩膜层，第一图形化掩膜层一般为多晶硅层；形成填充第一图形化掩膜层的间隙且覆盖第一图形化掩膜层的第一旋涂碳层，对第一旋涂碳层进行图形化以形成第二图形化掩膜层；基于第二图形化掩膜层刻蚀第一图形化掩膜层，以将第一掩膜图案切断为多个间隔排布的第二掩膜图案；采用灰化工艺去除第二图形化掩膜层；形成覆盖第二掩膜图案的第二旋涂碳层，对第二旋涂碳层进行图形化以形成第三图形化掩膜层；基于第三图形化掩膜层刻蚀第二掩膜图案以将第二掩膜图案进一步切断为多个间隔排布的第三掩膜图案，第三掩膜图案定义出有源区的形状及位置；采用灰化工艺去除第三图形化掩膜层；基于具有第三掩膜图案的第一图形化掩膜层刻蚀衬底，以形成有源区。

在上述工艺中，由于形成第二掩膜图案后需要采用灰化工艺去除第二图形化掩膜层，而在形成第三掩膜图案后也需要采用灰化工艺去除第三图形化掩膜层；灰化工艺过程中会使用到氧气，而第一图形化掩膜层又为多晶硅，在灰化工艺过程中，氧气会将多晶硅氧化。第二掩膜图案的两端会受到两次灰化工艺的氧化影响（即后续形成的第三掩膜图案先释放的一端），而第三掩膜图案形成过程中新打开的一端仅会受到一次灰化工艺的氧化影响，这就会导致灰化工艺去除第三图形化掩膜层之后，第三掩膜图案相对两端的结构形貌不一致，在基于具有第三掩膜图案的第一图形化掩膜层刻蚀衬底形成有源区的时候，会导致形成的有源区均匀性较差，甚至可能会存在桥接缺陷（Bridge Defect）等问题，进而影响器件的性能。

请参阅图1，本申请提供一种半导体结构的制作方法，半导体结构的制作方法包括：

S10：提供衬底；

S11：于衬底上形成第一图形化掩膜层，第一图形化掩膜层包括多个第一掩膜图案，多个第一掩膜图案均沿第一方向延伸，且沿第二方向平行间隔排布；第二方向与第一方向相交；

S12：形成第二图形化掩膜层，第二图形化掩膜层填满第一图形化掩膜层的间隙且覆盖第一图形化掩膜层；第二图形化掩膜层内具有多个第一开口图案，多个第一开口图案于第一图形化掩膜层上表面的正投影均位于第一掩膜图案上；位于每个第一掩膜图案上的多个第一开口图案的正投影沿第一方向间隔分布，且沿第二方向横跨第一掩膜图案；

S13：于第二图形化掩膜层上形成第三图形化掩膜层，第三图形化掩膜层内具有多个第二开口图案，多个第二开口图案于第一图形化掩膜层上表面的正投影均位于第一掩膜图案上；位于每个第一掩膜图案上的多个第二开口图案的正投影沿第一方向间隔分布，且沿第二方向横跨第一掩膜图案，以及位于每个第一掩膜图案上的单个第二开口图案的正投影与位于每个第一掩膜图案上的单个第一开口图案的正投影沿第一方向依次交替间隔排布；

S14：基于第三图形化掩膜层刻蚀第二图形化掩膜层、第一图形化掩膜层及衬底，以在衬底内形成多个有源区；刻蚀第一图形化掩膜层之后，第一图形化掩膜层转变为第四图形化掩膜层。

上述半导体结构的制作方法中，在形成具有第一开口图案的第二图形化掩膜层之后，直接于第二图形化掩膜层上形成具有第二开口图案的第三图形化掩膜层，再基于第三图形化掩膜层刻蚀第二图形化掩膜层、第一图形化掩膜层及衬底，以形成多个有源区。上述制作方法中，在基于第三图形化掩膜层刻蚀第二图形化掩膜层、第一图形化掩膜层及衬底，以在衬底内形成多个有源区的过程中，会在同一刻蚀工艺（即一体化刻蚀工艺）中去除各图形化掩膜层（包括第三图形化掩膜层、第二图形化掩膜层、由第一图形化掩膜层转变的第四图形化掩膜层），在去除第二图形化掩膜层、第三图形化掩膜层及第四图形化掩膜层的过程中，均不涉及灰化工艺，使得第一开口图案和第二开口图案的结构一致，进而可以有效改善最终形成的有源区的形貌，确保形成的有源区具有更好的均匀性（沿第一方向，相邻有源区之间的间距均相等），不会存在桥接缺陷等问题，进而确保器件的性能；同时，上述半导体结构的制作方法还可以减少制程工艺，降低成本，提高产率。

在步骤S10中，请参阅图1中的S10步骤及图2，提供衬底10。

作为示例，衬底10可以包括但不仅限于硅衬底、氮化镓衬底或碳化硅衬底等等；本实施例中，衬底10为硅衬底。

作为示例，请参阅图3，步骤S10之后，还可以包括如下步骤：于衬底10的上表面形成介质层11。

作为示例，介质层11可以包括但不仅限于氧化硅层；具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或热氧化工艺形成介质层11；本实施例中，可以采用热氧化工艺对衬底10进行热氧化处理，以于衬底10的上表面形成介质层11。

在步骤S11中，请参阅图1中的S11步骤及图4，于衬底10上形成第一图形化掩膜层20，第一图形化掩膜层20包括多个第一掩膜图案201，多个第一掩膜图案201均沿第一方向延伸，且沿第二方向平行间隔排布；第二方向与第一方向相交。

具体的，第一方向为如图15中的X方向，第二方向为如图15中的Y方向。

作为示例，步骤S11中，于衬底10上形成第一图形化掩膜层20可以包括如下步骤：

S111：于衬底10上形成第一图形化掩膜材料层（未示出）；具体的，可以于介质层11的上表面形成第一图形化掩膜材料层；更为具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成第一图形化掩膜材料层；第一图形化掩膜材料层可以包括但不仅限于多晶硅层；

S112：于第一图形化掩膜材料层的上表面形成硬掩膜叠层（未示出）；硬掩膜叠层可以包括由下至上依次叠置的第二硬掩膜叠层及第一硬掩膜叠层；所述第一硬掩膜叠层和第二硬掩膜叠层均包括由下至上依次叠置的旋涂掩膜层（例如，旋涂碳层SOC或旋涂硬掩膜层SOH）和氮氧化硅层（SiON）；具体的，可以采用但不仅限于旋涂工艺形成旋涂掩膜层，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成氮氧化硅层；

S113：于硬掩膜叠层的上表面形成光刻胶层；对光刻胶层进行曝光显影，以得到图形化光刻胶层；具体的，可以采用但不仅限于旋涂工艺形成光刻胶层；

S114：基于图形化光刻胶层刻蚀第一硬掩膜叠层，以形成第一硬掩膜图形；具体的，可以采用但不仅限于干法刻蚀工艺刻蚀第一硬掩膜叠层；

S115：去除图形化光刻胶层；具体的，可以采用但不仅限于灰化工艺去除图形化光刻胶层；

S116：于第一硬掩膜图形的侧壁形成第一侧墙图形；具体的，可以于第一硬掩膜图形的顶部、侧壁及第一硬掩膜图形之间形成第一侧墙材料层，采用干法刻蚀工艺去除位于第一硬掩膜图形顶部及第一硬掩膜图形之间的第一侧墙材料层，以得到第一侧墙图形；第一侧墙图形可以包括但不仅限于氧化硅图形；

S117：去除第一硬掩膜图形；具体的，可以采用但不仅限于刻蚀工艺去除第一硬掩膜图形；

S118：基于第一侧墙图形刻蚀第二硬掩膜叠层，以形成第二硬掩膜图形；具体的，可以采用但不仅限于干法刻蚀工艺刻蚀第二硬掩膜叠层；

S119：去除第一侧墙图形；具体的，可以采用但不仅限于干法刻蚀工艺去除第一侧墙图形；

S1110：于第二硬掩膜图形的侧壁形成第二侧墙图形；具体的，可以于第二硬掩膜图形的顶部、侧壁及第二硬掩膜图形之间形成第二侧墙材料层，采用干法刻蚀工艺去除位于第二硬掩膜图形顶部及第二硬掩膜图形之间的第二侧墙材料层，以得到第二侧墙图形；第二侧墙图形可以包括但不仅限于氧化硅图形；

S1111：去除第二硬掩膜图形；具体的，可以采用但不仅限于刻蚀工艺去除第二硬掩膜图形；

S1112：基于第二侧墙图形刻蚀第一图形化掩膜材料层，以得到第一图形化掩膜层20；具体的，可以采用但不仅限于干法刻蚀工艺刻蚀第一图形化掩膜材料层；

S1113：去除第二侧墙图形；具体的，可以采用但不仅限于干法刻蚀工艺去除第二侧墙图形。

具体的，第一掩膜图案201的高度可以等于第一图形化掩膜层20的厚度，以确保第一掩膜图案201之间的间隙可以沿厚度方向贯穿第一图形化掩膜层20。

在步骤S12中，请参阅图1中的S12步骤及图5至图6，形成第二图形化掩膜层30，第二图形化掩膜层30填满第一图形化掩膜层20的间隙且覆盖第一图形化掩膜层20；第二掩膜图形30内具有多个第一开口图案301，多个第一开口图案301于第一图形化掩膜层20上表面的正投影均位于第一掩膜图案201上；位于每个第一掩膜图案201上的多个第一开口图案301的正投影沿第一方向间隔分布，且沿第二方向横跨第一掩膜图案201。

需要说明的是，“第一图形化掩膜层20的间隙”可以是指第一图形化掩膜层20内形成的间隙，譬如，相邻第一掩膜图案201之间的间隙等等。

作为示例，多个第一掩膜图案201沿第二方向等间距间隔排布。

作为示例，如图5及图6所示，步骤S12中，形成第二图形化掩膜层30可以包括：

S121：形成第一掩膜层302，第一掩膜层302填满第一图形化掩膜层20的间隙且覆盖第一图形化掩膜层20；具体的，第一掩膜层302覆盖第一掩膜图案201，并填满第一掩膜图案201之间的间隙；

S122：于第一掩膜层302的上表面形成第二掩膜层303；

S123：至少刻蚀第二掩膜层303，以形成具有第一开口图案301的第二图形化掩膜层30，第一开口图案301至少沿厚度方向贯穿第二掩膜层303。

具体的，步骤S121中，可以采用但不仅限于旋涂工艺形成旋涂碳层或旋涂硬掩膜层作为第一掩膜层302。

具体的，步骤S122中，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等等形成第二掩膜层303；第二掩膜层303可以包括但不仅限于氮氧化硅层。

具体的，步骤S123中可以包括如下步骤：

S1231：于第二掩膜层303的上表面形成第一光刻掩膜层50，第一光刻掩膜层50可以包括具有第一通孔（未标示出）的第一光刻胶层501及位于第一通孔侧壁的第一修正掩膜层502，如图5所示；第一修正掩膜层502可以包括但不仅限于介质层，譬如氧化硅层等等；

S1232：基于第一光刻掩膜层50刻蚀第二掩膜层303，如图5所示；在一个示例中，可以基于第一光刻掩膜层50仅刻蚀第二掩膜层303，只于第二掩膜层303内形成第一开口图案301，如图5所示；

在另一个示例中，步骤S1232之后，还可以包括如下步骤：

S1233：继续刻蚀第一掩膜层302，以使得第一开口图案301沿厚度方向贯穿第二掩膜层303之后，还延伸至第一掩膜层302内，如图6所示。

作为示例，形成第一开口图案301之后，还包括去除第一光刻掩膜层50的步骤；具体的，可以采用研磨工艺、刻蚀工艺及灰化工艺中的至少一种去除第一光刻掩膜层50。

作为示例，第一开口图案301的宽度可以大于或等于第一掩膜图案201的宽度，以确保第一开口图案301可以将第一掩膜图案201切断为多个间隔排布的子掩膜图案。

在步骤S13中，请参阅图1中的S13步骤及图7至图12，于第二图形化掩膜层30上形成第三图形化掩膜层40，第三图形化掩膜层40内具有第二开口图案401，多个第二开口图案401于第一图形化掩膜层20上表面的正投影均位于第一掩膜图案201上；位于每个第一掩膜图案201上的多个第二开口图案401的正投影沿第一方向间隔分布，且沿第二方向横跨第一掩膜图案201，以及位于每个第一掩膜图案201上的单个第二开口图案401的正投影与位于每个第一掩膜图案20上的单个第一开口图案201的正投影沿第一方向依次交替间隔排布。

作为示例，在步骤S13中，于第二图形化掩膜层30上形成第三图形化掩膜层40可以包括如下步骤：

S131：形成第三掩膜层402，第三掩膜层402填满第一开口图案301，并覆盖第二图形化掩膜层30，如图7所示；

S132：于第三掩膜层402的上表面形成第四掩膜层403，如图8所示；

S133：刻蚀第四掩膜层403及第三掩膜层402，以形成具有第二开口图案401的第三图形化掩膜层40，第二开口图案401沿厚度方向贯穿第四掩膜层403和第三掩膜层402，如图9至图12。

具体的，步骤S131中，可以采用但不仅限于旋涂工艺形成旋涂碳层或旋涂硬掩膜层作为第三掩膜层402。步骤S132中，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺等等形成第四掩膜层403；第四掩膜层403可以包括但不仅限于氮氧化硅层。

具体的，步骤S133中可以包括如下步骤：

S1331：于第四掩膜层403的上表面形成第二光刻胶层601，第二光刻胶层601内具有第二通孔（未标示出）；形成第二修正掩膜材料层6021，第二修正掩膜材料层6021覆盖第二光刻胶层601的上表面、第二通孔的侧壁及第二通孔的底部，如图9所示；具体的，第二修正掩膜材料层6021可以包括但不仅限于介质层，譬如氧化硅层等等；

S1332：去除位于第二光刻胶层601上表面及第二通孔底部的第二修正掩膜材料层6021，以得到位于第二通孔侧壁的第二修正掩膜层602，第二修正掩膜层602与第二光刻胶层601共同构成第二光刻掩膜层60，如图10所示；具体的，可以采用但不仅限于光刻及干法刻蚀工艺去除位于第二光刻胶层601上表面及第二通孔底部的第二修正掩膜材料层6021；

S1333：基于第二光刻掩膜层60刻蚀第四掩膜层403，如图11所示；具体的，可以采用但不仅限于干法刻蚀工艺基于第二光刻掩膜层60刻蚀第四掩膜层403；

S1334：基于第二光刻掩膜层60刻蚀第三掩膜层402，以形成具有第二开口图案401的第三图形化掩膜层40，第二开口图案401沿厚度方向贯穿第四掩膜层403和第三掩膜层402，如图12所示；可以采用但不仅限于干法刻蚀工艺基于第二光刻掩膜层60刻蚀第三掩膜层402；

S1335：去除第二光刻掩膜层60，如图12所示；具体的，可以采用研磨工艺、刻蚀工艺及灰化工艺中的至少一种去除第二光刻掩膜层60。

作为示例，第二开口图案401的宽度可以大于或等于第一掩模图案201的宽度，以确保第二开口图案401可以将各子掩膜图案切割为多个沿第一方向间隔排布的第二掩膜图案。

在步骤S14中，请参阅图1中的S14步骤及图13至图14，基于第三图形化掩膜层40刻蚀第二图形化掩膜层30、第一图形化掩膜层20及衬底10，以形成多个有源区12。

作为示例，第二掩膜层303与第一掩膜层302的刻蚀选择比不同，第二掩膜层303与第三掩膜层402的刻蚀选择比不同，且第三掩膜层402与第四掩膜层403的刻蚀选择比不同。基于各掩膜层的不同的刻蚀选择比，有利于图案的转移。

作为示例，第四掩膜层403的材料可以与第二掩膜层303的材料相同。在步骤S14中，可以先基于第三图形化掩膜层40刻蚀第二掩膜层303，在刻蚀第二掩膜层303的同时，第四掩膜层403也会一并被去除，如图13所示。

作为示例，第三掩膜层402的材料可以与第一掩膜层302的材料相同。在步骤S14中，基于第三图形化掩膜层40刻蚀第二掩膜层303之后，继续刻蚀第一掩膜层302，在刻蚀第一掩膜层302的同时，第三掩膜层402也会一并被去除。在刻蚀第一掩膜层302之后，第三图形化掩膜层40在刻蚀的作用下被完全去除。

作为示例，刻蚀第一图形化掩膜层20之后，第一开口图案301及第二开口图案401转移至第一图形化掩膜层20内，以将各第一掩膜图案201切断为多个沿第一方向间隔排布的第二掩膜图案（未标示出）；所有的第二掩膜图案共同形成第四图形化掩膜层。

作为示例，在步骤S14中，形成第四图形化掩膜层之后，还包括采用刻蚀工艺去除第一掩膜层302。

作为示例，当衬底10的上表面形成有介质层11时，形成第四图形化掩膜层之后，基于第四图形掩膜层刻蚀介质层11，以得到图形化介质层111。第一掩膜层302可以在刻蚀介质层11的过程中被一并去除，也可以在刻蚀介质层11之前采用独立的刻蚀工艺去除。

作为示例，得到图形化介质层111之后，可以基于图形化介质层111刻蚀衬底10，以得到有源区12。

作为示例，步骤S14之后，还可以包括如下步骤：

S15：去除图形化介质层111，该步骤后所得结构如图15及图16所示。

具体的，可以采用但不仅限于研磨工艺或刻蚀工艺去除图形化介质层111。

作为示例，上述各刻蚀过程中，均可以采用但不仅限于干法刻蚀工艺进行刻蚀。

作为示例，可以采用一体化刻蚀（AIO，All In One）工艺在同一刻蚀机台内基于第三图形化掩膜层40刻蚀第二图形化掩膜层30、第一图形化掩膜层20及衬底10（当有介质层11时，还包括刻蚀介质层11），相较于逐层刻蚀并去除图形化掩膜层的工艺，在刻蚀至衬底10之前无需将衬底转移至不同的刻蚀机台且无需对腔室进行清洗的步骤，可以大大减少工艺等待的时间（Waiting Time），可以提高工作效率。而且，去除各图形化掩膜层（包括第三图形化掩膜层、第二图形化掩膜层、由第一图形化掩膜层转变的第四图形化掩膜层）的过程也是在一体化刻蚀工艺中完成的。

具体的，以包括介质层11的衬底为例，说明一体化刻蚀工艺的步骤，可以包括：

基于包括第三掩膜层402和第四掩膜层403的第三图形化掩膜层40刻蚀第二掩膜层303，以将第二开口图案转移至第二掩膜层303，得到第二参考掩膜层；并刻蚀去除第四掩膜层403；

基于第二参考掩膜层刻蚀第一掩膜层302，得到第一参考掩膜层；并刻蚀去除第三掩膜层402；

刻蚀去除第二掩膜层303；

基于第一参考掩膜层刻蚀第一图形化掩膜层，得到第四图形化掩膜层；

刻蚀去除第一参考掩膜层；

基于第四图形化掩膜层刻蚀介质层11，得到图形化介质层111；

刻蚀去除第四图形化掩膜层；

基于图形化介质层111刻蚀衬底，得到有源区；

刻蚀去除图形化介质层111。

作为示例，刻蚀衬底10之后，会在衬底10内形成浅沟槽（未标示出），浅沟槽将衬底10隔离成多个有源区12。

作为示例，沿第一方向，相邻有源区12之间的间距均相等。这是由于本实施例的半导体结构的制作方法中，在去除第二图形化掩膜层30、第三图形化掩膜层40及第四图形化掩膜层的过程中，均不涉及灰化工艺，使得形成在第四图形化掩膜层中的各开口图案的结构一致，可以确保第二掩膜图案相对两端具有相同的结构形貌，确保形成的有源区12具有较好的均匀性，此时，沿第一方向，相邻有源区12之间的间距均相等。

具体的，多个有源区12可以分为多个有源组（未标示出），各有源组内均包括多个沿第一方向等间距间隔排布的有源区12，多个有源组沿第二方向等间距间隔排布。

作为示例，步骤S15之后，还可以包括如下步骤：

S16：于浅沟槽内形成浅沟槽隔离结构（未示出）。

作为示例，在步骤S16中，于浅沟槽内形成浅沟槽隔离结构可以包括如下步骤：

S161：于衬底10的上表面、浅沟槽的侧壁及底部形成垫氧化层（未示出）；具体的，可以采用但不仅限于热氧化工艺、物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成垫氧化层；本实施例中，采用热氧化工艺形成氧化硅层作为垫氧化层；

S162：于垫氧化层的上表面形成填充介质层（未示出），填充介质层覆盖垫氧化层的上表面，并填满浅沟槽；具体的，可以采用但不仅限于物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺形成填充介质层；填充介质层可以包括但不仅限于氧化硅层或氮化硅层等等；

S163：去除位于衬底10上的填充介质层及位于衬底10上的垫氧化层，保留于浅沟槽内的垫氧化层及填充介质层共同构成浅沟槽隔离结构；具体的，可以采用但不仅限于化学机械研磨工艺或刻蚀工艺去除位于衬底10上的填充介质层及位于衬底10上的垫氧化层。

作为示例，在步骤S15与步骤S16之间，还可以包括对步骤S15之后的衬底10进行清洗的步骤。具体清洗的方式为本领域技术人员所熟知，在此不再赘述。

在另一个实施例中，请结合图1继续参阅图2至图16，本申请还提供一种半导体结构，半导体结构可以包括：衬底10，衬底10内具有多个有源区12；各有源区12均沿第一方向（如图15中的X方向）延伸，多个有源区12沿第一方向及第二方向（如图15中的Y方向）均间隔排布，第一方向与第二方向相交；沿第一方向，相邻有源区12之间的间距均相等。

作为示例，本实施例中的半导体结构可以采用如上述图1至图16的半导体结构的制作方法制作而得到。

本实施例中的半导体结构中，各有源区12均具有较好的均匀性，不会存在桥接缺陷等问题，进而确保器件的性能。

作为示例，多个有源区12可以分为多个有源组（未标示出），各有源组内均包括多个沿第一方向等间距间隔排布的有源区12，多个有源组沿第二方向等间距间隔排布。

作为示例，衬底10可以包括但不仅限于硅衬底、氮化镓衬底或碳化硅衬底等等；本实施例中，衬底10为硅衬底。

作为示例，衬底10内具有浅沟槽（未标示出），浅沟槽于衬底10内隔离出多个有源区12。

作为示例，半导体结构还可以包括浅沟槽隔离结构（未示出），浅沟槽隔离结构位于浅沟槽内；浅沟槽隔离结构可以包括：

垫氧化层（未示出），位于浅沟槽的侧壁及底部；

填充介质层（未示出），位于垫氧化层的表面，且填满浅沟槽。

作为示例，垫氧化层可以包括但不仅限于氧化硅层；填充介质层可以包括但不仅限于氧化硅层或氮化硅层。

作为示例，垫氧化层的厚度可以明显小于填充介质层的厚度。

在本说明书的描述中，参考术语“其中一个实施例”、“其他实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述。然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种半导体结构的制作方法，其特征在于，包括：

提供衬底；

于所述衬底上形成第一图形化掩膜层，所述第一图形化掩膜层包括多个第一掩膜图案，多个所述第一掩膜图案沿第一方向延伸,且沿第二方向间隔排布；所述第二方向与所述第一方向相交；

形成第二图形化掩膜层，所述第二图形化掩膜层填满所述第一图形化掩膜层的间隙且覆盖所述第一图形化掩膜层；所述第二图形化掩膜层内具有多个第一开口图案，多个所述第一开口图案于所述第一图形化掩膜层上表面的正投影均位于所述第一掩膜图案上；位于每个所述第一掩膜图案上的多个所述第一开口图案的正投影沿所述第一方向间隔分布，且沿所述第二方向横跨所述第一掩膜图案；

于所述第二图形化掩膜层上形成第三图形化掩膜层，所述第三图形化掩膜层内具有多个第二开口图案，多个所述第二开口图案于所述第一图形化掩膜层上表面的正投影均位于所述第一掩膜图案上；位于每个所述第一掩膜图案上的多个所述第二开口图案的正投影沿所述第一方向间隔分布，且沿所述第二方向横跨所述第一掩膜图案，以及位于每个所述第一掩膜图案上的单个所述第二开口图案的正投影与位于每个所述第一掩膜图案上的单个所述第一开口图案的正投影沿所述第一方向依次交替间隔排布；

基于所述第三图形化掩膜层刻蚀所述第二图形化掩膜层、所述第一图形化掩膜层及所述衬底，以在所述衬底内形成多个有源区；刻蚀所述第一图形化掩膜层之后，所述第一图形化掩膜层转变为第四图形化掩膜层。

2.根据权利要求1所述的半导体结构的制作方法，其特征在于，形成第二图形化掩膜层，包括：

形成第一掩膜层，所述第一掩膜层填满所述第一图形化掩膜层的间隙且覆盖所述第一图形化掩膜层；

于所述第一掩膜层的上表面形成第二掩膜层；

至少刻蚀所述第二掩膜层，以形成具有所述第一开口图案的所述第二图形化掩膜层，所述第一开口图案至少沿厚度方向贯穿所述第二掩膜层。

3.根据权利要求2所述的半导体结构的制作方法，其特征在于，于所述第二图形化掩膜层上形成第三图形化掩膜层，包括：

形成第三掩膜层，所述第三掩膜层填满所述第一开口图案，并覆盖所述第二图形化掩膜层；

于所述第三掩膜层的上表面形成第四掩膜层；

刻蚀所述第四掩膜层及所述第三掩膜层，以形成具有所述第二开口图案的所述第三图形化掩膜层，所述第二开口图案沿厚度方向贯穿所述第四掩膜层和所述第三掩膜层。

4.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述第二掩膜层与所述第一掩膜层的刻蚀选择比不同，所述第二掩膜层与所述第三掩膜层的刻蚀选择比不同，且所述第三掩膜层与所述第四掩膜层的刻蚀选择比不同。

5.根据权利要求3所述的半导体结构的制作方法，其特征在于，所述第一掩膜层及所述第三掩膜层均包括旋涂碳层或旋涂硬掩膜层；所述第二掩膜层及所述第四掩膜层均包括氮氧化硅层；所述第一图形化掩膜层包括多晶硅层。

6.根据权利要求1所述的半导体结构的制作方法，其特征在于，沿所述第一方向，相邻所述有源区之间的间距均相等。

7.根据权利要求1所述的半导体结构的制作方法，其特征在于，刻蚀所述第一图形化掩膜层之后，所述第一开口图案及所述第二开口图案转移至所述第一图形化掩膜层内，以将各所述第一掩膜图案切断为多个沿所述第一方向间隔排布的第二掩膜图案；所有的所述第二掩膜图案共同形成所述第四图形化掩膜层。

8.根据权利要求1至7中任一项所述的半导体结构的制作方法，其特征在于，采用一体化刻蚀工艺在同一刻蚀机台内基于所述第三图形化掩膜层刻蚀所述第二图形化掩膜层、所述第一图形化掩膜层及所述衬底。

9.一种半导体结构，其特征在于，包括：衬底，所述衬底内具有多个有源区，各所述有源区均沿第一方向延伸，多个所述有源区沿所述第一方向及第二方向均间隔排布，所述第一方向与所述第二方向相交；沿所述第一方向，相邻所述有源区之间的间距均相等。

10.根据权利要求9所述的半导体结构，其特征在于，多个所述有源区分为多个有源组，各所述有源组内均包括多个沿所述第一方向等间距间隔排布的所述有源区，多个所述有源组沿所述第二方向等间距间隔排布。