CN117373512A - 半导体存储装置 - Google Patents

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Abstract

根据一个实施方式，半导体存储装置具备第1存储晶体管、第1晶体管、第2晶体管及第1配线。另外，具备连接于第1存储晶体管、第1晶体管、第2晶体管的栅极电极的第2配线、第3配线及第4配线。从删除动作的第1时点到第1时点之后的第2时点，第1配线的电压从第1电压增大到大于第2配线～第4配线的电压的第2电压。从第2时点到第2时点之后的第3时点，第1配线的电压从第2电压增大到第3电压，第3配线的电压从第4电压增大到大于第2配线的电压及第4配线的电压且小于第3电压的第5电压。

Description

半导体存储装置
分案申请的相关信息
本案是分案申请。该分案的母案是申请日为2019年7月1日、申请号为201910585438.3、发明名称为“半导体存储装置”的发明专利申请案。
[相关申请的引用]
本申请基于在2019年3月7日提出申请的现有日本专利申请第2019-041174号的优先权的利益，且寻求该利益，该日本专利申请的内容整体通过引用包含在本申请。
技术领域
以下所记载的实施方式涉及一种半导体存储装置。
背景技术
已知有一种半导体存储装置，其具备：第1配线；第1存储晶体管，连接于第1配线；第1晶体管，连接于第1配线及第1存储晶体管之间；第2配线，连接于第1存储晶体管的栅极电极；及第3配线，连接于第1晶体管的栅极电极。
发明内容
本发明的一个实施方式提供一种合适且高速地动作的半导体存储装置。
一实施方式分半导体存储装置具备：第1配线；第1存储晶体管，连接于第1配线；第1晶体管，连接于第1配线及第1存储晶体管之间；第2晶体管，连接于第1配线及第1晶体管之间；第2配线，连接于第1存储晶体管的栅极电极；第3配线，连接于第1晶体管的栅极电极；第4配线，连接于第2晶体管的栅极电极；以及控制电路，能够执行删除第1存储晶体管的数据的删除动作。控制电路从删除动作的第1时点到第1时点之后的第2时点，使第1配线的电压从第1电压增大到大于第2配线的电压、第3配线的电压及第4配线的电压的第2电压。另外，从第2时点到第2时点之后的第3时点，使第1配线的电压从第2电压增大到第3电压，使第3配线的电压从第4电压增大到大于第2配线的电压及第4配线的电压且小于第3电压的第5电压。
根据上述构成，能够提供一种合适且高速地动作的半导体存储装置。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的示意性框图。
图2是表示该半导体存储装置的构成的示意性俯视图。
图3是图2的A所表示的部分的放大图。
图4是沿B-B'线切断图3所示的构造并在箭头方向上观察该构造的剖视图。
图5是图4的C所表示的部分的放大图。
图6是表示第1实施方式的半导体存储装置的构成的示意性剖视图。
图7是用来对读出动作进行说明的示意性剖视图。
图8是用来对写入动作进行说明的示意性剖视图。
图9是用来对删除动作进行说明的示意性剖视图。
图10是用来对删除动作进行说明的示意性波形图。
图11是用来对第2实施方式的半导体存储装置进行说明的示意性剖视图。
图12是用来对删除动作进行说明的示意性波形图。
图13是用来对第3实施方式的半导体存储装置进行说明的示意性剖视图。
图14是用来对该半导体存储装置的制造方法进行说明的示意性剖视图。
图15是用来对该制造方法进行说明的示意性剖视图。
图16是用来对该制造方法进行说明的示意性剖视图。
图17是用来对该制造方法进行说明的示意性剖视图。
图18是用来对该制造方法进行说明的示意性剖视图。
图19是用来对该制造方法进行说明的示意性剖视图。
图20是用来对该制造方法进行说明的示意性剖视图。
图21是用来对该制造方法进行说明的示意性剖视图。
图22是用来对该制造方法进行说明的示意性剖视图。
图23是用来对该制造方法进行说明的示意性剖视图。
图24是用来对该制造方法进行说明的示意性剖视图。
图25是用来对该制造方法进行说明的示意性剖视图。
图26是用来对该制造方法进行说明的示意性剖视图。
图27是用来对该制造方法进行说明的示意性剖视图。
图28是用来对该制造方法进行说明的示意性剖视图。
图29的(a)～(d)是用来对另一实施方式中的半导体装置的删除动作进行说明的示意性波形图。
具体实施方式
一实施方式的半导体存储装置具备：第1配线；第1存储晶体管，连接于第1配线；第1晶体管，连接于第1配线及第1存储晶体管之间；第2晶体管，连接于第1配线及第1晶体管之间；第2配线，连接于第1存储晶体管的栅极电极；第3配线，连接于第1晶体管的栅极电极；第4配线，连接于第2晶体管的栅极电极；以及控制电路，能够执行删除第1存储晶体管的数据的删除动作。控制电路从删除动作的第1时点到第1时点之后的第2时点，使第1配线的电压从第1电压增大到大于第2配线的电压、第3配线的电压及第4配线的电压的第2电压。另外，从第2时点到第2时点之后的第3时点，使第1配线的电压从第2电压增大到第3电压，使第3配线的电压从第4电压增大到大于第2配线的电压及第4配线的电压且小于第3电压的第5电压。
一实施方式的半导体存储装置具备：第1配线；第1存储晶体管，连接于第1配线；第1晶体管，连接于第1配线及第1存储晶体管之间；第2晶体管，连接于第1配线及第1晶体管之间；第2配线，连接于第1存储晶体管的栅极电极；第3配线，连接于第1晶体管的栅极电极；第4配线，连接于第2晶体管的栅极电极；以及控制电路，能够执行删除第1存储晶体管的数据的删除动作。控制电路从删除动作的第1时点到第1时点之后的第2时点，使第3配线的电压从第1电压增大到大于第2配线的电压及第4配线的电压的第2电压。另外，从第2时点到第2时点之后的第3时点，使第3配线的电压从第2电压增大到第3电压，使第4配线的电压从第4电压增大到大于第2配线的电压且小于第3电压的第5电压。
接着，参照附图对实施方式的半导体存储装置进行详细说明。此外，并非通过这些实施方式限定本发明。另外，以下实施方式仅为一例，并非意图限定本发明而表示的。另外，以下附图是示意性的，存在为了便于说明而省略一部分构成等的情况。另外，存在对于多个实施方式，对共通的部分标注同一符号，且省略说明的情况。
另外，在本说明书中，在称为「半导体存储装置」的情况下，有时意指存储器裸芯片，有时也意指存储器芯片、存储卡、SSD(Solid State Drive，固态驱动器)等包含控制裸芯片的存储器系统。进而，有时也意指智能手机、平板终端、个人电脑等包含主机的构成。
另外，在本说明书中，在称为第1构成「电连接」于第2构成的情况下，可使第1构成直接连接于第2构成，也可使第1构成经由配线、半导体构件或晶体管等连接于第2构成。例如，在3个晶体管串联连接的情况下，即便第2个晶体管为断开(OFF)状态，第1个晶体管也「电连接」于第3个晶体管。
另外，在本说明书中，在称为第1构成「连接于」第2构成及第3构成之「间」的情况下，存在意指第1构成、第2构成及第3构成串联连接且第1构成设置在第2构成及第3构成的电流路径的情况。
另外，在本说明书中，在称为电路等使2个配线等「导通」的情况下，例如有时意指该电路等包含晶体管等，该晶体管等设置在2个配线之间的电流路径，而该晶体管等成为接通(ON)状态。
[第1实施方式]
[构成]
以下，参照附图，对第1实施方式的半导体存储装置的构成进行说明。
图1是表示第1实施方式的半导体存储装置的构成的示意性等效电路图。
本实施方式的半导体存储装置具备存储单元阵列MA、及控制存储单元阵列MA的周边电路PC。
存储单元阵列MA具备多个存储块MB。这些多个存储块MB分别具备多个子块SB。这些多个子块SB分别具备多个存储器串MS。这些多个存储器串MS的一端分别经由位线BL连接于周边电路PC。另外，这些多个存储器串MS的另一端分别经由共通的源极线SL连接于周边电路PC。
存储器串MS具备串联连接于位线BL及源极线SL之间的漏极选择晶体管STDT、漏极选择晶体管STD、多个存储单元MC、源极选择晶体管STS、及源极选择晶体管STSb。以下，有时将漏极选择晶体管STDT、漏极选择晶体管STD、源极选择晶体管STS、及源极选择晶体管STSb简称为选择晶体管(STDT、STD、STS、STSb)等。
存储单元MC是具备作为信道区域发挥功能的半导体层、包含电荷储存膜的栅极绝缘膜、及栅极电极的场效型晶体管(存储晶体管)。存储单元MC的阈值电压根据电荷储存膜中的电荷量变化。此外，在对应于1个存储器串MS的多个存储单元MC的栅极电极分别连接字线WL。这些字线WL分别共通地连接于1个存储块MB中的全部存储器串MS。
选择晶体管(STDT、STD、STS、STSb)是具备作为信道区域发挥功能的半导体层、栅极绝缘膜及栅极电极的场效型晶体管。在选择晶体管(STDT、STD、STS、STSb)的栅极电极分别连接选择栅极线(SGDT、SGD、SGS、SGSb)。漏极选择线SGDT共通地连接于1个存储块MB中的全部存储器串MS。漏极选择线SGD对应于子块SB设置，共通地连接于1个子块SB中的全部存储器串MS。源极选择线SGS及源极选择线SGSb共通地连接于1个存储块MB中的多个子块SB中的全部存储器串MS。
周边电路PC具备产生动作电压的动作电压产生电路21、对地址数据进行解码的地址解码器22、根据地址解码器22的输出信号对存储单元阵列MA传送动作电压的块选择电路23及电压选择电路24、连接于位线BL的感测放大器25、以及控制这些部件的序列产生器26。
动作电压产生电路21按照来自序列产生器26的控制信号，依次产生在对存储单元阵列MA进行读出动作、写入动作及删除动作时施加在位线BL、源极线SL、字线WL及选择栅极线(SGDT、SGD、SGS、SGSb)的多种动作电压，并输出到多个动作电压输出端子。
动作电压产生电路21例如具备多个电荷泵电路31a及多个调节器电路31b。电荷泵电路31a及调节器电路31b分别具备动作电压输出端子。
电荷泵电路31a例如按照时钟信号，将大于电源电压的电压输出到动作电压输出端子。在电荷泵电路31a的动作电压输出端子的电压小于指定电压的情况下，对电荷泵电路31a输入时钟信号。因此，动作电压输出端子的电压增大到指定电压。另一方面，在电荷泵电路31a的动作电压输出端子的电压大于指定电压的情况下，不对电荷泵电路31a输入时钟信号。因此，动作电压输出端子的电压减少到指定电压。此外，电荷泵电路31a的动作电压输出端子的电压例如能够由序列产生器26控制。
调节器电路31b例如连接于电荷泵电路31a的动作电压输出端子。在电荷泵电路31a的输出电压足够大的情况下，调节器电路31b的输出电压成为较电荷泵电路31a的输出电压小一定电压的电压。另一方面，在电荷泵电路31a的输出电压小于该一定电压的情况下，调节器电路31b的输出电压大致成为接地电压VSS左右的大小。
此外，在本实施方式中，在能够经由感测放大器25连接于位线BL的指定的电荷泵电路31a的动作电压输出端子连接着2个以上的调节器电路31b。这些2个以上的调节器电路31b中的一个调节器电路的动作电压输出端子连接于漏极选择线SGD，另一个调节器电路的动作电压输出端子连接于漏极选择线SGDT。
地址解码器22具备多个块选择线32及多个电压选择线33。例如，地址解码器22按照来自序列产生器26的控制信号依次参照地址寄存器的地址数据，对该地址数据进行解码，将对应于地址数据的指定的块选择线32及电压选择线33设为“H”状态，将除此以外的块选择线32及电压选择线33设为“L”状态。
块选择电路23具备对应于存储块MB的多个块选择部34。这些多个块选择部34分别具备对应于字线WL及选择栅极线(SGDT、SGD、SGS、SGSb)的多个块选择晶体管35。块选择晶体管35例如是场效型耐压晶体管。块选择晶体管35的一端分别电连接于对应的字线WL或选择栅极线(SGDT、SGD、SGS、SGSb)。另一端分别经由配线CG及电压选择电路24电连接于电荷泵电路31a或调节器电路31b的动作电压输出端子。栅极电极共通地连接于对应的块选择线32。
电压选择电路24具备对应于字线WL及选择栅极线(SGDT、SGD、SGS、SGSb)的多个电压选择部36。这些多个电压选择部36分别具备多个电压选择晶体管37。电压选择晶体管37例如为场效型耐压晶体管。电压选择晶体管37的一端分别经由配线CG及块选择电路23电连接于对应的字线WL或选择栅极线(SGDT、SGD、SGS、SGSb)。另一端分别电连接于对应的动作电压输出端子。栅极电极分别连接于对应的电压选择线33。
感测放大器25连接于多个位线BL。感测放大器25例如具备对应于位线BL的多个感测放大器单元。感测放大器单元分别具备基于在动作电压产生电路21中产生的电压对位线BL充电的箝位晶体管、感测位线BL的电压或电流的感测电路、保存该感测电路的输出信号或写入数据、验证通过标志等的多个锁存器、及逻辑电路。例如，逻辑电路在读出动作时，参照保存在锁存器的低阶页的数据特定出保存在存储单元MC的数据。另外，在写入动作时，参照保存在锁存器的低阶页的数据，控制位线BL的电压。
序列产生器26根据所输入的命令及半导体存储装置的状态，对动作电压产生电路21、地址解码器22及感测放大器25输出控制信号。例如，序列产生器26按照时钟信号依次参照指令寄存器的指令数据，对该指令数据进行解码，然后输出到动作电压产生电路21、地址解码器22及感测放大器25。
图2是本实施方式的半导体存储装置的示意性俯视图。如图2所示，本实施方式的半导体存储装置具备半导体基板100。在图示的示例中，在半导体基板100设置排列在X方向上的2个存储单元阵列MA。存储单元阵列MA具备排列在Y方向上的多个存储块MB。存储块MB具备排列在Y方向上的2个块构造BS。块构造BS具备排列在Y方向上的2个子块SB。
图3是图2的A所表示的部分的示意性放大图。如图3所示，在排列在Y方向上的2个块构造BS之间，设置在X方向上延伸的块构造间绝缘层ST。块构造BS具备在X方向上延伸的导电层110、以及以指定图案排列在X方向及Y方向上的多个半导体层120。另外，在排列在Y方向上的2个子块SB之间，设置在X方向上延伸的子块间绝缘层SHE。子块间绝缘层SHE在Y方向上将一部分导电层110及半导体层120分断。另外，在图3中，图示出排列在X方向上且在Y方向上延伸的多个位线BL。这些多个位线BL分别连接于各子块SB所包含的1个半导体层120。
图4是沿B-B'线切断图3所示的构造并在箭头方向上观察该构造的示意性剖视图。图5是图4的C所表示的部分的示意性放大图。
如图4所示，块构造BS具备排列在Z方向上的多个导电层110、在Z方向上延伸的多个半导体层120、以及分别设置在多个导电层110及多个半导体层120之间的多个栅极绝缘膜130。
导电层110作为存储单元MC等的栅极电极及字线WL等发挥功能。导电层110是在X方向上延伸的大致板状的导电层。导电层110例如可以包含氮化钛(TiN)及钨(W)的积层膜等，也可以包含含有磷(P)或硼(B)等杂质的多晶硅等。另外，在排列在Z方向上的多个导电层110之间，设置着氧化硅(SiO2)等绝缘层101。
在导电层110的下方设置着导电层111。导电层111作为源极选择晶体管STSb的栅极电极及源极选择线SGSb发挥功能。导电层111例如也可以包含含有磷(P)等杂质的多晶硅等。另外，在导电层111及导电层110之间，设置着氧化硅(SiO2)等绝缘层101。
在导电层111的下方设置着导电层112。导电层112作为源极线SL发挥功能。导电层112例如也可以包含含有硅化钨(WSi)等金属的导电层113、及含有磷(P)等N型杂质的多晶硅等导电层114。另外，在导电层112及导电层111之间，设置着氧化硅(SiO2)等绝缘层101。
半导体层120作为1个存储器串MS(图1)所包含的多个存储单元MC及选择晶体管(STDT、STD、STS、STSb)的信道区域发挥功能。半导体层120例如是多晶硅(Si)等半导体层。半导体层120例如具有大致有底圆柱状的形状，在中心部分设置着氧化硅等绝缘膜121。另外，半导体层120的外周面分别由导电层110包围。
在半导体层120的下端部及上端部，设置着含有磷(P)等N型杂质的杂质区域122、123。另外，在杂质区域122、123之间，设置着杂质浓度较这些杂质区域122、123小的非掺杂区域124。杂质区域122连接于导电层114，且与导电层111对向。非掺杂区域124与导电层111及排列在Z方向上的全部导电层110对向。杂质区域123经由接点CH连接于位线BL(图3)，且与设置在最上方的导电层110对向。
栅极绝缘膜130具有覆盖半导体层120的外周面及下端的大致有底圆柱状的形状。但是栅极绝缘膜130未设置在半导体层120及导电层114的连接部分。
例如图5所示，栅极绝缘膜130具备积层在半导体层120及导电层110之间的隧道绝缘膜131、电荷储存膜132、及块绝缘膜133。隧道绝缘膜131及块绝缘膜133例如为绝缘膜。电荷储存膜132例如是氮化硅(Si3N4)等能够储存电荷的膜。隧道绝缘膜131、电荷储存膜132、及块绝缘膜133具有大致圆柱状的形状，沿着半导体层120的外周面在Z方向上延伸。
此外，在图5中，示出栅极绝缘膜130具备氮化硅等电荷储存膜132的示例。然而，栅极绝缘膜130例如也可以具备含有N型或P型杂质的多晶硅等浮动栅极。
图6是本实施方式的半导体存储装置的示意性剖视图。
如图6所示，排列在Z方向上的多个导电层110中的位于最下层的多个导电层110作为源极选择线SGS(图1)及连接于该源极选择线SGS的多个源极选择晶体管STS的栅极电极发挥功能。在图示的示例中，介隔绝缘层101排列在Z方向上的多个源极选择线SGS相互电连接。另外，介隔块构造间绝缘层ST排列在Y方向上的多个源极选择线SGS相互电绝缘。
位于较所述导电层更靠上方的多个导电层110作为字线WL(图1)及连接于该字线WL的多个存储单元MC(图1)的栅极电极发挥功能。在图示的示例中，介隔绝缘层101排列在Z方向上的多个字线WL相互电绝缘。另外，介隔1个存储块MB所包含的块构造间绝缘层ST排列在Y方向上的2个字线WL相互电连接。
另外，位于较所述导电层更靠上方的多个导电层110作为漏极选择线SGD及连接于该漏极选择线SGD的多个漏极选择晶体管STD(图1)的栅极电极发挥功能。在图示的示例中，介隔绝缘层101排列在Z方向上的多个漏极选择线SGD相互电连接。另外，介隔块构造间绝缘层ST排列在Y方向上的2个漏极选择线SGD相互电绝缘。同样地，介隔子块间绝缘层SHE排列在Y方向上的2个漏极选择线SGD相互电绝缘。
另外，位于最上方的1个导电层110作为漏极选择线SGDT及连接于该漏极选择线SGDT的多个漏极选择晶体管STDT(图1)的栅极电极发挥功能。在图示的示例中，介隔1个存储块MB所包含的块构造间绝缘层ST或子块间绝缘层SHE排列在Y方向上的4个漏极选择线SGDT相互电连接。
此外，在图示的示例中，存储块MB包含4个子块SB。以下，存在将这些4个子块SB所包含的存储器串MS(图1)分别称为串StrA、串StrB、串StrC、串StrD的情况。
[读出动作]
图7是用来对本实施方式的半导体存储装置的读出动作进行说明的示意性剖视图。此外，在图7中，对于对与串StrA对应的选择页P执行读出动作的示例进行说明。
在读出动作时，例如使选择页P所包含的多个选择存储单元MC选择性地与位线BL及源极线SL导通。例如，将接通电压VON供给到对应于串StrA的选择栅极线(SGDT、SGD、SGS、SGSb)，而将多个选择晶体管(STDT、STD、STS、STSb)设为接通状态。另外，将断开电压VOFF供给到对应于串StrB的漏极选择线SGD、及对应于串StrC、串StrD的选择栅极线(SGD、SGS、SGSb)，而将选择晶体管(STD、STS、STSb)设为断开状态。另外，将读出通过电压VREAD供给到对应于非选择页的非选择字线WL，而将连接于非选择字线WL的存储单元MC全部设为接通状态。
此外，接通电压VON是在半导体层120的表面形成电子的信道的程度的大小的电压。另外，断开电压VOFF是在半导体层120的表面不形成信道的程度的大小的电压。另外，读出通过电压VREAD是无论存储在存储单元MC的数据如何均在半导体层120的表面形成电子的信道的程度的大小的电压。
另外，在读出动作时，例如将读出电压VCGR供给到对应于选择页P的选择字线WL。读出电压VCGR是根据存储在存储单元MC的数据、即存储单元MC的阈值电压在存储单元MC的表面形成电子的信道的程度的大小的电压。
另外，在读出动作时，例如对位线BL-源极线SL间供给指定电压差，通过感测放大器25(图1)检测位线BL的电流或电压。
[写入动作]
图8是用来对本实施方式的半导体存储装置的写入动作进行说明的示意性剖视图。
在写入动作时，例如将接地电压VSS供给到连接于进行阈值电压的调整的存储单元MC的位线BL，对连接于不进行阈值电压的调整的存储单元MC的位线BL禁止电压供给。禁止电压大于接地电压VSS。
另外，在写入动作时，例如使进行阈值电压的调整的存储单元MC选择性地与位线BL导通。例如，将接通电压VON'供给到漏极选择线SGDT及对应于串StrA的漏极选择线SGD，将断开电压VOFF供给到对应于串StrB、StrC、StrD的漏极选择线SGD。接通电压VON'例如也可以小于图7的接通电压VON。另外，将写入通过电压VPASS供给到对应于非选择页的非选择字线WL。写入通过电压VPASS例如也可以大于图7的读出通过电压VREAD。
另外，在写入动作时，例如将编程电压VPGM供给到选择字线WL。编程电压VPGM大于写入通过电压VPASS。由此，在所需存储单元MC的电荷储存膜132(图5)储存电子，从而存储单元MC的阈值电压增大。
[删除动作]
图9是用来对本实施方式的半导体存储装置的删除动作进行说明的示意性剖视图。
在删除动作时，例如将删除电压VERA供给到位线BL及源极线SL。删除电压VERA例如大于图8的写入通过电压VPASS。
另外，在删除动作时，例如使选择存储块MB所包含的全部存储单元MC与位线BL及源极线SL导通。例如，将电压V11、V13供给到选择存储块MB所包含的全部漏极选择线SGD及源极选择线SGS。电压V11、V13例如是在半导体层120的表面形成空穴的信道的程度的大小的电压。电压V11、V13小于删除电压VERA。此外，电压V11、V13例如也可以是相同大小的电压。
另外，在删除动作时，例如将电压V12、V14供给到选择存储块MB所包含的漏极选择线SGDT及源极选择线SGSb。电压V12、V14例如是在半导体层120的表面产生GIDL(GateInduced Drain Leakage，栅致漏极漏电流)的程度的大小的电压。电压V12、V14小于电压V11、V13。
另外，在删除动作时，例如将接地电压VSS供给到选择存储块MB所包含的全部字线WL。由此，在选择存储块MB所包含的全部存储单元MC的电荷储存膜132(图5)储存空穴，从而存储单元MC的阈值电压减少。
图10是用来对本实施方式的半导体存储装置的删除动作进行说明的示意性波形图。
在本实施方式的半导体存储装置的删除动作中，考虑例如将位线BL及源极线SL连接于电荷泵电路31a(图1)，对该电荷泵电路31a输入时钟信号，而使动作电压输出端子的电压增大到删除电压VERA左右。另外，考虑将选择栅极线(SGDT、SGD、SGS、SGSb)连接于调节器电路31b(图1)，而供给所述电压V11、V12、V13、V14。另外，考虑将字线WL连接于未图示的焊盘电极等，而供给所述接地电压VSS。图10例示出以此种方式进行的删除动作中的波形。
在时点T101，位线BL、漏极选择线SGDT及漏极选择线SGD的电压均为接地电压VSS左右的电压。从时点T101到时点T102，位线BL的电压增大到指定大小(例如8V左右)。
在时点T102，位线BL及漏极选择线SGD之间的电压差成为指定大小(例如8V左右)。从时点T102到时点T103，位线BL的电压进一步增大。另外，漏极选择线SGD的电压也增大。在此期间，位线BL及漏极选择线SGD之间的电压差大致维持在指定大小(例如8V左右)。
在时点T103，位线BL及漏极选择线SGD之间的电压差也是指定大小(例如8V左右)。另外，在时点T103，漏极选择线SGD及漏极选择线SGDT之间的电压差成为指定大小(例如8V左右)。从时点T103到时点T104，位线BL的电压进一步增大。另外，漏极选择线SGD的电压也进一步增大。另外，漏极选择线SGDT的电压也增大。在此期间，位线BL及漏极选择线SGD之间的电压差、以及漏极选择线SGD及漏极选择线SGDT之间的电压差大致维持在指定大小(例如8V左右)指定期间。
位线BL及漏极选择线SGD之间的电压差与漏极选择线SGD及漏极选择线SGDT之间的电压差可以相同，也可以不同。
在时点T104，位线BL的电压达到删除电压VERA(图9)。另外，漏极选择线SGD的电压达到所述电压V11(图9)。另外，漏极选择线SGD的电压达到所述电压V12(图9)。
此外，如图10所例示，也可以与位线BL的电压同样地控制源极线SL的电压。另外，也可以与漏极选择线SGD的电压同样地控制源极选择线SGS的电压。另外，也可以与漏极选择线SGDT的电压同样地控制源极选择线SGSb的电压。
[效果]
如参照图9所说明那样，在本实施方式中，在删除动作中，利用GIDL产生空穴。在此种情况下，栅极-信道间的电压差越大就能够越高速地产生空穴，从而能够使删除动作高速化。然而，存在如下情况：如果使漏极选择线SGD-半导体层120间的电压差过大，那么会在漏极选择线SGD的栅极绝缘膜130所包含的电荷储存膜132储存空穴，从而漏极选择晶体管STD的阈值电压变动。在此种情况下，存在无法合适地控制漏极选择晶体管STD的情况。
因此，在本实施方式中，除了设置用于选择存储器串MS的漏极选择线SGD以外，还设置为了在删除动作时产生GIDL而使用的漏极选择线SGDT。另外，在删除动作时，对漏极选择线SGD供给阈值电压不变动的程度的电压，对漏极选择线SGDT供给使空穴高速地产生的电压。由此，能够实现能够一边控制误动作一边高速地执行删除动作的半导体存储装置。
另外，如参照图10说明那样，在本实施方式中，位线BL、漏极选择线SGD及漏极选择线SGDT的电压一边维持指定电压差一边依次上升。通过此种方式，将半导体层120及漏极选择线SGD的电压差维持在一定大小，因此能够合适地抑制漏极选择线SGD的阈值电压的变动。
另外，如参照图6说明那样，在本实施方式中，作为漏极选择线SGDT发挥功能的多个导电层110相互电连接。通过此种构成，例如与分别控制1个存储块MB所包含的4个漏极选择线SGDT的情况相比，能够缩小电路面积。
[第2实施方式]
接着，参照图11及图12，对第2实施方式的半导体存储装置进行说明。
图11是本实施方式的半导体存储装置的示意性剖视图。本实施方式的半导体存储装置基本上与第1实施方式的半导体存储装置同样地构成。但是在本实施方式中，如图11所示，设置着排列在Z方向上的2个漏极选择线SGDT1、SGDT0作为漏极选择线SGDT。这些2个漏极选择线SGDT1、SGDT0相互电绝缘。
图12是用来对本实施方式的删除动作进行说明的示意性波形图。本实施方式的删除动作基本上与第1实施方式的删除动作同样地执行。但是在本实施方式中，如图12所示，漏极选择线SGDT1的电压开始增大的时点T105与漏极选择线SGDT0的电压开始增大的时点T106互不相同。另外，供给到这些漏极选择线SGDT1、SGDT0的电压的大小也互不相同。此外，此种动作例如能够通过将连接于漏极选择线SGDT1的调节器电路31b(图1)的输出电压与连接于漏极选择线SGDT0的调节器电路31b(图1)的输出电压设为不同大小的电压而实现。
此处，为了合适地产生GIDL，优选为半导体层120的杂质区域123(图4)与非掺杂区域124(图4)的边界部分与作为漏极选择线SGDT发挥功能的导电层110对向。然而，存在难以调整杂质区域123与非掺杂区域124的边界部分的Z方向上的位置的情况。
因此，在本实施方式中，如参照图11说明那样，构成为能够独立地控制排列在Z方向上的2个漏极选择线SGDT1、SGDT0。通过此种构成，即便杂质区域123与非掺杂区域124的边界部分的位置偏移，也能够通过调整漏极选择线SGDT1、SGDT0的电压，实现能够一边抑制误动作一边高速地执行删除动作的半导体存储装置。
[第3实施方式]
[构成]
接着，参照图13，对第3实施方式的半导体存储装置的构成进行说明。
图13是本实施方式的半导体存储装置的示意性剖视图。本实施方式的半导体存储装置基本上第1实施方式的半导体存储装置同样地构成。
但是本实施方式的半导体层120'与半导体层120(图4)不同，具备设置在杂质区域123及非掺杂区域124之间的非掺杂区域125。非掺杂区域125中的N型杂质的杂质浓度小于杂质区域122、123中的N型杂质的杂质浓度。非掺杂区域125的下表面设置在较作为漏极选择线SGDT发挥功能的导电层110的下表面更靠下方，且连接于非掺杂区域124及绝缘膜121的上表面。另外，非掺杂区域125的上表面在Z方向上设置在作为漏极选择线SGDT发挥功能的导电层110的下表面及上表面之间，且连接于杂质区域123的下表面。在本实施方式中，作为漏极选择线SGDT发挥功能的导电层110与非掺杂区域125及杂质区域123的两者对向。
另外，本实施方式的栅极绝缘膜130'的隧道绝缘膜131、电荷储存膜132及块绝缘膜133的上端延伸到非掺杂区域125的下表面附近。另外，本实施方式的栅极绝缘膜130'具备设置在非掺杂区域125及导电层110之间、以及杂质区域123及导电层110之间的氧化硅(SiO2)等栅极绝缘膜134。栅极绝缘膜134作为漏极选择晶体管STDT的栅极绝缘膜发挥功能。此外，栅极绝缘膜134不包含电荷储存膜等。
[制造方法]
接着，参照图14～图28，对本实施方式的漏极选择晶体管STDT的制造方法简单地进行说明。图14～图28是用来对该制造方法进行说明的示意性剖视图。
在该制造方法中，例如图14所示，在绝缘层101上，形成导电层113、硅等半导体层114A、氧化硅等牺牲层114B、硅等牺牲层114C、氧化硅等牺牲层114D、硅等半导体层114E、绝缘层101及导电层111。另外，交替地形成多个绝缘层101及多个牺牲层110A。该工序例如利用CVD(Chemical Vapor Deposition，化学气相沉积)等方法进行。
接着，例如图15所示，形成贯通多个绝缘层101及多个牺牲层110A、导电层111、半导体层114E、牺牲层114D、牺牲层114C及牺牲层114B且在Z方向上延伸的开口MH。该工序例如利用RIE(Reactive Ion Etching，反应离子蚀刻)等方法进行。
接着，例如图16所示，在开口MH的内部形成栅极绝缘膜130'、半导体层120A及绝缘膜121。该工序例如通过利用CVD进行的成膜及利用RIE进行的回蚀等方法进行。
接着，例如图17所示，去除栅极绝缘膜130'、半导体层120A及绝缘膜121的一部分。该工序例如以栅极绝缘膜130'、半导体层120A及绝缘膜121的上端位于较多个牺牲层110A中位于最上层的牺牲层110A的下表面更靠下方的方式进行。该工序例如利用RIE等方法进行。
接着，例如图18所示，在绝缘层101及牺牲层110A的内周面、以及栅极绝缘膜130'、半导体层120A及绝缘膜121的上端形成栅极绝缘膜134。该工序例如利用CVD等方法进行。
接着，例如图19所示，去除栅极绝缘膜134中的设置在半导体层120A及绝缘膜121的上端的部分。该工序例如以半导体层120A的上端露出的方式进行。该工序例如利用RIE等方法进行。
接着，例如图20所示，在半导体层120A及绝缘膜121的上端及栅极绝缘膜134的内周面形成半导体层125A。半导体层125A例如是不含有杂质的非晶硅等。该工序例如利用CVD等方法进行。
接着，例如图21所示，去除半导体层125A的一部分，而形成半导体层120'的非掺杂区域125。该工序例如以半导体层125A的上表面位于较多个牺牲层110A中位于最上层的牺牲层110A的下表面更靠上方且位于较上表面更靠下方的方式进行。该工序例如利用RIE等方法进行。
接着，例如图22所示，在非掺杂区域125的上表面及栅极绝缘膜134的内周面形成半导体层123A。半导体层123A例如是含有磷(P)等N型杂质的非晶硅等。该工序例如利用CVD等方法进行。
接着，例如图23所示，去除半导体层123A的一部分，形成半导体层120'的杂质区域123。该工序例如利用CMP(Chemical Mechanical Polishing，化学机械抛光)等方法进行。
接着，例如图24所示，形成贯通多个绝缘层101及多个牺牲层110A、导电层111、半导体层114E及牺牲层114D且在X方向及Z方向上延伸的开口STA。该工序例如利用RIE等方法进行。另外，利用CVD等方法，在开口STA的Y方向的侧面形成氮化硅等保护膜STB。
接着，例如图25所示，去除牺牲层114C及栅极绝缘膜130'的一部分。该工序例如利用湿式蚀刻等方法进行。
接着，例如图26所示，形成导电层114。例如，利用湿式蚀刻等方法去除牺牲层114B及牺牲层114D，并利用CVD等方法形成含有磷等杂质的硅。
接着，例如图27所示，去除保护膜STB。该工序例如利用湿式蚀刻等方法进行。
接着，例如图28所示，形成导电层110。例如，利用湿式蚀刻等方法去除牺牲层110A，并利用CVD等方法形成钨等。
此后，利用CVD等方法在开口STA的内部形成块构造间绝缘层ST(图13)，利用RIE及CVD等方法形成子块间绝缘层SHE(图13)，且利用RIE及CVD等方法形成接点CH(图13)。由此，形成参照图13说明的构造。
[效果]
在本实施方式中，漏极选择晶体管STDT的栅极绝缘膜134不包含电荷储存膜。因此，能够大幅度抑制漏极选择晶体管STDT的阈值的变动，从而能够更合适地控制删除动作等。
另外，在本实施方式中，如参照图21说明那样，能够通过加工控制半导体层120'的非掺杂区域125的上表面的位置。因此，能够相对较容易地调整参照图13说明的非掺杂区域125及杂质区域123的边界部分的位置。由此，能够更合适地控制删除动作等。
[其他实施方式]
以上，对实施方式的半导体存储装置进行了说明。然而，以上说明仅为例示，可以适当调整上述构成或方法等。
例如，GIDL的产生及串的产生可以使用漏极选择晶体管STDT及源极选择晶体管STSb的两者进行，也可以使用一者进行。
另外，如参照图10说明的动作可以通过位线BL、漏极选择晶体管STD及漏极选择晶体管STDT的组合执行，也可以通过源极线SL、源极选择晶体管STS及源极选择晶体管STSb的组合执行。
另外，如图10所示的动作仅为一例，可以例如图29所例示，适当调整具体的方式。图29是用来对变化例的删除动作进行说明的示意性波形图。
在图29的(a)中，位线BL与漏极选择线SGDT从时点T101起同时上升，漏极选择线SGD从时点T102起上升。在时点T104以后，位线BL与漏极选择线SGD的电压差、及漏极选择线SGD与漏极选择线SGDT的电压差分别大致一定地维持一定期间。此时，位线BL的电压大于漏极选择线SGD的电压，漏极选择线SGD的电压大于漏极选择线SGDT的电压。
在图29的(b)中，漏极选择线SGD从时点T101起上升。位线BL从时点T102起上升。漏极选择线SGDT从时点T103起上升。在时点T104以后，位线BL与漏极选择线SGD的电压差、及漏极选择线SGD与漏极选择线SGDT的电压差分别大致一定地维持一定期间。此时，位线BL的电压大于漏极选择线SGD的电压，漏极选择线SGD的电压大于漏极选择线SGDT的电压。
在图29的(c)中，位线BL、漏极选择线SGDT及漏极选择线SGD从时点T101起同时上升。在时点T104以后，位线BL与漏极选择线SGD的电压差、及漏极选择线SGD与漏极选择线SGDT的电压差分别大致一定地维持一定期间。此时，位线BL的电压大于漏极选择线SGD的电压，漏极选择线SGD的电压大于漏极选择线SGDT的电压。
在图29的(d)中，漏极选择线SGDT从时点T101起上升。漏极选择线SGD从时点T102起上升。位线BL从时点T103起上升。在时点T104以后，位线BL与漏极选择线SGD的电压差、及漏极选择线SGD与漏极选择线SGDT的电压差分别大致一定地维持一定期间。此时，位线BL的电压大于漏极选择线SGD的电压，漏极选择线SGD的电压大于漏极选择线SGDT的电压。
如上所述，在其他实施方式中，在删除动作时，最终位线BL与漏极选择线SGD的电压差、及漏极选择线SGD与漏极选择线SGDT的电压差也分别大致一定地维持一定期间。此时，位线BL的电压大于漏极选择线SGD的电压，漏极选择线SGD的电压大于漏极选择线SGDT的电压。
在使位线BL、漏极选择线SGD、漏极选择线SGDT的电压变化的情况下，也可以不经由调节器电路31b而从电荷泵电路31a直接施加电压。
上述所谓大致一定是即便存在电波动或噪音也成为大致一定而不会产生阻碍。
位线BL与漏极选择线SGD的电压差和漏极选择线SGD与漏极选择线SGDT的电压差可以相同，也可以不同。
另外，在所述实施方式中，在删除动作时，对漏极选择线SGD供给阈值电压不变动的程度的电压，对漏极选择线SGDT供给使空穴高速地产生的电压。由此，能够实现能够一边抑制误动作一边高速地执行删除动作的半导体存储装置。
另外，作为漏极选择线SGDT发挥功能的多个导电层110相互电连接。通过此种构成，例如与分别控制1个存储块MB所包含的4个漏极选择线SGDT的情况相比，能够缩小电路面积。
[其他]
虽对特定的实施例进行了说明，然而这些实施例仅以例示的方法揭示，并非用来限制本发明的范围。事实上，此处说明的新颖的方法及系统能够以各种其他形式实施；此外，以不脱离本发明的精神的前提下，可以对此处所说明的方法及系统的形式进行各种省略、替换及变化。所附权利要求书及其等效形式意在包含本发明的范围及精神内的形式与变化。

Claims (18)

1.一种半导体存储装置，具备：
第1配线；
第1存储晶体管，连接于所述第1配线；
第1晶体管，连接于所述第1配线与所述第1存储晶体管之间；
第2晶体管，连接于所述第1晶体管与所述存储晶体管之间；
第2配线，连接于所述第1存储
晶体管的栅极电极；
第3配线，连接于所述第1晶体管的栅极电极；
第4配线，连接于所述第2晶体管的栅极电极；
控制电路，能够执行删除所述第1存储晶体管的数据的删除动作；
第2存储晶体管，连接于所述第1配线；
第3晶体管，连接于所述第1配线及所述第2存储晶体管之间；
第4晶体管，连接于所述第3晶体管与所述第2存储晶体管之间；
第5配线，连接于所述第3晶体管的栅极电极；以及
第6配线，连接于所述第4晶体管的栅极电极；
所述控制电路在所述删除动作中，
在第1时点使所述第4配线的电压上升，
在所述第1时点之后的第2时点使所述第3配线的电压上升，且
以所述第4配线的电压大于所述第3配线的电压的方式进行控制，
所述第2配线与连接于所述第2存储晶体管的栅极电极的所述第3配线及所述第5配线电连接，
所述第4配线与所述第6配线电绝缘。
2.根据权利要求1所述的半导体存储装置，其中
在所述第1时点之前的第5时点，以对所述第1配线施加电压的方式进行控制。
3.根据权利要求1或2所述的半导体存储装置，其中
在从所述第2时点之后的第3时点到所述第3时点之后的第4时点，
以所述第3配线的电压与所述第4配线的电压的差为定值的方式进行控制。
4.根据权利要求1所述的半导体存储装置，其中
所述控制电路在所述删除动作中，
在所述第1时点使所述第6配线的电压上升，
在所述第2时点使所述第5配线的电压上升，且
以所述第6配线的电压大于所述第5配线的电压的方式进行控制。
5.一种半导体存储装置，具备：
第1配线；
第1存储晶体管，连接于所述第1配线；
第1晶体管，连接于所述第1配线与所述第1存储晶体管之间；
第2晶体管，连接于所述第1晶体管与所述第1存储晶体管之间；
第2配线，连接于所述第1存储晶体管的栅极电极；
第3配线，连接于所述第1晶体管的栅极电极；
第4配线，连接于所述第2晶体管的栅极电极；
控制电路，能够执行删除所述第1存储晶体管的数据的删除动作；
第2存储晶体管，连接于所述第1配线；
第3晶体管，连接于所述第1配线及所述第2存储晶体管之间；
第4晶体管，连接于所述第3晶体管与所述第2存储晶体管之间；
第5配线，连接于所述第3晶体管的栅极电极；以及
第6配线，连接于所述第4晶体管的栅极电极；
所述控制电路在所述删除动作中，
在第1时点，所述第4配线的电压高于所述第3配线的电压，在从所述第1时点起指定的期间，维持所述第4配线的电压与所述第3配线的电压，
所述第2配线连接于所述第2存储晶体管的栅极电极，
所述第3配线与所述第5配线电连接，
所述第4配线与所述第6配线电绝缘。
6.根据权利要求5所述的半导体存储装置，其中
在所述删除动作中，
所述第3配线及所述第4配线是从所述第1时点前的第2时点起电压上升。
7.根据权利要求5所述的半导体存储装置，其中
在所述删除动作中，
所述第3配线在所述第4配线之前电压上升。
8.根据权利要求5所述的半导体存储装置，其中
在所述删除动作中，
所述第4配线在所述第3配线之前电压上升。
9.根据权利要求5所述的半导体存储装置，其中
在所述删除动作中，
在所述第1时点，所述第1配线的电压高于所述第4配线的电压，且被维持从所述第1时点起指定的期间。
10.根据权利要求5所述的半导体存储装置，其中
在所述删除动作中，
在所述第1时点，所述第6配线的电压高于所述第5配线的电压，且从所述第1时点起指定的期间，维持所述第6配线的电压与所述第5配线的电压。
11.一种半导体存储装置，具备：
第1配线；
第1存储晶体管，一端部连接于所述第1配线；
第1晶体管，连接于所述第1配线与所述第1存储晶体管之间；
第2晶体管，连接于所述第1晶体管与所述第1存储晶体管之间；
第2配线，连接于所述第1存储晶体管的栅极电极；
第3配线，连接于所述第1晶体管的栅极电极；
第4配线，连接于所述第2晶体管的栅极电极；
第2存储晶体管，一端部连接于所述第1配线；
第3晶体管，连接于所述第1配线及所述第2存储晶体管之间；
第4晶体管，连接于所述第3晶体管与所述第2存储晶体管之间；
第5配线，连接于所述第3晶体管的栅极电极；
第6配线，连接于所述第4晶体管的栅极电极；
源极配线，连接所述第1存储晶体管的另一端部及所述第2存储晶体管的另一端部；
绝缘层，设置于所述源极配线的下层；以及
控制电路，能够执行删除所述第1存储晶体管及第2存储晶体管的数据的删除动作；
所述第2配线与连接于所述第2存储晶体管的栅极电极的所述第3配线及所述第5配线电连接，
所述第4配线与所述第6配线电绝缘。
12.根据权利要求11所述的半导体存储装置，其中
所述源极配线包含n型多晶硅，且形成在所述第1存储晶体管的下方。
13.根据权利要求12所述的半导体存储装置，其中
在所述源极配线的下部形成有第1绝缘膜。
14.根据权利要求12所述的半导体存储装置，具备第1存储器串，所述第1存储器串包含所述第1存储晶体管、所述第1晶体管及所述第2晶体管，
所述第1存储器串具有半导体膜及覆盖所述半导体膜的第2绝缘膜，在所述第1存储器串的底面也形成有所述第2绝缘膜。
15.根据权利要求14所述的半导体存储装置，其中
所述第1存储器串的半导体膜在所述第1存储器串的下部的侧面与所述源极配线直接接触。
16.根据权利要求11至15中任一项所述的半导体存储装置，其中
在所述删除动作中，
所述控制电路施加到所述第3配线及所述第5配线的电压低于所述第4配线及所述第6配线。
17.根据权利要求16所述的半导体存储装置，其中
在所述删除动作中，
所述控制电路在比所述第4配线及所述第6配线要早的时点对所述第3配线及所述第5配线施加电压。
18.根据权利要求16所述的半导体存储装置，其中
在所述删除动作中，
所述控制电路在比所述第4配线及所述第6配线要晚的时点对所述第3配线及所述第5配线施加电压。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210128791A (ko) 2020-04-17 2021-10-27 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 소거방법
JP2021182457A (ja) * 2020-05-18 2021-11-25 キオクシア株式会社 半導体記憶装置
JP7171945B2 (ja) * 2020-05-29 2022-11-15 長江存儲科技有限責任公司 メモリデバイスにおけるデータ消去の方法および装置
JP7404203B2 (ja) 2020-09-17 2023-12-25 キオクシア株式会社 半導体記憶装置
US11715520B2 (en) 2021-04-05 2023-08-01 Micron Technology, Inc. Socket structure for spike current suppression in a memory array
US11348640B1 (en) * 2021-04-05 2022-05-31 Micron Technology, Inc. Charge screening structure for spike current suppression in a memory array
US11862215B2 (en) 2021-08-27 2024-01-02 Micron Technology, Inc. Access line having a resistive layer for memory cell access
WO2024057519A1 (ja) * 2022-09-16 2024-03-21 キオクシア株式会社 記憶装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010114078A1 (ja) 2009-03-31 2010-10-07 京セラ株式会社 導波構造体、ならびに、導波構造体を含む高周波モジュールおよびレーダ装置
US9378831B2 (en) * 2010-02-09 2016-06-28 Samsung Electronics Co., Ltd. Nonvolatile memory devices, operating methods thereof and memory systems including the same
JP2012119013A (ja) * 2010-11-29 2012-06-21 Toshiba Corp 不揮発性半導体記憶装置
KR101187641B1 (ko) * 2011-03-04 2012-10-08 에스케이하이닉스 주식회사 비휘발성 메모리 장치, 그 제조 방법, 및 그 동작 방법
JP5524158B2 (ja) * 2011-09-26 2014-06-18 株式会社東芝 不揮発性半導体記憶装置
KR102083506B1 (ko) * 2013-05-10 2020-03-02 삼성전자주식회사 더미 워드 라인을 갖는 3차원 플래시 메모리 장치 및 그것을 포함하는 데이터 저장 장치
JP2016162475A (ja) 2015-03-04 2016-09-05 株式会社東芝 半導体記憶装置
JP6430302B2 (ja) 2015-03-13 2018-11-28 東芝メモリ株式会社 不揮発性半導体記憶装置
JP6581019B2 (ja) * 2016-03-02 2019-09-25 東芝メモリ株式会社 半導体記憶装置
JP6613220B2 (ja) 2016-09-14 2019-11-27 キオクシア株式会社 半導体記憶装置
US10223199B2 (en) 2016-09-23 2019-03-05 Sandisk Technologies Llc Non-volatile memory configured to return error reduced read data
US10042755B2 (en) 2016-09-28 2018-08-07 Micron Technology, Inc. 3D vertical NAND memory device including multiple select lines and control lines having different vertical spacing
US9916901B1 (en) 2017-01-26 2018-03-13 Micron Technology, Inc. Memory device including multiple gate-induced drain leakage current generator circuits
JP2018160612A (ja) 2017-03-23 2018-10-11 東芝メモリ株式会社 半導体装置及びその製造方法

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