CN117355950A - 半导体发光元件及半导体发光元件的制造方法 - Google Patents
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Abstract
本发明提供一种半导体发光元件，其具备生长基板(11)、形成在生长基板(11)上的多个柱状半导体层(13、14)、与柱状半导体层(13、14)的侧面接触并覆盖多个柱状半导体层(13、14)的p型的埋入半导体层(15)、形成在埋入半导体层(15)上的隧道结层(16)、以及形成在隧道结层(16)上的n型半导体层(17)，在埋入半导体层(15)、隧道结层(16)及n型半导体层(17)形成有台面结构，隧道结层(16)延伸至台面结构的侧面而形成。
Description
技术领域
本公开涉及半导体发光元件及半导体发光元件的制造方法，特别是涉及具有在p型的埋入半导体层埋入了多个柱状半导体层的结构的半导体发光元件及半导体发光元件的制造方法。
背景技术
近年来，氮化物系半导体的晶体生长方法进展迅速，使用了该材料的高亮度的蓝色、绿色发光元件被实用化。通过将以往存在的红色发光元件和这些蓝色发光元件、绿色发光元件组合，光的三原色全部聚齐，也能够实现全色的显示装置。即，如果将光的三原色全部混合，则也能够获得白色的光，也能够应用于照明用器件。
在照明用途的光源所使用的半导体发光元件中，期望在高电流密度区域中能够实现高的能量转换效率和高的光输出，期望发出的光的配光特性稳定。为了解决这些问题，专利文献1中提出一种使n型纳米线芯、有源层以及p型层在生长基板上生长，在p型层的侧面形成隧道结层，并埋入n型的埋入半导体层的半导体发光元件。
在专利文献1所公开的在纳米线芯的外周形成了有源层的半导体发光元件中，与在生长基板的整个面上形成了有源层的半导体发光元件相比，晶体缺陷或贯通位错少，能够获得高质量的晶体，并能够进行m面生长，因此，能够实现高电流密度下的外部量子效率的提高。另外，在使用了专利文献1的纳米线芯的半导体发光元件中，因为能够由高质量的晶体形成有源层，所以期待提高有源层的In成分来实现长波长化。另外，通过在纳米线的周围形成隧道结层，并将纳米线埋入n型的埋入半导体层，能够实现埋入半导体层中的电流扩散和从隧道结向p型层将载流子良好地注入隧道结层。
现有技术文献
专利文献
专利文献1：日本特开2020－077817号公报
发明内容
发明所要解决的问题
但是，在专利文献1的以往技术中，形成p型层及隧道结层作为包含纳米线在内的柱状半导体的一部分，p型层及隧道结层中所含的p+层被埋入n型半导体层的内部。因此，存在难以使制造工序中包含于p型层及p+层的内部的氢原子脱离从而激活p型杂质，提高载流子浓度的问题。如果p型层及p+层中的载流子浓度低，则向p型层的载流子注入变得困难，因此，难以提高半导体发光元件的电流密度从而增大光量。
因此，本公开是鉴于上述以往的问题点而提出的，其目的在于提供能够提高p型层及隧道结层中所含的p+层中所含的p型杂质的激活率，进行良好的电流扩散和载流子注入的半导体发光元件及半导体发光元件的制造方法。
用于解决问题的技术方案
为了解决上述课题，本公开提供一种半导体发光元件，其特征在于，具备：生长基板；多个柱状半导体层，它们形成在所述生长基板上；p型的埋入半导体层，其与所述柱状半导体层的侧面接触并覆盖多个所述柱状半导体层；隧道结层，其形成在所述埋入半导体层上；n型半导体层，其形成在所述隧道结层上，在所述埋入半导体层、所述隧道结层及所述n型半导体层形成有台面结构，所述隧道结层延伸至所述台面结构的侧面而形成。
在这样的本公开的半导体发光元件中，因为在p型的埋入半导体层上形成隧道结层，且隧道结层延伸至台面结构的侧面而形成，所以在激活工序中，能够使氢经由露出到台面结构的侧面的埋入半导体层及隧道结层脱离，能够提高埋入半导体层及隧道结层的p+层中所含的p型杂质的激活率，进行良好的电流扩散和载流子注入。
另外，在本公开的一方式中，所述隧道结层具有n+层和p+层的层叠结构，形成有从所述台面结构的表面至少到达至所述p+层的槽部。
另外，在本公开的一方式中，所述槽部到达至所述埋入半导体层而形成。
另外，在本公开的一方式中，所述槽部到达至比所述柱状半导体层的顶面靠所述生长基板侧而形成。
另外，在本公开的一方式中，所述槽部形成于俯视时避开了所述柱状半导体的区域。
另外，在本公开的一方式中，所述槽部形成为点形状或线形状。
另外，为了解决上述课题，本公开提供一种半导体发光元件的制造方法，其特征在于，具备：第一生长工序，在生长基板上形成多个柱状半导体层及p型的埋入半导体层；第二生长工序，在所述埋入半导体层上形成隧道结层及n型半导体层；台面形成工序，在所述埋入半导体层、所述隧道结层及所述n型半导体层形成台面结构，且使所述隧道结层从所述台面结构的侧面露出；激活工序，在所述台面形成工序之后，使所述隧道结层中所含的p+层激活。
另外，在本公开的一方式中，在所述第二生长工序之后且所述激活工序之前，具备通过蚀刻而形成从所述台面结构的表面到达至少所述p+层的槽部的槽部蚀刻工序。
另外，在本公开的一方式中，在所述第二生长工序中，在所述埋入半导体层上的一部分形成掩模，通过使用了所述掩模的选择生长，使所述隧道结层及所述n型半导体层生长，在所述第二生长工序之后且所述激活工序之前，具备去除所述掩模而形成槽部的槽部掩模去除工序。
发明效果
在本公开中，能够提供可提高p型层及隧道结层中所含的p+层中所含的p型杂质的激活率，进行良好的电流扩散和载流子注入的半导体发光元件及半导体发光元件的制造方法。
附图说明
图1是表示第一实施方式的半导体发光元件10的示意图。
图2是示意性表示形成于半导体发光元件10的槽部19的结构例的局部放大图，图2的(a)表示形成至p+层16p的例子，图2的(b)表示形成至埋入半导体层15的例子，图2的(c)表示形成至纳米线层13的例子。
图3是表示半导体发光元件10的制造方法中的第一生长工序的示意图，图3的(a)表示掩模形成工序，图3的(b)表示纳米线生长工序，图3的(c)表示有源层生长工序，图3的(d)表示埋入半导体层生长工序。
图4是表示第一实施方式的半导体发光元件10的制造方法的示意图，图4的(a)表示第二生长工序，图4的(b)表示台面形成工序，图4的(c)表示槽部蚀刻工序和激活工序，图4的(d)表示电极形成工序。
图5是表示第二实施方式的半导体发光元件10的制造方法的示意图，图5的(a)表示掩模形成工序，图5的(b)表示第二生长工序，图5的(c)表示槽部掩模去除工序，图5的(d)表示台面形成工序和激活工序，图5的(e)表示电极形成工序。
图6是示意性表示第三实施方式的槽部19的形成图案的俯视图，图6的(a)表示圆点形状，图6的(b)表示多边形点形状，图6的(c)表示线形状的低密度的配置，图6的(d)表示线形状的高密度的配置。
图7是示意性表示第四实施方式的槽部19和纳米线层13的形成图案的俯视图，图7的(a)是将圆点形状的槽部19配置于柱状半导体之间的例子，图7的(b)是沿着将电极间连结的方向配置线形状的槽部19的例子，图7的(c)是沿在电极间横切的方向配置线形状的槽部19的例子。
具体实施方式
(第一实施方式)
以下，参照附图对本公开的实施方式进行详细说明。对各附图所示的相同或同等的构成要件、部件、处理标注相同的附图标记，并适当省略重复的说明。图1是表示第一实施方式的半导体发光元件10的示意图。
如图1所示，半导体发光元件10具备生长基板11、掩模12、纳米线层13、有源层14、埋入半导体层15、隧道结层16、n型半导体层17、台面槽18、槽部19、阴极电极20、以及阳极电极21。在此，纳米线层13及有源层14相对于生长基板11沿垂直方向选择生长而成为柱形状，构成本公开的柱状半导体层。
如图1所示，半导体发光元件10的一部分是从表面将埋入半导体层15去除直到生长基板11而形成台面槽18(台面结构)的，使生长基板11的表面露出而形成有阴极电极20。另外，在n型半导体层17上形成有阳极电极21。在此，台面结构是指通过以围绕规定区域的方式形成有贯通多个半导体层的槽而各半导体层的层叠结构截面从侧面露出的结构。
生长基板11是由能够使半导体材料晶体生长的材料构成的大致平板状的部件，在主面侧形成有掩模12。另外，生长基板11的一部分露出而形成有阴极电极20。在由氮化物系半导体构成半导体发光元件10的情况下，作为生长基板11，优选使用GaN基板，为了进行激光振荡，也可以使用容易通过解理而形成谐振器面的c面GaN基板。另外，也可以使用采用由与作为生长基板11生长的半导体材料不同的材料构成的c面蓝宝石基板或Si基板等异种基板，使缓冲层或基底层等多个半导体层生长的基板。
缓冲层是形成于单晶体基板和基底层之间，用于缓和两者的晶格失配的层。在使用c面蓝宝石基板作为单晶体基板的情况下，优选缓冲层使用GaN，但也可以使用AlN或AlGaN等。基底层是形成在生长基板11或缓冲层上的单晶体的半导体层，优选由以几μm的厚度形成未掺杂的GaN、并在其上具备n型接触层等n型半导体层的多层构成。n型接触层是掺杂了n型杂质的半导体层，可举出例如掺杂了Si的n型Al0.05GaN0.95。
掩模12是形成于生长基板11或基底层的表面的由电介质材料构成的层。作为构成掩模12的材料，选择不易从掩模12进行半导体的晶体生长的材料，优选例如SiO2或SiNx或Al2O3等。在掩模12上形成有多个后述的开口部，半导体层能够自从开口部部分露出的生长基板11或基底层的表面进行生长。
柱状半导体层是在设置于掩模12的开口部进行了晶体生长的半导体层，相对于生长基板11的主面垂直地竖立设置大致柱状的半导体层而形成。这样的柱状半导体层是通过根据构成的半导体材料不同而设定适当的生长条件，实施特定的晶面方位生长的选择生长而获得的。在图1所示的例子中，因为在掩模12上二维周期性地形成有多个开口部，所以柱状半导体层也二维周期性地形成在生长基板11上。
纳米线层13是在从掩模12的开口部露出的生长基板11或基底层上选择生长的柱状的半导体层，例如由掺杂了n型杂质的GaN构成。如果使用GaN作为纳米线层13，则在生长基板11上选择生长的纳米线层13成为六个m面形成为晶面(facet)的大致六棱柱的形状。在图1中，纳米线层13看起来仅在形成有开口部的区域生长，但实际上由于横向生长，在掩模12上晶体生长也进展，因此，在开口部的周围形成扩大的六棱柱。例如，在将开口部形成为直径150nm左右的圆的情况下，能够形成将与直径240nm左右的圆内切的六边形设为底面的高度1～2μm左右的六棱柱状的纳米线层13。
在本实施方式中，表示了使用GaN作为纳米线层13的例子，但在为了对发光波长进行长波长化从而提高有源层14的In成分的情况下，也可以使用GaInN作为纳米线层13以减少因晶格失配引起的失配位错。同样，在对半导体发光元件10的波长进行短波长化的情况下，也能够使用AlGaN作为纳米线层13、将有源层14的势阱层及势垒层分别变更为组成不同的AlGaN。
有源层14是在纳米线层13的外周生长的半导体层，可举出例如将厚度5nm的GaInN量子阱层和厚度10nm的GaN障壁层重叠五周期的多重量子阱有源层。在此，举出了多重量子阱有源层，但可以是单一量子阱结构，也可以是块体有源层。因为有源层14形成于纳米线层13的侧面及上表面，所以能够确保有源层14的面积。被取入有源层的In的比率越高，半导体发光元件10的发光波长越长波长化，通过将In成分比设为0.10以上，能够使发光波长为480nm以上。另外，通过将In成分比设为0.12以上，能够使发光波长为500nm以上。另外，因为纳米线层13的侧面由m面构成，所以形成于侧面的有源层14也是具有m面的非极性面，能够改善下降(droop)特性。
埋入半导体层15是在比有源层14靠外周生长的半导体层，例如由掺杂有p型杂质的GaN构成。埋入半导体层15形成为覆盖有源层14的侧面及上表面，且覆盖至生长基板11或基底层。由此，由纳米线层13、有源层14以及埋入半导体层15构成双异质结构，能够良好地将载流子封入有源层14而提高发光复合的概率。在图1中表示了由单层构成埋入半导体层15的例子，但只要是以从生长基板11的表面至柱状半导体层的上表面埋入的方式形成半导体层的结构，则也可以是多层的层叠结构。
隧道结层16是形成在埋入半导体层15上的半导体层，例如具有高浓度地掺杂有p型杂质且与埋入半导体层15接触的p+层16p(在图1中省略图示)、和高浓度地掺杂有n型杂质且形成在p+层16p上的n+层16n(在图1中省略图示)依次生长而成的二层结构。p+层16p是高浓度地掺杂有p型杂质的半导体层，例如能够使用厚度5nm且Mg浓度为2×1020cm－3的GaN。n+层16n例如能够使用厚度10nm且Si浓度为2×1020cm－3的GaN。因为由p+层和n+层形成隧道结，所以p+层16p和n+层16n这两层构成本公开的隧道结层16。
n型半导体层17是形成在隧道结层16上的n型的半导体层，在表面的一部分形成有阳极电极21。n型半导体层17可以由单层构成，也可以由多层的层叠结构构成。另外，构成n型半导体层17的材料也没有限制，能够使用例如n型GaN、n型AlGaN等。为了在n型半导体层17上形成阳极电极21，n型半导体层17的最表面优选形成n型杂质的浓度高的接触层。
台面槽18是贯通从n型半导体层17至生长基板11或基底层的各半导体层而形成的槽，区分半导体发光元件10的发光区域而构成台面结构。从台面槽18的侧面露出n型半导体层17、隧道结层16(n+层16n、p+层16p)、埋入半导体层15的外周。因此，隧道结层16延伸形成到由台面槽18划定的台面结构的侧面。在此，各半导体层向台面结构的侧面露出是指在形成台面槽18时各半导体层的外周延伸直到台面结构的侧面的情况，也包括在后工序中在台面槽18内形成有钝化膜或其它结构的情况。在台面槽18中，还形成有元件分离槽而将半导体发光元件10个别地分离。
槽部19是从台面结构的n型半导体层17表面至少到达隧道结层16的p+层16p而形成的槽。图2是示意性表示形成于半导体发光元件10的槽部19的结构例的局部放大图，图2的(a)表示形成至p+层16p的例子，图2的(b)表示形成至埋入半导体层15的例子，图2的(c)表示形成至纳米线层13的例子。
如图2的(a)所示，在将槽部19形成至p+层16p的中途的情况下，p+层16p在槽部19的底部及侧部露出。在该结构中，因为在槽部19内p+层16p的露出的面积大，所以在后述的激活工序中容易使被取入p+层16p的氢原子从槽部19脱离。
如图2的(b)所示，在将槽部19形成至到达埋入半导体层15的情况下，p+层16p在槽部19的侧部露出，埋入半导体层15在槽部19的底部及侧部露出。在该结构中，因为p+层16p在槽部19的侧部露出，所以在激活工序中能够使被取入到p+层16p的氢原子从槽部19脱离。另外，因为在槽部19的底部和侧部露出埋入半导体层15，所以在激活工序中也能够使被取入到埋入半导体层15的氢原子从槽部19脱离。
如图2的(c)所示，也可以将槽部19深入地形成至比柱状半导体层的顶面靠生长基板11侧，使其到达纳米线层13的一部分而形成。另外，也可以在避开纳米线层13的位置将槽部19形成至比纳米线层13的顶面深。在这些结构中，在槽部19的侧部露出p+层16p和埋入半导体层15，在激活工序中能够使被取入的氢原子从槽部19脱离。
阴极电极20是形成于生长基板11或基底层所露出的区域的电极，由与所露出的半导体层进行欧姆接触的金属材料和焊盘电极的层叠结构构成。阳极电极21是形成于n型半导体层17上的一部分的电极，由与n型半导体层17的最表面进行欧姆接触的金属材料和焊盘电极的层叠结构构成。另外，在图1中省略了图示，但也可以根据需要应用由钝化膜覆盖半导体发光元件10的表面等公知的结构。另外，也可以在n型半导体层17整体上形成将阳极电极21延伸了的透明电极。
图3是表示半导体发光元件10的制造方法中的第一生长工序的示意图，图3的(a)表示掩模形成工序，图3的(b)表示纳米线生长工序，图3的(c)表示有源层生长工序，图3的(d)表示埋入半导体层生长工序。图4是表示本实施方式的半导体发光元件10的制造方法的示意图，图4的(a)表示第二生长工序，图4的(b)表示台面形成工序，图4的(c)表示槽部蚀刻工序和激活工序，图4的(d)表示电极形成工序。
首先，在图3的(a)所示的掩模形成工序中，在由n型GaN构成的生长基板11上通过溅射法堆积膜厚30nm左右的由SiO2构成的掩模12，使用纳米压印光刻法这样的微细图案形成方法，形成直径150nm左右的开口部12a。在使用蓝宝石等异种基板作为生长基板11的情况下，也可以在蓝宝石基板上形成缓冲层、基底层及n型半导体层，将n型半导体层的表面用作生长基板11的表面。作为缓冲层的生长条件，例如使用TMA(TriMethyl Alminium，三甲基铝)、TMG(TriMethyl Gallium，三甲基镓)及氨作为原料气体，生长温度为1100℃，V/III比为1000，将氢作为载流气体，压力为10hPa。作为基底层及n型半导体层的生长条件，例如生长温度为1050℃，V/III比为1000，将氢作为载流气体，压力为500hPa。
接着，在图3的(b)所示的纳米线生长工序中，通过基于MOCVD法的选择生长，使由GaN构成的纳米线层13在从开口部12a露出的生长基板11上生长。作为纳米线层13的生长条件，例如使用TMG及氨作为原料气体，生长温度为1050℃，V/III比为10，将氢作为载流气体，压力为100hPa。
接着，在图3的(c)所示的有源层生长工序中，使用MOCVD法，使将厚度5nm的GaInN量子阱层和厚度10nm的GaN障壁层重叠了五周期的有源层14在纳米线层13的侧面及上表面生长。作为有源层14的生长条件，例如生长温度为800℃，V/III比为3000，将氮作为载流气体，压力为1000hPa，使用TMG、TMI(TriMethyl Indium，三甲基铟)及氨作为原料气体。
接着，在图3的(d)所示的埋入半导体层生长工序中，使由掺杂有p型杂质的GaN构成的埋入半导体层15生长，将由纳米线层13和有源层14构成的柱状半导体层的外周及上表面埋入到埋入半导体层15。作为埋入半导体层15的生长条件，例如生长温度为950℃，V/III比为1000，将氢作为载流气体，压力为300hPa，使用TMG、Cp2Mg(bis CycropentadienylMagnesium，二戊镁)及氨作为原料气体。为了将埋入半导体层15厚膜化，埋入半导体层15的生长条件优选为促进纵向的生长即c面生长的条件。
如上所述，埋入半导体层15需要在设置于柱状半导体层之间的掩模12上生长，在使埋入半导体层15生长时可能在柱状半导体层的下部产生空隙。因此，在埋入半导体层15的生长中，优选的是，使用TMG、硅烷及氨作为原料气体，在初始阶段以促进横向生长即m面的生长的低温且低V/III比生长。作为低温且低V/III比的一例，可举出800℃以下且100以下的V/III比，将氢作为载流气体，压力为200hPa。在通过埋入半导体层15的横向生长而在柱状半导体层的下部将掩模12上无间隙地填埋之后，优选以促进纵向生长即c面的生长的高温且高V/III比生长。作为高温且高V/III比的一例，可举出1000℃以上且2000以上的V/III比，将氢作为载流气体，压力为500hPa。从图3的(a)的掩模形成工序至图3的(d)的埋入半导体层生长工序相当于本公开的第一生长工序。
接着，在图4的(a)所述的第二生长工序中，使隧道结层16的p+层16p和n+层16n及n型半导体层17在埋入半导体层15上生长。作为隧道结层16的生长条件，例如生长温度为800℃，V/III比为3000，将氮作为载流气体，压力为500hPa。另外，作为p+层16p，可举出厚度5nm且Mg浓度为2×1020cm－3的GaN，作为n+层16n，可举出厚度10nm且Si浓度为2×1020cm－3的GaN。
接着，在图4的(b)所示的台面形成工序中，通过干式蚀刻选择性地从n型半导体层17部分地去除隧道结层16、埋入半导体层15，使生长基板11的上表面露出，形成台面槽18。通过如上所述形成台面槽18，而将被台面槽18包围的区域划分为半导体发光元件10的发光区域。
接着，在图4的(c)所示的槽部蚀刻工序中，通过干式蚀刻选择性地形成从n型半导体层17到达隧道结层16的至少p+层16p的槽部19。在形成槽部19后实施激活工序，使氢从到达台面结构的侧面并露出的埋入半导体层15和p+层16p脱离而进行激活处理。同时，也使氢从在槽部19内露出的p+层16p脱离而促进激活处理。在此，不限定激活处理的方法，作为一例，可举出在大气气氛气体中600℃下的热处理(退火)。在此，表示大气气氛气体中的退火，但只要是在能够使埋入半导体层15和隧道结层16激活的原子状氢的不存在的气氛中进行热处理即可。
接着，在图4的(d)所示的电极形成工序中，在生长基板11的表面上形成阴极电极20，在n型半导体层17上形成阳极电极21。另外，根据需要实施电极形成后的退火或钝化膜的形成、元件分割，获得半导体发光元件10。
在本实施方式的半导体发光元件10中，如果对阴极电极20和阳极电极21之间施加电压，则电流按照n型半导体层17、隧道结层16、埋入半导体层15、有源层14、纳米线层13、生长基板11的顺序流通，在有源层14中通过发光复合而产生光。来自有源层14的发光被取出到半导体发光元件10的外部。
基于经由隧道结层16的隧道电流的电流注入的电阻小，能够良好地进行电流注入。另外，因为n型半导体层17容易扩散电流，所以能够在台面结构的整个区域扩散电流，而从隧道结层16整体进行电流注入。由此，能够实现半导体发光元件10的高电流密度，并且提高外部量子效率。
另外，因为纳米线层13的侧面成为通过选择生长而形成的m面，所以形成于其外周的有源层14和埋入半导体层15也在m面相互接触。因为m面是无极性面且不产生极化，所以有源层14的发光效率也高，而且因为六棱柱的侧面全部是m面，所以能够提高半导体发光元件10的发光效率。而且，因为能够增加有源层的膜厚，所以能够使有源层14的体积比以往的半导体发光元件增加3～10倍左右，能够减小注入载流子密度并大度降低效率下降。
如上所述，在本实施方式的半导体发光元件10中，隧道结层16延伸形成至台面结构的侧面，槽部19至少形成至p+层16p。因此，在激活工序中，能够使氢原子从在台面结构的侧面露出的埋入半导体层15及隧道结层16脱离，能够提高埋入半导体层15及p+层16p中所含的p型杂质的激活率，进行良好的电流扩散和载流子注入。
另外，在第二生长工序之后，实施通过蚀刻来形成槽部19的槽部蚀刻工序，形成至少到达p+层16p的槽部19。之后，通过实施激活工序，能够在激活工序中使氢原子从在槽部19的侧面露出的p+层16p脱离，不仅在台面结构的外周附近，在内部区域也能够提高p+层16p中所含的p型杂质的激活率，进行良好的电流扩散和载流子注入。
(第二实施方式)
接着，使用图5对本公开的第二实施方式进行说明。与第一实施方式重复的内容省略说明。图5是表示本实施方式的半导体发光元件10的制造方法的示意图，图5的(a)表示掩模形成工序，图5的(b)表示第二生长工序，图5的(c)表示槽部掩模去除工序，图5的(d)表示台面形成工序和激活工序，图5的(e)表示电极形成工序。在本实施方式中，在图3所示的第一生长工序之后，通过使用了掩模的选择生长来实施第二生长工序这一点与第一实施方式不同。
在图5的(a)所示的掩模形成工序中，在图3的(d)所示的埋入半导体层生长工序之后，在埋入半导体层15的一部分形成掩模22。作为构成掩模22的材料，选择从掩模22上难以进行隧道结层16的晶体生长的电介质材料，优选例如SiO2、或SiNx、或Al2O3等。形成掩模22的区域是形成槽部19的区域，通过以所希望的位置和形状形成掩模22，能够如后述那样考虑与纳米线层13的位置关系地形成槽部19的图案。
接着，在图5的(b)所示的第二生长工序中，通过使用了掩模22的选择生长使隧道结层16的p+层16p和n+层16n及n型半导体层17在埋入半导体层15上生长。此时，是隧道结层16的p+层16p和n+层16n未在掩模22上生长，且在槽部19的底部残存有掩模22的状态。
接着，在图5的(c)所示的槽部掩模去除工序中，通过蚀刻而去除掩模22，形成槽部19并使埋入半导体层15的表面在槽部19的底部露出。此时，在槽部19的侧部露出隧道结层16的p+层16p。掩模22的去除能够使用不对构成n型半导体层17及隧道结层16的半导体材料进行蚀刻而仅去除掩模22的材料的湿式蚀刻。
接着，在图5的(d)所示的台面形成工序中，通过干式蚀刻而选择性地从n型半导体层17部分地去除隧道结层16、埋入半导体层15，使生长基板11的上表面露出而形成台面槽18。通过如上所述形成台面槽18，而将被台面槽18包围的区域划分为半导体发光元件10的发光区域。在形成槽部19和台面槽18之后实施激活工序，使氢从到达台面结构的侧面并露出的埋入半导体层15和p+层16p脱离，进行激活处理。同时，也使氢从在槽部19内露出的埋入半导体层15和p+层16p脱离，促进激活处理。
接着，在图5的(e)所示的电极形成工序中，在生长基板11的表面形成阴极电极20，在n型半导体层17上形成阳极电极21。另外，根据需要实施电极形成后的退火或钝化膜的形成、元件分割，获得半导体发光元件10。
在本实施方式中，在利用使用了掩模22的选择生长的第二生长工序和掩模去除工序中形成槽部19，形成至少到达p+层16p的槽部19。之后，通过实施激活工序，能够在激活工序中使氢原子从在槽部19的侧面露出的p+层16p脱离，不仅在台面结构的外周附近，在内部区域也能够提高p+层16p中所含的p型杂质的激活率，进行良好的电流扩散和载流子注入。
(第三实施方式)
接着，使用图6对本公开的第三实施方式进行说明。与第一实施方式重复的内容省略说明。图6是示意性表示本实施方式的槽部19的形成图案的俯视图，图6的(a)表示圆点形状，图6的(b)表示多边形点形状，图6的(c)表示线形状的低密度的配置，图6的(d)表示线形状的高密度的配置。
在图6的(a)～图6的(d)所示的例子中，作为由台面槽18划定的台面结构，假定300μm×300μm的矩形状。另外，作为形成槽部19的深度，也可以是图2的(a)～图2的(c)所示的任意例子。
图6的(a)所示的例子是以圆形的点形状形成槽部19，以100μm间隔在三行三列的对角上形成有阴极电极20和阳极电极21，在剩余的七个部位配置有槽部19的图案。在该配置例中，如果将槽部19的直径设为20μm，则槽部19的总面积成为约2200μm2，槽部19占芯片面积的面积比约为2.44％。作为另一例，可举出以50μm间隔在四行四列的对角上形成有阴极电极20和阳极电极21，在剩余的十四个部位配置有槽部19的图案。在该配置例中，如果将槽部19的直径设为5μm，则槽部19的总面积约为274μm2，槽部19占芯片面积的面积比约为0.73％。
图6的(b)所示的例子是以正方形的点形状形成槽部19，以100μm间隔在三行三列的对角上形成有阴极电极20和阳极电极21，在剩余的七个部位配置有槽部19的图案。在该配置例中，如果将槽部19的一边设为20μm，则槽部19的总面积成为2800μm2，槽部19占芯片面积的面积比约为3.10％。作为另一例，可举出以50μm间隔在四行四列的对角上形成有阴极电极20和阳极电极21，在剩余的十四个部位配置有槽部19的图案。在该配置例中，如果将槽部19的一边设为5μm，则槽部19的总面积约为350μm2，槽部19占芯片面积的面积比约为0.39％。
图6的(c)所示的例子是与台面结构的一侧壁平行地以100μm间隔按照条(线)形状形成有三个槽部19的图案。在该配置例中，如果条的宽度设为5μm，将中央的条的长度设为250μm，将其它条的长度设为150μm，则槽部19的总面积成为2750μm2，槽部19占芯片面积的面积比约为3.06％。
图6的(d)所示的例子是与台面结构的一侧壁平行地以50μm间隔按照条(线)形状形成有五个槽部19的图案。在该配置例中，如果条的宽度设为5μm，将中央的条的长度设为250μm，将其它条的长度设为150μm，则槽部19的总面积成为4250μm2，槽部19占芯片面积的面积比约为4.72％。
在图6的(a)～图6的(d)所示的任何例子中，槽部19占芯片面积的面积比率低于5％，在95％以上的面积中从隧道结层16对埋入半导体层15进行电流注入，由此，能够向半导体发光元件10进行良好且均匀的电流注入。另外，因为将相邻的槽部19的间隔设为50～100μm左右，所以能够确保能够将氢从槽部19脱离的p+层16p的面积，能够使p+层16p在整个面内区域激活。另外，也能够缩短激活处理所需的时间。
(第四实施方式)
接着，使用图7对本公开的第四实施方式进行说明。与第一实施方式重复的内容省略说明。图7是示意性表示本实施方式的槽部19和纳米线层13的形成图案的俯视图，图7的(a)是将圆点形状的槽部19配置于柱状半导体之间的例子，图7的(b)是沿着将电极间连结的方向配置有线形状的槽部19的例子，图7的(c)是沿将电极间横切的方向配置有线形状的槽部19的例子。
在本实施方式中，在俯视时避开了纳米线层13的区域形成槽部19。作为形成槽部19的深度，也可以是图2的(a)～图2的(c)所示的任何例子，特别是在如图2的(c)所示将槽部19形成至比纳米线层13(柱状半导体层)的顶面更深的位置的情况下，因为不在槽部19去除有源层14，所以优选采用这些配置。
在图7的(a)所示的例子中，将槽部19设为圆点形状，在配置为三角格子状的纳米线层13(柱状半导体层)的中心配置有槽部19。在该配置例中，因为能够在芯片区域的大致整个面上均匀地形成槽部19，所以能够使p+层16p在芯片区域的大致整个面上均匀地激活。
在图7的(b)所示的例子中，将槽部19设为线形状，在配置成三角格子状的纳米线层13的阵列中，沿着将阳极电极21和阴极电极20连结的方向在纳米线层13之间配置有槽部19。在该配置例中，能够沿着从阳极电极21朝向阴极电极20流通的电流的路径提高p+层16p的激活率，能够使电流注入更良好。
在图7的(c)所示的例子中，将槽部19设为线形状，在纳米线层13之间与台面结构的一侧壁平行地配置有槽部19。在该配置例中，因为能够将槽部19从芯片区域的一边形成到对置的另一边，所以能够在芯片区域的大致整个面上提高p+层16p的激活率。
(第五实施方式)
接着，对本公开的第五实施方式进行说明。与第一实施方式重复的内容省略说明。在图6的(c)、(d)及图7的(b)、(c)中，示出直线形状的结构作为线形状的槽部19，但也可以使用曲线形状。特别是在使电流扩散用的分支电极分支而作为阳极电极21的一部分的情况下，也可以沿着分支电极形成槽部19。
]本公开不限于上述的各实施方式，能够在权利要求所示的范围内进行各种变更，将不同的实施方式中分别公开的技术方案适当地组合而获得的实施方式也包含在本公开的技术范围内。
本申请基于2021年5月27日申请的日本专利申请(日本特愿2021－089283)，将其内容作为参照引入于此。
产业上的可利用性
根据本公开，能够提供提高p型层及隧道结层中所含的p+层中所含的p型杂质的激活率，能够进行良好的电流扩散和载流子注入的半导体发光元件及半导体发光元件的制造方法。
附图标记说明
10 半导体发光元件
11 生长基板
12 掩模
12a 开口部
13 纳米线层
14 有源层
15 埋入半导体层
16 隧道结层
17 n型半导体层
18 台面槽
19 槽部
20 阴极电极
21 阳极电极
22 掩模
Claims (9)
1.一种半导体发光元件，其特征在于，
具备：生长基板；多个柱状半导体层，多个所述柱状半导体层形成在所述生长基板上；p型的埋入半导体层，所述p型的埋入半导体层与所述柱状半导体层的侧面接触并覆盖多个所述柱状半导体层；隧道结层，所述隧道结层形成在所述埋入半导体层上；n型半导体层，n型半导体层形成在所述隧道结层上，在所述埋入半导体层、所述隧道结层及所述n型半导体层形成有台面结构，所述隧道结层延伸至所述台面结构的侧面而形成。
2.根据权利要求1所述的半导体发光元件，其特征在于，
所述隧道结层具有n+层和p+层的层叠结构，形成有从所述台面结构的表面至少到达至所述p+层的槽部。
3.根据权利要求2所述的半导体发光元件，其特征在于，
所述槽部到达至所述埋入半导体层而形成。
4.根据权利要求3所述的半导体发光元件，其特征在于，
所述槽部到达至比所述柱状半导体层的顶面靠所述生长基板侧而形成。
5.根据权利要求1～4中任一项所述的半导体发光元件，其特征在于，
所述槽部形成于俯视时避开了所述柱状半导体的区域。
6.根据权利要求1～5中任一项所述的半导体发光元件，其特征在于，
所述槽部形成为点形状或线形状。
7.一种半导体发光元件的制造方法，其特征在于，具备：
第一生长工序，在生长基板上形成多个柱状半导体层及p型的埋入半导体层；第二生长工序，在所述埋入半导体层上形成隧道结层及n型半导体层；台面形成工序，在所述埋入半导体层、所述隧道结层及所述n型半导体层形成台面结构，且使所述隧道结层从所述台面结构的侧面露出；激活工序，在所述台面形成工序之后，使所述隧道结层中所含的p+层激活。
8.根据权利要求7所述的半导体发光元件的制造方法，其特征在于，
在所述第二生长工序之后且所述激活工序之前，具备通过蚀刻而形成从所述台面结构的表面至少到达至所述p+层的槽部的槽部蚀刻工序。
9.根据权利要求7所述的半导体发光元件的制造方法，其特征在于，
在所述第二生长工序中，在所述埋入半导体层上的一部分形成掩模，通过使用了所述掩模的选择生长，使所述隧道结层及所述n型半导体层生长，在所述第二生长工序之后且所述激活工序之前，具备去除所述掩模而形成槽部的槽部掩模去除工序。
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- 2022-05-09 WO PCT/JP2022/019712 patent/WO2022249873A1/ja active Application Filing
- 2022-05-09 CN CN202280037419.7A patent/CN117355950A/zh active Pending
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