WO2022249873A1 - 半導体発光素子および半導体発光素子の製造方法 - Google Patents

半導体発光素子および半導体発光素子の製造方法 Download PDF

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WO2022249873A1
WO2022249873A1 PCT/JP2022/019712 JP2022019712W WO2022249873A1 WO 2022249873 A1 WO2022249873 A1 WO 2022249873A1 JP 2022019712 W JP2022019712 W JP 2022019712W WO 2022249873 A1 WO2022249873 A1 WO 2022249873A1
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semiconductor layer
tunnel junction
semiconductor
growth
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PCT/JP2022/019712
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聖治 石本
大樹 神野
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株式会社小糸製作所
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    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/14—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a carrier transport control structure, e.g. highly-doped semiconductor layer or current-blocking structure
    • H—ELECTRICITY
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    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/24—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate of the light emitting region, e.g. non-planar junction

Definitions

  • the present disclosure relates to a semiconductor light emitting device and a method for manufacturing a semiconductor light emitting device, and more particularly to a semiconductor light emitting device having a structure in which a plurality of columnar semiconductor layers are embedded with a p-type embedded semiconductor layer, and a method for manufacturing the semiconductor light emitting device.
  • Patent Document 1 An n-type nanowire core, an active layer and a p-type layer are grown on a growth substrate, a tunnel junction layer is formed on the side surface of the p-type layer, and an n-type buried A semiconductor light emitting device embedded with a semiconductor layer has been proposed.
  • the active layer In the semiconductor light emitting device in which the active layer is formed on the outer periphery of the nanowire core disclosed in Patent Document 1, crystal defects and threading dislocations are less than those in which the active layer is formed on the entire surface of the growth substrate, and high-quality crystals are obtained. In addition, since m-plane growth is possible, the external quantum efficiency can be improved at high current densities. In addition, in the semiconductor light-emitting device using the nanowire core of Patent Document 1, the active layer can be formed of high-quality crystals, so it is expected to increase the In composition of the active layer to increase the wavelength. Also, by forming a tunnel junction layer around the nanowire and embedding the nanowire with an n-type embedded semiconductor layer, current diffusion in the embedded semiconductor layer and good carrier injection from the tunnel junction layer to the p-type layer can be achieved. be able to.
  • the p-type layer and the tunnel junction layer are formed as part of the columnar semiconductor including the nanowires, and the p+ layer included in the p-type layer and the tunnel junction layer is the n-type semiconductor layer. Embedded inside. Therefore, there is a problem that it is difficult to remove the hydrogen atoms contained inside the p-type layer and the p+ layer in the manufacturing process to activate the p-type impurity and increase the carrier concentration. If the carrier concentrations in the p-type layer and the p+ layer are low, it becomes difficult to inject carriers into the p-type layer, making it difficult to increase the current density of the semiconductor light emitting device to increase the amount of light.
  • the present disclosure has been made in view of the above-described conventional problems. It is an object of the present invention to provide a semiconductor light-emitting device and a method for manufacturing a semiconductor light-emitting device capable of performing
  • the semiconductor light emitting device of the present disclosure includes: a growth substrate; a plurality of columnar semiconductor layers formed on the growth substrate; a p-type buried semiconductor layer covering a layer, a tunnel junction layer formed on the buried semiconductor layer, and an n-type semiconductor layer formed on the tunnel junction layer, the buried semiconductor layer; A mesa structure is formed in the tunnel junction layer and the n-type semiconductor layer, and the tunnel junction layer is formed extending to the side surface of the mesa structure.
  • the tunnel junction layer is formed on the p-type buried semiconductor layer, and the tunnel junction layer is formed extending to the side surface of the mesa structure. Hydrogen can be desorbed through the buried semiconductor layer and the tunnel junction layer exposed to the side surface of the structure, and the activation rate of the p-type impurity contained in the p+ layer of the buried semiconductor layer and the tunnel junction layer is increased. current diffusion and carrier injection can be performed.
  • the tunnel junction layer has a stacked structure of n+ layers and p+ layers, and a groove is formed from the surface of the mesa structure to reach at least the p+ layer.
  • the trench is formed to reach the embedded semiconductor layer.
  • the groove is formed to reach the growth substrate side from the top surface of the columnar semiconductor layer.
  • the groove is formed in a region avoiding the columnar semiconductor in plan view.
  • the grooves are formed in a dot shape or a linear shape.
  • a method for manufacturing a semiconductor light emitting device includes a first growth step of forming a plurality of columnar semiconductor layers and p-type buried semiconductor layers on a growth substrate; a second growth step of forming a tunnel junction layer and an n-type semiconductor layer on a layer; and forming a mesa structure in the buried semiconductor layer, the tunnel junction layer and the n-type semiconductor layer to form the tunnel junction layer. It is characterized by comprising a mesa forming step of exposing from the side surface of the mesa structure, and an activating step of activating the p+ layer included in the tunnel junction layer after the mesa forming step.
  • a trench etching step is performed to form a trench reaching at least the p+ layer from the surface of the mesa structure by etching.
  • a mask is formed on a portion of the embedded semiconductor layer, and the tunnel junction layer and the n-type semiconductor layer are grown by selective growth using the mask. and after the second growing step and before the activating step, a groove portion mask removing step of removing the mask to form a groove portion is provided.
  • a semiconductor light emitting device and a semiconductor light emitting device capable of increasing the activation rate of the p-type impurity contained in the p-type layer and the p+ layer contained in the tunnel junction layer and performing good current diffusion and carrier injection A manufacturing method can be provided.
  • FIG. 1 is a schematic diagram showing a semiconductor light emitting device 10 according to a first embodiment
  • FIG. 2A and 2B are partial enlarged views schematically showing structural examples of a groove portion 19 formed in the semiconductor light emitting device 10, FIG.
  • An example of forming up to the semiconductor layer 15 is shown
  • FIG. 2C shows an example of forming up to the nanowire layer 13 .
  • 3(a) is a mask formation step
  • FIG. 3(b) is a nanowire growth step
  • FIG. 3(c) is an active layer.
  • the growth step, (d) of FIG. 3 shows the embedded semiconductor layer growth step.
  • 4A is a second growth step
  • FIG. 4B is a mesa formation step
  • FIG. 4 shows an electrode forming process.
  • 5(a) is a mask formation step
  • FIG. 5(b) is a second growth step
  • FIG. 5(c) is a 5(d) shows a mesa formation process and an activation process
  • FIG. 5(e) shows an electrode formation process.
  • It is a plan view schematically showing the formation pattern of the groove portion 19 in the third embodiment
  • FIG. 6 (a) is a round dot shape
  • FIG. 6 (b) is a polygonal dot shape
  • FIG. 6(d) shows a high-density arrangement of linear shapes.
  • FIG. 7A is a plan view schematically showing a formation pattern of grooves 19 and nanowire layers 13 in the fourth embodiment
  • FIG. 7A is an example in which round dot-shaped grooves 19 are arranged between columnar semiconductors; 7(b) is an example in which linear grooves 19 are arranged along the direction connecting the electrodes, and FIG. 7(c) is an example in which linear grooves 19 are arranged in a direction crossing the electrodes. be.
  • FIG. 1 is a schematic diagram showing a semiconductor light emitting device 10 according to the first embodiment.
  • a semiconductor light emitting device 10 includes a growth substrate 11, a mask 12, a nanowire layer 13, an active layer 14, a buried semiconductor layer 15, a tunnel junction layer 16, and an n-type semiconductor layer 17. , a mesa groove 18 , a groove portion 19 , a cathode electrode 20 and an anode electrode 21 .
  • the nanowire layer 13 and the active layer 14 are selectively grown in a direction perpendicular to the growth substrate 11 to have a columnar shape, and constitute a columnar semiconductor layer in the present disclosure.
  • part of the semiconductor light emitting device 10 has the embedded semiconductor layer 15 removed from the surface to the growth substrate 11 to form a mesa groove 18 (mesa structure), and the surface of the growth substrate 11 is exposed. and the cathode electrode 20 is formed. An anode electrode 21 is formed on the n-type semiconductor layer 17 .
  • the mesa structure refers to a structure in which a groove is formed through a plurality of semiconductor layers so as to surround a predetermined region, so that the laminated structure cross section of each semiconductor layer is exposed from the side surface.
  • the growth substrate 11 is a substantially flat member made of a material capable of crystal growth of a semiconductor material, and a mask 12 is formed on the main surface side. A part of the growth substrate 11 is exposed and a cathode electrode 20 is formed.
  • the semiconductor light-emitting device 10 is made of a nitride-based semiconductor, it is preferable to use a GaN substrate as the growth substrate 11.
  • a c-plane GaN substrate is used because the cavity plane can be easily formed by cleavage.
  • a heterosubstrate such as a c-plane sapphire substrate or a Si substrate made of a material different from the semiconductor material grown as the growth substrate 11 is used, and a plurality of semiconductor layers such as a buffer layer and a base layer are grown thereon.
  • a buffer layer is a layer formed between a single crystal substrate and an underlying layer to alleviate lattice mismatch between the two.
  • GaN is preferably used for the buffer layer, but AlN, AlGaN, or the like may also be used.
  • the underlying layer is a single-crystal semiconductor layer formed on the growth substrate 11 and the buffer layer.
  • Non-doped GaN is formed with a thickness of several ⁇ m, and an n-type semiconductor layer such as an n-type contact layer is formed thereon. It is preferable to configure with a plurality of layers provided.
  • the n-type contact layer is a semiconductor layer doped with n-type impurities, such as Si-doped n-type Al 0.05 GaN 0.95 .
  • the mask 12 is a layer made of a dielectric material formed on the surface of the growth substrate 11 or the underlying layer.
  • a material that is difficult to grow a semiconductor crystal from is selected from the mask 12.
  • SiO 2 , SiN x and Al 2 O 3 are suitable.
  • a plurality of openings, which will be described later, are formed in the mask 12, and the semiconductor layer can be grown from the surface of the growth substrate 11 or the underlying layer partially exposed through the openings.
  • the columnar semiconductor layer is a semiconductor layer crystal-grown in the opening provided in the mask 12 , and the substantially columnar semiconductor layer is formed vertically with respect to the main surface of the growth substrate 11 .
  • Such a columnar semiconductor layer can be obtained by setting appropriate growth conditions according to the semiconductor material to be formed, and performing selective growth in which a specific crystal plane orientation is grown.
  • the columnar semiconductor layers are also formed two-dimensionally and periodically on the growth substrate 11 .
  • the nanowire layer 13 is a columnar semiconductor layer selectively grown on the growth substrate 11 exposed from the opening of the mask 12 or on the underlying layer, and is made of GaN doped with n-type impurities, for example.
  • GaN GaN
  • the nanowire layer 13 selectively grown on the growth substrate 11 has a substantially hexagonal prism shape with six m-planes formed as facets. In FIG. 1, it seems that the nanowire layer 13 is grown only in the region where the opening is formed. A hexagonal prism is formed.
  • the opening is formed as a circle with a diameter of about 150 nm
  • GaN GaInN may be used as the nanowire layer 13 for this purpose.
  • AlGaN AlGaN as the nanowire layer 13, or to change the well layer and the barrier layer of the active layer 14 to AlGaN having different compositions. be.
  • the active layer 14 is a semiconductor layer grown on the outer periphery of the nanowire layer 13.
  • a multi-quantum well active layer in which a GaInN quantum well layer with a thickness of 5 nm and a GaN barrier layer with a thickness of 10 nm are stacked five times.
  • a multiple quantum well active layer is mentioned here, a single quantum well structure or a bulk active layer may be used. Since the active layer 14 is formed on the side and top surfaces of the nanowire layer 13, the area of the active layer 14 can be secured. The higher the ratio of In taken into the active layer, the longer the emission wavelength of the semiconductor light emitting device 10. By setting the In composition ratio to 0.10 or more, the emission wavelength can be 480 nm or more.
  • the emission wavelength can be set to 500 nm or more.
  • the active layer 14 formed on the side surfaces is also a non-polar surface having m-planes, which can improve droop characteristics.
  • the buried semiconductor layer 15 is a semiconductor layer grown on the outer periphery of the active layer 14, and is made of GaN doped with p-type impurities, for example.
  • a buried semiconductor layer 15 is formed so as to cover the side and top surfaces of the active layer 14 and extend to the growth substrate 11 or underlying layer.
  • the nanowire layer 13, the active layer 14, and the buried semiconductor layer 15 constitute a double heterostructure, and carriers can be well confined in the active layer 14 to improve the probability of radiative recombination.
  • FIG. 1 shows an example in which the embedded semiconductor layer 15 is composed of a single layer. It may be a structure.
  • the tunnel junction layer 16 is a semiconductor layer formed on the buried semiconductor layer 15, and includes, for example, a p+ layer 16p (not shown in FIG. 1) that is doped with a p-type impurity at a high concentration and is in contact with the buried semiconductor layer 15. , and an n+ layer 16n (not shown in FIG. 1) doped with an n-type impurity at a high concentration and formed on the p+ layer 16p are grown in order to form a two-layer structure.
  • the p+ layer 16p is a semiconductor layer heavily doped with p-type impurities, and can be made of GaN with a thickness of 5 nm and a Mg concentration of 2 ⁇ 10 20 cm ⁇ 3 , for example.
  • n+ layer 16n for example, GaN with a thickness of 10 nm and a Si concentration of 2 ⁇ 10 20 cm ⁇ 3 can be used.
  • the two layers, the p+ layer 16p and the n+ layer 16n, constitute the tunnel junction layer 16 in this disclosure, since the p+ layer and the n+ layer form a tunnel junction.
  • the n-type semiconductor layer 17 is an n-type semiconductor layer formed on the tunnel junction layer 16, and an anode electrode 21 is formed on part of the surface.
  • the n-type semiconductor layer 17 may be composed of a single layer or a laminated structure of multiple layers. Also, the material forming the n-type semiconductor layer 17 is not limited, and for example, n-type GaN, n-type AlGaN, or the like can be used. Since the anode electrode 21 is formed on the n-type semiconductor layer 17 , it is preferable to form a contact layer having a high concentration of n-type impurities on the outermost surface of the n-type semiconductor layer 17 .
  • the mesa groove 18 is a groove formed through each semiconductor layer from the n-type semiconductor layer 17 to the growth substrate 11 or underlying layer, and divides the light emitting region of the semiconductor light emitting device 10 to form a mesa structure.
  • the peripheries of the n-type semiconductor layer 17, tunnel junction layer 16 (n+ layer 16n, p+ layer 16p), and buried semiconductor layer 15 are exposed from the side surface of the mesa groove 18.
  • FIG. Therefore, the tunnel junction layer 16 is formed extending to the side surfaces of the mesa structure defined by the mesa grooves 18 .
  • each semiconductor layer to the side surface of the mesa structure means that the periphery of each semiconductor layer extends to the side surface of the mesa structure when the mesa groove 18 is formed.
  • a passivation film or other structures formed in the mesa groove 18 are also included.
  • An element isolation groove is further formed in the mesa groove 18 to separate the semiconductor light emitting elements 10 individually.
  • the groove portion 19 is a groove formed from the surface of the mesa-structured n-type semiconductor layer 17 to reach at least the p+ layer 16p of the tunnel junction layer 16 .
  • 2A and 2B are partial enlarged views schematically showing structural examples of the groove 19 formed in the semiconductor light emitting device 10.
  • FIG. ) shows an example in which even the buried semiconductor layer 15 is formed
  • FIG. 2C shows an example in which even the nanowire layer 13 is formed.
  • the p+ layer 16p is exposed at the bottom and side portions of the trench 19. As shown in FIG. 2(a), since the exposed area of the p+ layer 16p in the trench 19 is large, the hydrogen atoms incorporated in the p+ layer 16p are easily released from the trench 19 in the activation step described later.
  • the p+ layer 16p is exposed at the side of the groove 19, and the buried semiconductor layer 15 is formed in the groove. 19 are exposed on the bottom and sides.
  • the hydrogen atoms incorporated in the p+ layer 16p in the activation process can be released from the groove 19.
  • the embedded semiconductor layer 15 is exposed at the bottom and side portions of the trench 19 , the hydrogen atoms incorporated in the embedded semiconductor layer 15 in the activation process can be released from the trench 19 .
  • the groove 19 may be formed deep from the top surface of the columnar semiconductor layer to the growth substrate 11 side and may be formed to reach a part of the nanowire layer 13 . Further, the groove portion 19 may be formed to be deeper than the top surface of the nanowire layer 13 at a position avoiding the nanowire layer 13 . In these structures, the p+ layer 16p and the buried semiconductor layer 15 are exposed at the side of the trench 19, and the hydrogen atoms taken in during the activation process can be released from the trench 19. FIG.
  • the cathode electrode 20 is an electrode formed in the region where the growth substrate 11 or the underlying layer is exposed, and is composed of a laminated structure of a metal material and a pad electrode that make ohmic contact with the exposed semiconductor layer.
  • the anode electrode 21 is an electrode formed on a portion of the n-type semiconductor layer 17, and is composed of a layered structure of a metal material that makes ohmic contact with the outermost surface of the n-type semiconductor layer 17 and a pad electrode.
  • a known structure such as covering the surface of the semiconductor light emitting device 10 with a passivation film may be applied as necessary.
  • a transparent electrode may be formed by extending the anode electrode 21 over the entire n-type semiconductor layer 17 .
  • FIG. 3A and 3B are schematic diagrams showing the first growth step in the method for manufacturing the semiconductor light emitting device 10.
  • FIG. 3A is the mask formation step
  • FIG. 3B is the nanowire growth step
  • FIG. ) shows the active layer growing step
  • FIG. 3(d) shows the embedded semiconductor layer growing step.
  • 4A and 4B are schematic diagrams showing a method for manufacturing the semiconductor light emitting device 10 according to the present embodiment, in which FIG. 4A shows the second growth step, FIG. c) shows the groove etching step and the activation step, and FIG. 4(d) shows the electrode forming step.
  • a mask 12 made of SiO 2 is deposited on a growth substrate 11 made of n-type GaN by a sputtering method to a thickness of about 30 nm, and a fine pattern such as nanoimprinting lithography is applied.
  • a forming method is used to form an opening 12a having a diameter of about 150 nm.
  • a heterogeneous substrate such as sapphire
  • a buffer layer, a base layer and an n-type semiconductor layer may be formed on the sapphire substrate and the surface of the n-type semiconductor layer may be used as the surface of the growth substrate 11. good.
  • the growth conditions for the buffer layer are, for example, TMA (Trimethylaluminium), TMG (TrimethylGallium) and ammonia are used as material gases, the growth temperature is 1100° C., the V/III ratio is 1000, hydrogen is used as a carrier gas and the pressure is 10 hPa.
  • the growth conditions for the underlying layer and the n-type semiconductor layer are, for example, a growth temperature of 1050° C., a V/III ratio of 1000, and a pressure of 500 hPa using hydrogen as a carrier gas.
  • a nanowire layer 13 made of GaN is grown on the growth substrate 11 exposed from the opening 12a by selective growth by MOCVD.
  • the growth conditions for the nanowire layer 13 are, for example, using TMG and ammonia as material gases, a growth temperature of 1050° C., a V/III ratio of 10, and a pressure of 100 hPa using hydrogen as a carrier gas.
  • a GaInN quantum well layer with a thickness of 5 nm and a GaN barrier layer with a thickness of 10 nm are stacked five times on the side and top surfaces of the nanowire layer 13 using the MOCVD method.
  • the active layer 14 is grown.
  • the growth conditions for the active layer 14 are, for example, a growth temperature of 800° C., a V/III ratio of 3000, a pressure of 1000 hPa with nitrogen as a carrier gas, and TMG, TMI (Trimethylindium) and ammonia as source gases.
  • the buried semiconductor layer 15 made of GaN doped with p-type impurities is grown, and the periphery of the columnar semiconductor layer composed of the nanowire layer 13 and the active layer 14 is grown. And the upper surface is buried with the buried semiconductor layer 15 .
  • the embedded semiconductor layer 15 is grown under conditions of, for example, a growth temperature of 950° C., a V/III ratio of 1000, a pressure of 300 hPa using hydrogen as a carrier gas, and TMG, Cp 2 Mg (biscyclopentadienylmagnesium) and ammonia as source gases.
  • the growth conditions of the buried semiconductor layer 15 are preferably conditions that promote c-plane growth, which is growth in the vertical direction.
  • the embedded semiconductor layer 15 must be grown on the mask 12 provided between the columnar semiconductor layers, and there is a possibility that a gap will be formed under the columnar semiconductor layer when the embedded semiconductor layer 15 is grown. have a nature. Therefore, in the growth of the buried semiconductor layer 15, it is preferable to use TMG, silane, and ammonia as raw material gases and grow at a low temperature and a low V/III ratio that promote growth of the m-plane, which is lateral growth, in the initial stage.
  • a low temperature and low V/III ratio is a V/III ratio of 100 or less at 800° C. or less and a pressure of 200 hPa using hydrogen as a carrier gas.
  • the buried semiconductor layer 15 is grown at a high temperature and a high V/III ratio to promote the growth of the c-plane, which is the vertical growth. is preferred.
  • a high temperature and high V/III ratio is a V/III ratio of 2000 or more at 1000° C. or more and a pressure of 500 hPa using hydrogen as a carrier gas. From the mask formation step of FIG. 3(a) to the embedded semiconductor layer growth step of FIG. 3(d), it corresponds to the first growth step in the present disclosure.
  • the p+ layer 16p and the n+ layer 16n of the tunnel junction layer 16 and the n-type semiconductor layer 17 are grown on the embedded semiconductor layer 15.
  • the growth conditions for the tunnel junction layer 16 are, for example, a growth temperature of 800° C., a V/III ratio of 3000, and a pressure of 500 hPa using nitrogen as a carrier gas.
  • the p+ layer 16p may be GaN with a thickness of 5 nm and a Mg concentration of 2 ⁇ 10 20 cm ⁇ 3
  • the n+ layer 16n may be GaN with a thickness of 10 nm and a Si concentration of 2 ⁇ 10 20 cm ⁇ 3 . be done.
  • the tunnel junction layer 16 and the buried semiconductor layer 15 are partially removed from the n-type semiconductor layer 17 by selective dry etching, and the top surface of the growth substrate 11 is removed.
  • a mesa groove 18 is formed by exposing. By forming the mesa groove 18 as described above, the area surrounded by the mesa groove 18 is defined as the light emitting area of the semiconductor light emitting device 10 .
  • a groove portion 19 reaching from the n-type semiconductor layer 17 to at least the p+ layer 16p of the tunnel junction layer 16 is selectively formed by dry etching.
  • an activation process is performed to desorb hydrogen from the buried semiconductor layer 15 and the p+ layer 16p that reach the side surfaces of the mesa structure and are exposed.
  • hydrogen is released from the p+ layer 16p exposed in the trench 19 to accelerate the activation process.
  • the activation treatment method is not limited, but one example is heat treatment (annealing) at 600° C. in an air atmosphere. Annealing in an air atmosphere is shown here, but heat treatment may be performed in an atmosphere in which atomic hydrogen that can activate the buried semiconductor layer 15 and the tunnel junction layer 16 does not exist.
  • a cathode electrode 20 is formed on the surface of the growth substrate 11 and an anode electrode 21 is formed on the n-type semiconductor layer 17 . Further, if necessary, annealing after electrode formation, formation of a passivation film, and element division are performed to obtain the semiconductor light emitting element 10 .
  • the semiconductor light emitting device 10 of this embodiment when a voltage is applied between the cathode electrode 20 and the anode electrode 21, the n-type semiconductor layer 17, the tunnel junction layer 16, the buried semiconductor layer 15, the active layer 14, the nanowire layer 13, A current flows through the growth substrate 11 and light is generated in the active layer 14 by radiative recombination. Light emitted from the active layer 14 is extracted to the outside of the semiconductor light emitting device 10 .
  • the side surfaces of the nanowire layer 13 are m-planes formed by selective growth, the active layer 14 and the embedded semiconductor layer 15 formed on the outer periphery are also in contact with each other on the m-planes. Since the m-plane is a non-polar plane and does not cause polarization, the luminous efficiency in the active layer 14 is high, and since all the side surfaces of the hexagonal prism are m-planes, the luminous efficiency of the semiconductor light-emitting device 10 can be improved. Furthermore, since the film thickness of the active layer can be increased, the volume of the active layer 14 can be increased to about 3 to 10 times that of the conventional semiconductor light emitting device, and the injection carrier density can be reduced to reduce efficiency droop. can be significantly reduced.
  • the tunnel junction layer 16 is formed extending to the side surface of the mesa structure, and the trench 19 is formed at least up to the p+ layer 16p. Therefore, hydrogen atoms can be released from the buried semiconductor layer 15 and the tunnel junction layer 16 exposed on the side surface of the mesa structure in the activation process, and the p-type impurity contained in the buried semiconductor layer 15 and the p+ layer 16p can be activated. It is possible to increase the conversion rate and perform good current diffusion and carrier injection.
  • a groove portion etching step is performed to form the groove portion 19 by etching, and the groove portion 19 reaching at least the p+ layer 16p is formed.
  • hydrogen atoms can be released from the p+ layer 16p exposed on the side surface of the trench 19 in the activation process, and the p+ layer can be removed not only in the vicinity of the outer periphery of the mesa structure but also in the inner region. It is possible to increase the activation rate of the p-type impurity contained in 16p and perform good current diffusion and carrier injection.
  • FIG. 5A and 5B are schematic diagrams showing a method for manufacturing the semiconductor light emitting device 10 according to the present embodiment.
  • FIG. 5A shows a mask forming step
  • FIG. FIG. 5(d) shows a mesa formation process and an activation process
  • FIG. 5(e) shows an electrode formation process.
  • This embodiment differs from the first embodiment in that the second growth step is performed by selective growth using a mask after the first growth step shown in FIG.
  • a mask 22 is formed on a portion of the embedded semiconductor layer 15 after the embedded semiconductor layer growth step shown in FIG. 3(d).
  • a dielectric material is selected that makes crystal growth of the tunnel junction layer 16 difficult from above the mask 22.
  • SiO 2 , SiN x and Al 2 O 3 are suitable.
  • the region where the mask 22 is formed is the region where the groove 19 is formed.
  • the p+ layer 16p and the n+ layer 16n of the tunnel junction layer 16 and the n-type semiconductor layer 17 are formed on the buried semiconductor layer 15 by selective growth using a mask 22. to grow. At this time, the p+ layer 16p and the n+ layer 16n of the tunnel junction layer 16 are not grown on the mask 22, and the mask 22 remains on the bottom of the trench 19.
  • FIG. 5B shows that the p+ layer 16p and the n+ layer 16n of the tunnel junction layer 16 and the n-type semiconductor layer 17 are formed on the buried semiconductor layer 15 by selective growth using a mask 22. to grow. At this time, the p+ layer 16p and the n+ layer 16n of the tunnel junction layer 16 are not grown on the mask 22, and the mask 22 remains on the bottom of the trench 19.
  • the mask 22 is removed by etching to form the groove portion 19 and expose the surface of the embedded semiconductor layer 15 at the bottom portion of the groove portion 19 .
  • the p+ layer 16p of the tunnel junction layer 16 is exposed at the side portions of the groove portion 19.
  • the mask 22 can be removed by wet etching that removes only the material of the mask 22 without etching the semiconductor material forming the n-type semiconductor layer 17 and the tunnel junction layer 16 .
  • the tunnel junction layer 16 and the buried semiconductor layer 15 are partially removed from the n-type semiconductor layer 17 by selective dry etching, and the top surface of the growth substrate 11 is removed.
  • a mesa groove 18 is formed by exposing.
  • the area surrounded by the mesa groove 18 is defined as the light emitting area of the semiconductor light emitting device 10 .
  • an activation process is performed to remove hydrogen from the buried semiconductor layer 15 and the p+ layer 16p that reach the side surfaces of the mesa structure and are exposed, thereby performing activation.
  • hydrogen is released from the buried semiconductor layer 15 and the p+ layer 16p exposed in the trench 19 to accelerate the activation process.
  • a cathode electrode 20 is formed on the surface of the growth substrate 11 and an anode electrode 21 is formed on the n-type semiconductor layer 17 . Further, if necessary, annealing after electrode formation, formation of a passivation film, and element division are performed to obtain the semiconductor light emitting element 10 .
  • the groove 19 is formed in the second growth step of selective growth using the mask 22 and the mask removal step, and the groove 19 reaching at least the p+ layer 16p is formed.
  • hydrogen atoms can be released from the p+ layer 16p exposed on the side surface of the trench 19 in the activation process, and the p+ layer can be removed not only in the vicinity of the outer periphery of the mesa structure but also in the inner region. It is possible to increase the activation rate of the p-type impurity contained in 16p and perform good current diffusion and carrier injection.
  • FIG. 6A and 6B are plan views schematically showing formation patterns of the groove portions 19 in the present embodiment.
  • FIG. 6A shows a round dot shape
  • FIG. 6B shows a polygonal dot shape
  • FIG. 6C shows a linear low-density arrangement
  • FIG. 6D shows a linear high-density arrangement.
  • the mesa structure defined by the mesa groove 18 is assumed to have a rectangular shape of 300 ⁇ m ⁇ 300 ⁇ m.
  • the depth of the groove 19 may be any of the examples shown in FIGS. 2(a) to 2(c).
  • grooves 19 are formed in circular dot shapes, cathode electrodes 20 and anode electrodes 21 are formed diagonally in 3 rows and 3 columns at intervals of 100 ⁇ m, and the remaining seven It is a pattern in which grooves 19 are arranged.
  • the diameter of the grooves 19 is 20 ⁇ m
  • the total area of the grooves 19 is about 2200 ⁇ m 2
  • the area ratio of the grooves 19 to the chip area is about 2.44%.
  • Another example is a pattern in which the cathode electrode 20 and the anode electrode 21 are formed diagonally in 4 rows and 4 columns at intervals of 50 ⁇ m, and the groove portions 19 are arranged in the remaining 14 locations.
  • the diameter of the grooves 19 is 5 ⁇ m
  • the total area of the grooves 19 is about 274 ⁇ m 2
  • the area ratio of the grooves 19 to the chip area is about 0.73%.
  • the grooves 19 are formed in a square dot shape, the cathode electrodes 20 and the anode electrodes 21 are formed at the diagonals of 3 rows and 3 columns at intervals of 100 ⁇ m, and the remaining seven It is a pattern in which grooves 19 are arranged.
  • the total area of the grooves 19 is 2800 ⁇ m 2 , and the area ratio of the grooves 19 to the chip area is about 3.10%.
  • Another example is a pattern in which the cathode electrode 20 and the anode electrode 21 are formed diagonally in 4 rows and 4 columns at intervals of 50 ⁇ m, and the groove portions 19 are arranged in the remaining 14 locations.
  • the total area of the grooves 19 is about 350 ⁇ m 2
  • the area ratio of the grooves 19 to the chip area is about 0.39%.
  • the example shown in FIG. 6C is a pattern in which three grooves 19 are formed in stripes (lines) at intervals of 100 ⁇ m parallel to one side wall of the mesa structure.
  • the width of the stripe is 5 ⁇ m
  • the length of the central stripe is 250 ⁇ m
  • the length of the other stripes is 150 ⁇ m
  • the total area of the grooves 19 is 2750 ⁇ m 2
  • the ratio is approximately 3.06%.
  • the example shown in FIG. 6D is a pattern in which five grooves 19 are formed in a stripe (line) shape at intervals of 50 ⁇ m in parallel to one side wall of the mesa structure.
  • the width of the stripe is 5 ⁇ m
  • the length of the central stripe is 250 ⁇ m
  • the length of the other stripes is 150 ⁇ m
  • the total area of the grooves 19 is 4250 ⁇ m 2
  • the ratio is about 4.72%.
  • the area ratio of the trench 19 to the chip area is less than 5%, and the tunnel junction layer 16 fills 95% or more of the area.
  • a good and uniform current can be injected into the semiconductor light emitting device 10.
  • the interval between the adjacent grooves 19 is about 50 to 100 ⁇ m, the area of the p+ layer 16p capable of desorbing hydrogen from the grooves 19 can be secured, and the p+ layer 16p can be activated over the entire surface. Also, the time required for the activation process can be shortened.
  • FIG. 7A and 7B are plan views schematically showing formation patterns of the grooves 19 and the nanowire layers 13 in this embodiment.
  • FIG. 7A shows an example in which the round dot-shaped grooves 19 are arranged between the columnar semiconductors.
  • FIG. 7B shows an example in which linear grooves 19 are arranged along the direction connecting the electrodes, and
  • FIG. 7C shows an example in which linear grooves 19 are arranged in a direction crossing the electrodes. This is an example of
  • grooves 19 are formed in regions avoiding the nanowire layer 13 in plan view.
  • the depth for forming the groove 19 may be any of the examples shown in FIGS. 2A to 2C. Particularly, as shown in FIG. When forming the groove 19 to a position deeper than the top surface of the layer), it is preferable to employ these arrangements because the active layer 14 is not removed by the groove 19 .
  • the grooves 19 are formed in the shape of round dots, and the grooves 19 are arranged in the center of the nanowire layers 13 (columnar semiconductor layers) arranged in a triangular lattice.
  • the p+ layer 16p can be uniformly activated over substantially the entire chip region.
  • the grooves 19 are linear, and the nanowire layers 13 are arranged in a triangular lattice along the direction connecting the anode electrode 21 and the cathode electrode 20.
  • a groove portion 19 is arranged between 13 .
  • the activation rate of the p+ layer 16p can be increased along the path of current flowing from the anode electrode 21 to the cathode electrode 20, and current injection can be further improved.
  • the groove 19 is linear and arranged between the nanowire layers 13 parallel to one side wall of the mesa structure.
  • the groove portion 19 can be formed from one side of the chip region to the other opposite side, the activation rate of the p+ layer 16p can be increased over substantially the entire chip region.
  • FIGS. 6(c) and 6(d) and FIGS. 7(b) and 7(c) linear grooves 19 are shown, but curved grooves may be used.
  • the groove portion 19 may be formed along the branch electrode.
  • a semiconductor light-emitting device and a semiconductor light-emitting device capable of increasing the activation rate of p-type impurities contained in a p-type layer and a p+ layer contained in a tunnel junction layer and performing good current diffusion and carrier injection A device manufacturing method can be provided.

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Abstract

成長基板（１１）と、成長基板（１１）上に形成された複数の柱状半導体層（１３，１４）と、柱状半導体層（１３，１４）の側面に接触して複数の柱状半導体層（１３，１４）を覆うｐ型の埋込半導体層（１５）と、埋込半導体層（１５）上に形成されたトンネル接合層（１６）と、トンネル接合層（１６）上に形成されたｎ型半導体層（１７）とを備え、埋込半導体層（１５）、トンネル接合層（１６）およびｎ型半導体層（１７）にはメサ構造が形成されており、トンネル接合層（１６）がメサ構造の側面まで延伸して形成されている半導体発光素子。

Description

半導体発光素子および半導体発光素子の製造方法
　本開示は、半導体発光素子および半導体発光素子の製造方法に関し、特に複数の柱状半導体層をｐ型の埋込半導体層で埋め込んだ構造を有する半導体発光素子および半導体発光素子の製造方法に関する。
　近年、窒化物系半導体の結晶成長方法が急速に進展し、この材料を用いた高輝度の青色、緑色発光素子が実用化された。従来から存在した赤色発光素子とこれらの青色発光素子、緑色発光素子を組み合わせることで光の３原色全てが揃い、フルカラーのディスプレイ装置も実現可能となった。即ち、光の３原色全てを混合させると白色の光を得ることもできるようになり、照明用デバイスへの応用も可能である。
　照明用途の光源に用いる半導体発光素子では、高電流密度領域において高いエネルギー変換効率と高い光出力を実現できることが望ましく、放出される光の配光特性が安定していることが望ましい。これらの課題を解決するために特許文献１では、成長基板上にｎ型ナノワイヤコアと活性層とｐ型層を成長させ、ｐ型層の側面にトンネル接合層を形成し、ｎ型の埋込半導体層で埋め込んだ半導体発光素子が提案されている。
　特許文献１に開示されているナノワイヤコアの外周に活性層を形成した半導体発光素子では、成長基板の全面に活性層を形成したものよりも結晶欠陥や貫通転位が少なく、高品質な結晶を得られ、またｍ面成長できるため高電流密度における外部量子効率の向上を図ることができる。また、特許文献１のナノワイヤコアを用いた半導体発光素子では、活性層を高品質な結晶で形成できるため、活性層のＩｎ組成を高めて長波長化を図ることが期待されている。また、ナノワイヤの周囲にトンネル接合層を形成し、ｎ型の埋込半導体層でナノワイヤを埋め込むことで、埋込半導体層での電流拡散とトンネル接合層からｐ型層へ良好にキャリアを注入することができる。
日本国特開２０２０－０７７８１７号公報
　しかし特許文献１の従来技術では、ナノワイヤを含む柱状半導体の一部としてｐ型層およびトンネル接合層を形成し、ｐ型層およびトンネル接合層に含まれているｐ＋層は、ｎ型半導体層の内部に埋め込まれている。このため、製造工程でｐ型層およびｐ＋層の内部に含まれてしまう水素原子を離脱させて、ｐ型不純物を活性化しキャリア濃度を高めることが困難であるという問題があった。ｐ型層およびｐ＋層でのキャリア濃度が低いと、ｐ型層へのキャリア注入が困難になるため、半導体発光素子の電流密度を高めて光量を増大させることが困難になる。
　そこで本開示は、上記従来の問題点に鑑みなされたものであり、ｐ型層およびトンネル接合層に含まれるｐ＋層に含まれるｐ型不純物の活性化率を高め、良好な電流拡散とキャリア注入を行うことが可能な半導体発光素子および半導体発光素子の製造方法を提供することを目的とする。
　上記課題を解決するために、本開示の半導体発光素子は、成長基板と、前記成長基板上に形成された複数の柱状半導体層と、前記柱状半導体層の側面に接触して複数の前記柱状半導体層を覆うｐ型の埋込半導体層と、前記埋込半導体層上に形成されたトンネル接合層と、前記トンネル接合層上に形成されたｎ型半導体層とを備え、前記埋込半導体層、前記トンネル接合層および前記ｎ型半導体層にはメサ構造が形成されており、前記トンネル接合層が前記メサ構造の側面まで延伸して形成されていることを特徴とする。
　このような本開示の半導体発光素子では、ｐ型の埋込半導体層上にトンネル接合層が形成され、メサ構造の側面までトンネル接合層が延伸して形成されているため、活性化工程においてメサ構造の側面に露出した埋込半導体層およびトンネル接合層を介して水素を離脱させることができ、埋込半導体層およびトンネル接合層のｐ＋層に含まれるｐ型不純物の活性化率を高め、良好な電流拡散とキャリア注入を行うことが可能となる。
　また本開示の一態様では、前記トンネル接合層は、ｎ＋層とｐ＋層の積層構造を有しており、前記メサ構造の表面から、少なくとも前記ｐ＋層にまで到達する溝部が形成されている。
　また本開示の一態様では、前記溝部は、前記埋込半導体層にまで到達して形成されている。
　また本開示の一態様では、前記溝部は、前記柱状半導体層の頂面より前記成長基板側にまで到達して形成されている。
　また本開示の一態様では、前記溝部は、平面視において前記柱状半導体を避けた領域に形成されている。
　また本開示の一態様では、前記溝部は、ドット形状または線形状に形成されている。
　また上記課題を解決するために、本開示の半導体発光素子の製造方法は、成長基板上に複数の柱状半導体層およびｐ型の埋込半導体層を形成する第１成長工程と、前記埋込半導体層上に、トンネル接合層およびｎ型半導体層を形成する第２成長工程と、前記埋込半導体層、前記トンネル接合層および前記ｎ型半導体層にメサ構造を形成して、前記トンネル接合層を前記メサ構造の側面から露出させるメサ形成工程と、前記メサ形成工程の後に、前記トンネル接合層に含まれるｐ＋層を活性化する活性化工程とを備えることを特徴とする。
　また本開示の一態様では、前記第２成長工程の後で、かつ前記活性化工程の前に、前記メサ構造の表面から少なくとも前記ｐ＋層にまで到達する溝部をエッチングで形成する溝部エッチング工程を備える。
　また本開示の一態様では、前記第２成長工程では、前記埋込半導体層上の一部にマスクを形成し、前記マスクを用いた選択成長により前記トンネル接合層および前記ｎ型半導体層を成長させ、前記第２成長工程の後で、かつ前記活性化工程の前に、前記マスクを除去して溝部を形成する溝部マスク除去工程を備える。
　本開示では、ｐ型層およびトンネル接合層に含まれるｐ＋層に含まれるｐ型不純物の活性化率を高め、良好な電流拡散とキャリア注入を行うことが可能な半導体発光素子および半導体発光素子の製造方法を提供することができる。
第１実施形態に係る半導体発光素子１０を示す模式図である。 半導体発光素子１０に形成された溝部１９の構造例を模式的に示す部分拡大図であり、図２の（ａ）はｐ＋層１６ｐまで形成した例を示し、図２の（ｂ）は埋込半導体層１５まで形成した例を示し、図２の（ｃ）はナノワイヤ層１３まで形成した例を示している。 半導体発光素子１０の製造方法における第１成長工程を示す模式図であり、図３の（ａ）はマスク形成工程、図３の（ｂ）はナノワイヤ成長工程、図３の（ｃ）は活性層成長工程、図３の（ｄ）は埋込半導体層成長工程を示している。 第１実施形態に係る半導体発光素子１０の製造方法を示す模式図であり、図４の（ａ）は第２成長工程、図４の（ｂ）はメサ形成工程、図４の（ｃ）は溝部エッチング工程と活性化工程、図４の（ｄ）は電極形成工程を示している。 第２実施形態に係る半導体発光素子１０の製造方法を示す模式図であり、図５の（ａ）はマスク形成工程、図５の（ｂ）は第２成長工程、図５の（ｃ）は溝部マスク除去工程、図５の（ｄ）はメサ形成工程と活性化工程、図５の（ｅ）は電極形成工程を示している。 第３実施形態における溝部１９の形成パターンを模式的に示す平面図であり、図６の（ａ）は丸ドット形状、図６の（ｂ）は多角形ドット形状、図６の（ｃ）は線形状の低密度な配置、図６の（ｄ）は線形状の高密度な配置を示している。 第４実施形態における溝部１９とナノワイヤ層１３の形成パターンを模式的に示す平面図であり、図７の（ａ）は丸ドット形状の溝部１９を柱状半導体の間に配置した例であり、図７の（ｂ）は電極間を結ぶ方向に沿って線形状の溝部１９を配置した例であり、図７の（ｃ）は電極間を横断する方向に線形状の溝部１９を配置した例である。
　（第１実施形態）
　以下、本開示の実施の形態について、図面を参照して詳細に説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付すものとし、適宜重複した説明は省略する。図１は、第１実施形態に係る半導体発光素子１０を示す模式図である。
　図１に示すように、半導体発光素子１０は、成長基板１１と、マスク１２と、ナノワイヤ層１３と、活性層１４と、埋込半導体層１５と、トンネル接合層１６と、ｎ型半導体層１７と、メサ溝１８と、溝部１９と、カソード電極２０と、アノード電極２１を備えている。ここで、ナノワイヤ層１３および活性層１４は、成長基板１１に対して垂直方向に選択成長されて柱形状とされており、本開示における柱状半導体層を構成している。
　図１に示すように、半導体発光素子１０の一部は表面から成長基板１１まで埋込半導体層１５が除去されてメサ溝１８（メサ構造）が形成されており、成長基板１１の表面が露出されてカソード電極２０が形成されている。また、ｎ型半導体層１７上にはアノード電極２１が形成されている。ここでメサ構造とは、所定領域を取り囲むように複数の半導体層を貫いた溝が形成されていることで、各半導体層の積層構造断面が側面から露出する構造をいう。
　成長基板１１は、半導体材料を結晶成長可能な材料で構成された略平板状の部材であり、主面側にマスク１２が形成されている。また、成長基板１１の一部は露出されてカソード電極２０が形成されている。半導体発光素子１０を窒化物系半導体で構成する場合には、成長基板１１としてＧａＮ基板を用いることが好ましく、レーザ発振させるためには、共振器面が劈開により形成しやすいｃ面ＧａＮ基板を用いてもよい。また、成長基板１１として成長する半導体材料とは異なる材料で構成されたｃ面サファイア基板やＳｉ基板等の異種基板を用い、バッファ層や下地層等の複数の半導体層を成長させたものを用いてもよい。
　バッファ層は、単結晶基板と下地層の間に形成されて両者の格子不整合を緩和するための層である。単結晶基板としてｃ面サファイア基板を用いる場合にはバッファ層にＧａＮを用いることが好ましいが、ＡｌＮやＡｌＧａＮなどを用いてもよい。下地層は、成長基板１１やバッファ層上に形成された単結晶の半導体層であり、ノンドープのＧａＮを数μｍの厚さで形成し、その上にｎ型コンタクト層等のｎ型半導体層を備えた複数層で構成することが好ましい。ｎ型コンタクト層は、ｎ型不純物がドープされた半導体層であり、例えばＳｉドープしたｎ型Ａｌ０．０５ＧａＮ０．９５が挙げられる。
　マスク１２は、成長基板１１や下地層の表面に形成された誘電体材料からなる層である。マスク１２を構成する材料としては、マスク１２からは半導体の結晶成長が困難なものを選択し、例えばＳｉＯ２やＳｉＮｘやＡｌ２Ｏ３などが好適である。マスク１２には後述する開口部が複数形成されており、開口部から部分的に露出した成長基板１１または下地層の表面から半導体層が成長可能とされている。
　柱状半導体層は、マスク１２に設けられた開口部に結晶成長された半導体層であり、成長基板１１の主面に対して鉛直に略柱状の半導体層が立設して形成されている。このような柱状半導体層は、構成する半導体材料に応じて適切な成長条件を設定し、特定の結晶面方位が成長する選択成長を実施することで得られる。図１に示した例では、マスク１２に複数の開口部を二次元的に周期的に形成しているため、柱状半導体層も成長基板１１上に二次元的に周期的に形成されている。
　ナノワイヤ層１３は、マスク１２の開口部から露出した成長基板１１または下地層に選択成長された柱状の半導体層であり、例えばｎ型不純物がドープされたＧａＮから構成されている。ナノワイヤ層１３としてＧａＮを用いると、成長基板１１上に選択成長されたナノワイヤ層１３は、６つのｍ面がファセットとして形成された略六角柱の形状となる。図１では開口部が形成された領域にのみナノワイヤ層１３が成長しているように見えるが、実際には横方向成長によりマスク１２上にも結晶成長が進むため、開口部の周囲に拡大した六角柱が形成される。例えば、開口部を直径１５０ｎｍ程度の円として形成した場合には、直径２４０ｎｍ程度の円に内接する六角形を底面とする高さ１～２μｍ程度の六角柱状のナノワイヤ層１３を形成することができる。
　本実施形態ではナノワイヤ層１３としてＧａＮを用いた例を示しているが、発光波長を長波長化するために活性層１４のＩｎ組成を高める場合には、格子不整合によるミスフィット転位を低減するためにナノワイヤ層１３としてＧａＩｎＮを用いてもよい。同様に、半導体発光素子１０の波長を短波長化する場合には、ナノワイヤ層１３としてＡｌＧａＮを用いることや、活性層１４の井戸層およびバリア層を各々組成の異なるＡｌＧａＮに変更することも可能である。
　活性層１４は、ナノワイヤ層１３よりも外周に成長した半導体層であり、例えば厚さ５ｎｍのＧａＩｎＮ量子井戸層と厚さ１０ｎｍのＧａＮ障壁層を５周期重ねた多重量子井戸活性層が挙げられる。ここでは多重量子井戸活性層を挙げたが、単一量子井戸構造であってもよく、バルク活性層であってもよい。活性層１４がナノワイヤ層１３の側面および上面に形成されているため、活性層１４の面積を確保することができる。活性層に取り込まれるＩｎの比率が高くなるほど、半導体発光素子１０の発光波長は長波長化し、Ｉｎ組成比を０．１０以上とすることで発光波長を４８０ｎｍ以上とすることができる。また、Ｉｎ組成比を０．１２以上とすることで発光波長を５００ｎｍ以上とすることができる。また、ナノワイヤ層１３の側面はｍ面で構成されているため、側面に形成された活性層１４もｍ面を有する非極性面であり、ドループ特性を改善することができる。
　埋込半導体層１５は、活性層１４よりも外周に成長した半導体層であり、例えばｐ型不純物がドープされたＧａＮから構成されている。埋込半導体層１５が活性層１４の側面および上面を覆って、成長基板１１または下地層に至るまで覆うように形成されている。これにより、ナノワイヤ層１３と活性層１４と埋込半導体層１５でダブルヘテロ構造が構成され、良好にキャリアを活性層１４に閉じ込めて発光再結合の確率を向上させることができる。図１では埋込半導体層１５を単層で構成した例を示しているが、成長基板１１の表面から柱状半導体層の上面まで埋込むように半導体層を形成するものであれば複数層の積層構造であってもよい。
　トンネル接合層１６は、埋込半導体層１５上に形成された半導体層であり、例えばｐ型不純物が高濃度にドープされ埋込半導体層１５と接触するｐ＋層１６ｐ（図１では図示省略）と、ｎ型不純物が高濃度にドープされｐ＋層１６ｐ上に形成されたｎ＋層１６ｎ（図１では図示省略）とが順に成長した二層構造を有している。ｐ＋層１６ｐは、ｐ型不純物が高濃度にドープされた半導体層であり、例えば厚さ５ｎｍでＭｇ濃度が２×１０２０ｃｍ－３のＧａＮを用いることができる。ｎ＋層１６ｎは、例えば厚さ１０ｎｍでＳｉ濃度が２×１０２０ｃｍ－３のＧａＮを用いることができる。ｐ＋層とｎ＋層によりトンネル接合が形成されるため、ｐ＋層１６ｐとｎ＋層１６ｎの二層は本開示におけるトンネル接合層１６を構成している。
　ｎ型半導体層１７は、トンネル接合層１６上に形成されたｎ型の半導体層であり、表面の一部にアノード電極２１が形成されている。ｎ型半導体層１７は単層でも複数層の積層構造で構成されていてもよい。また、ｎ型半導体層１７を構成する材料も限定されず、例えばｎ型ＧａＮ、ｎ型ＡｌＧａＮ等を用いることができる。ｎ型半導体層１７にはアノード電極２１が形成されるため、ｎ型半導体層１７の最表面はｎ型不純物の濃度が高いコンタクト層を形成しておくことが好ましい。
　メサ溝１８は、ｎ型半導体層１７から成長基板１１または下地層までの各半導体層を貫通して形成された溝であり、半導体発光素子１０の発光領域を区分してメサ構造を構成する。メサ溝１８の側面からはｎ型半導体層１７、トンネル接合層１６（ｎ＋層１６ｎ、ｐ＋層１６ｐ）、埋込半導体層１５の外周が露出している。したがって、トンネル接合層１６は、メサ溝１８で画定されるメサ構造の側面まで延伸して形成されている。ここで、各半導体層がメサ構造の側面に露出とは、メサ溝１８を形成した際に各半導体層の外周がメサ構造の側面にまで延伸されていることを意味しており、後工程でメサ溝１８内にパッシベーション膜やその他の構造を形成したものも含んでいる。メサ溝１８には、さらに素子分離溝が形成されて半導体発光素子１０が個別に分離されている。
　溝部１９は、メサ構造のｎ型半導体層１７表面から少なくともトンネル接合層１６のｐ＋層１６ｐにまで到達して形成された溝である。図２は、半導体発光素子１０に形成された溝部１９の構造例を模式的に示す部分拡大図であり、図２の（ａ）はｐ＋層１６ｐまで形成した例を示し、図２の（ｂ）は埋込半導体層１５まで形成した例を示し、図２の（ｃ）はナノワイヤ層１３まで形成した例を示している。
　図２の（ａ）に示したように、溝部１９をｐ＋層１６ｐの途中まで形成した場合には、ｐ＋層１６ｐは溝部１９の底部および側部に露出する。この構造では、溝部１９内でｐ＋層１６ｐの露出する面積が大きいため、後述する活性化工程でｐ＋層１６ｐに取り込まれていた水素原子を溝部１９から離脱させやすい。
　図２の（ｂ）に示したように、溝部１９を埋込半導体層１５に到達するまで形成した場合には、ｐ＋層１６ｐは溝部１９の側部に露出し、埋込半導体層１５が溝部１９の底部および側部に露出する。この構造では、溝部１９の側部にｐ＋層１６ｐが露出しているため、活性化工程でｐ＋層１６ｐに取り込まれていた水素原子を溝部１９から離脱させることができる。また、溝部１９の底部と側部で埋込半導体層１５が露出しているため、活性化工程で埋込半導体層１５に取り込まれていた水素原子を溝部１９から離脱させることもできる。
　図２の（ｃ）に示したように、溝部１９を柱状半導体層の頂面より成長基板１１側にまで深く形成し、ナノワイヤ層１３の一部にまで到達して形成してもよい。また、ナノワイヤ層１３を避けた位置にナノワイヤ層１３の頂面よりも深くまで溝部１９を形成してもよい。これらの構造では、溝部１９の側部でｐ＋層１６ｐと埋込半導体層１５が露出し、活性化工程で取り込まれていた水素原子を溝部１９から離脱させることができる。
　カソード電極２０は、成長基板１１または下地層が露出された領域に形成された電極であり、露出された半導体層とオーミック接触する金属材料とパッド電極の積層構造で構成されている。アノード電極２１は、ｎ型半導体層１７上の一部に形成された電極であり、ｎ型半導体層１７の最表面とオーミック接触する金属材料とパッド電極の積層構造で構成されている。また、図１では図示を省略したが、必要に応じて半導体発光素子１０の表面をパッシベーション膜で覆うなど公知の構造を適用してもよい。また、ｎ型半導体層１７全体にアノード電極２１を延伸した透明電極を形成してもよい。
　図３は、半導体発光素子１０の製造方法における第１成長工程を示す模式図であり、図３の（ａ）はマスク形成工程、図３の（ｂ）はナノワイヤ成長工程、図３の（ｃ）は活性層成長工程、図３の（ｄ）は埋込半導体層成長工程を示している。図４は、本実施形態に係る半導体発光素子１０の製造方法を示す模式図であり、図４の（ａ）は第２成長工程、図４の（ｂ）はメサ形成工程、図４の（ｃ）は溝部エッチング工程と活性化工程、図４の（ｄ）は電極形成工程を示している。
　まず図３の（ａ）に示すマスク形成工程では、ｎ型ＧａＮからなる成長基板１１上にスパッタ法でＳｉＯ２からなるマスク１２を膜厚３０ｎｍ程度堆積させ、ナノインプリンティングリソグラフィーのような微細パターン形成方法を用いて、直径１５０ｎｍ程度の開口部１２ａを形成する。成長基板１１としてサファイア等の異種基板を用いる場合には、サファイア基板上にバッファ層、下地層およびｎ型半導体層を形成して、ｎ型半導体層の表面を成長基板１１の表面に用いてもよい。バッファ層の成長条件としては、例えば原料ガスとしてＴＭＡ（ＴｒｉＭｅｔｈｙｌＡｌｍｉｎｉｕｍ）、ＴＭＧ（ＴｒｉＭｅｔｈｙｌＧａｌｌｉｕｍ）およびアンモニアを用い、成長温度が１１００℃、Ｖ／ＩＩＩ比が１０００、水素をキャリアガスとして圧力１０ｈＰａである。下地層およびｎ型半導体層の成長条件としては、例えば成長温度が１０５０℃、Ｖ／ＩＩＩ比が１０００、水素をキャリアガスとして圧力５００ｈＰａである。
　次に図３の（ｂ）に示すナノワイヤ成長工程では、ＭＯＣＶＤ法による選択成長により、開口部１２ａから露出した成長基板１１上にＧａＮからなるナノワイヤ層１３を成長させる。ナノワイヤ層１３の成長条件としては、例えば原料ガスとしてＴＭＧおよびアンモニアを用い、成長温度が１０５０℃、Ｖ／ＩＩＩ比が１０、水素をキャリアガスとして圧力１００ｈＰａである。
　次に図３の（ｃ）に示す活性層成長工程では、ＭＯＣＶＤ法を用いてナノワイヤ層１３の側面および上面に、厚さ５ｎｍのＧａＩｎＮ量子井戸層と厚さ１０ｎｍのＧａＮ障壁層を５周期重ねた活性層１４を成長させる。活性層１４の成長条件としては、例えば成長温度が８００℃、Ｖ／ＩＩＩ比が３０００、窒素をキャリアガスとして圧力１０００ｈＰａで、原料ガスとしてＴＭＧ、ＴＭＩ（ＴｒｉＭｅｔｈｙｌＩｎｄｉｕｍ）およびアンモニアを用いる。
　次に図３の（ｄ）に示す埋込半導体層成長工程では、ｐ型不純物をドープしたＧａＮからなる埋込半導体層１５を成長させ、ナノワイヤ層１３と活性層１４からなる柱状半導体層の外周および上面を埋込半導体層１５で埋める。埋込半導体層１５の成長条件としては、例えば成長温度が９５０℃、Ｖ／ＩＩＩ比が１０００、水素をキャリアガスとして圧力３００ｈＰａであり、原料ガスとしてＴＭＧ、Ｃｐ２Ｍｇ（ｂｉｓＣｙｃｒｏｐｅｎｔａｄｉｅｎｙｌＭａｇｎｅｓｉｕｍ）およびアンモニアを用いる。埋込半導体層１５を厚膜化するためには、埋込半導体層１５の成長条件は縦方向への成長であるｃ面成長が促進される条件が好ましい。
　上述したように埋込半導体層１５は、柱状半導体層の間に設けられたマスク１２上に成長させる必要があり、埋込半導体層１５を成長する際に柱状半導体層の下部において空隙が生じる可能性がある。したがって、埋込半導体層１５の成長では、原料ガスとしてＴＭＧ、シランおよびアンモニアを用い、初期段階では横方向成長であるｍ面の成長を促進する低温かつ低Ｖ／ＩＩＩ比で成長することが好ましい。低温かつ低Ｖ／ＩＩＩ比の一例としては、８００℃以下で１００以下のＶ／ＩＩＩ比、水素をキャリアガスとして圧力２００ｈＰａが挙げられる。埋込半導体層１５の横方向成長によって柱状半導体層の下部でマスク１２上が隙間なく埋められた後には、縦方向成長であるｃ面の成長を促進する高温かつ高Ｖ／ＩＩＩ比で成長することが好ましい。高温かつ高Ｖ／ＩＩＩ比の一例としては、１０００℃以上で２０００以上のＶ／ＩＩＩ比、水素をキャリアガスとして圧力５００ｈＰａが挙げられる。図３の（ａ）のマスク形成工程から図３の（ｄ）の埋込半導体層成長工程までは本開示における第１成長工程に相当している。
　次に図４の（ａ）に示す第２成長工程では、埋込半導体層１５上に、トンネル接合層１６のｐ＋層１６ｐとｎ＋層１６ｎおよびｎ型半導体層１７を成長させる。トンネル接合層１６の成長条件としては、例えば成長温度が８００℃、Ｖ／ＩＩＩ比が３０００、窒素をキャリアガスとして圧力５００ｈＰａである。また、ｐ＋層１６ｐとしては厚さ５ｎｍでＭｇ濃度が２×１０２０ｃｍ－３のＧａＮが挙げられ、ｎ＋層１６ｎとしては厚さ１０ｎｍでＳｉ濃度が２×１０２０ｃｍ－３のＧａＮが挙げられる。
　次に図４の（ｂ）に示すメサ形成工程では、選択的にドライエッチングによりｎ型半導体層１７からトンネル接合層１６、埋込半導体層１５を部分的に除去し、成長基板１１の上面を露出させてメサ溝１８を形成する。上述したようにメサ溝１８を形成することでメサ溝１８に囲まれた領域が半導体発光素子１０の発光領域として区画される。
　次に図４の（ｃ）に示す溝部エッチング工程では、選択的にドライエッチングでｎ型半導体層１７からトンネル接合層１６の少なくともｐ＋層１６ｐまで到達する溝部１９を形成する。溝部１９を形成した後に活性化工程を実施し、メサ構造の側面まで到達して露出している埋込半導体層１５とｐ＋層１６ｐから水素を離脱させて活性化処理を行う。同時に、溝部１９内に露出しているｐ＋層１６ｐからも水素を離脱させて活性化処理を促進する。ここで、活性化処理の方法が限定されないが、一例としては大気雰囲気中において６００℃での熱処理（アニール）が挙げられる。ここでは大気雰囲気中でのアニールを示したが、埋込半導体層１５とトンネル接合層１６を活性化できる原子状水素の存在しない雰囲気での熱処理であればよい。
　次に図４の（ｄ）に示す電極形成工程では、成長基板１１の表面にカソード電極２０を形成し、ｎ型半導体層１７上にアノード電極２１を形成する。また、必要に応じて電極形成後のアニールやパッシベーション膜の形成、素子分割を実施して半導体発光素子１０を得る。
　本実施形態の半導体発光素子１０では、カソード電極２０とアノード電極２１の間に電圧を印加すると、ｎ型半導体層１７、トンネル接合層１６、埋込半導体層１５、活性層１４、ナノワイヤ層１３、成長基板１１の順に電流が流れ、活性層１４で発光再結合により光が生じる。活性層１４からの発光は、半導体発光素子１０の外部に取り出される。
　トンネル接合層１６を介したトンネル電流による電流注入は抵抗が小さく、良好に電流注入を行うことができる。また、ｎ型半導体層１７は電流が拡散しやすいため、メサ構造の全領域に電流を拡散してトンネル接合層１６全体から電流注入を行うことができる。これにより、半導体発光素子１０における高電流密度を実現するとともに、外部量子効率を向上させることが可能となる。
　また、ナノワイヤ層１３の側面は選択成長により形成されたｍ面となっているため、その外周に形成された活性層１４と埋込半導体層１５も互いにｍ面で接触している。ｍ面は無極性面であり分極が生じないため活性層１４での発光効率も高く、しかも六角柱の側面全てがｍ面であることから半導体発光素子１０の発光効率を向上させることができる。さらに、活性層の膜厚を厚くすることができるため、活性層１４の体積を従来の半導体発光素子よりも３～１０倍程度まで増加させることができ、注入キャリア密度を低減して効率ドループを大幅に低減できる。
　上述したように、本実施形態の半導体発光素子１０では、メサ構造の側面までトンネル接合層１６が延伸して形成されており、少なくともｐ＋層１６ｐまで溝部１９が形成されている。したがって、活性化工程においてメサ構造の側面に露出した埋込半導体層１５およびトンネル接合層１６から水素原子を離脱させることができ、埋込半導体層１５およびｐ＋層１６ｐに含まれるｐ型不純物の活性化率を高め、良好な電流拡散とキャリア注入を行うことが可能となる。
　また、第２成長工程の後に、溝部１９をエッチングで形成する溝部エッチング工程を実施し、少なくともｐ＋層１６ｐにまで到達する溝部１９が形成される。その後に活性化工程を実施することで、活性化工程において溝部１９の側面に露出したｐ＋層１６ｐから水素原子を離脱させることができ、メサ構造の外周近傍だけではなく内部領域においても、ｐ＋層１６ｐに含まれるｐ型不純物の活性化率を高め、良好な電流拡散とキャリア注入を行うことが可能となる。
　（第２実施形態）
　次に、本開示の第２実施形態について図５を用いて説明する。第１実施形態と重複する内容は説明を省略する。図５は、本実施形態に係る半導体発光素子１０の製造方法を示す模式図であり、図５の（ａ）はマスク形成工程、図５の（ｂ）は第２成長工程、図５の（ｃ）は溝部マスク除去工程、図５の（ｄ）はメサ形成工程と活性化工程、図５の（ｅ）は電極形成工程を示している。本実施形態では、図３に示した第１成長工程の後に、マスクを用いた選択成長で第２成長工程を実施する点が第１実施形態と異なっている。
　図５の（ａ）に示すマスク形成工程では、図３の（ｄ）に示した埋込半導体層成長工程の後に、埋込半導体層１５の一部にマスク２２を形成する。マスク２２を構成する材料としては、マスク２２上からはトンネル接合層１６の結晶成長が困難な誘電体材料を選択し、例えばＳｉＯ２やＳｉＮｘやＡｌ２Ｏ３などが好適である。マスク２２を形成する領域は溝部１９を形成する領域であり、所望の位置と形状にマスク２２を形成することで、後述するようにナノワイヤ層１３との位置関係を考慮して、溝部１９のパターンを形成することができる。
　次に図５の（ｂ）に示す第２成長工程では、埋込半導体層１５上に、マスク２２を用いた選択成長によりトンネル接合層１６のｐ＋層１６ｐとｎ＋層１６ｎおよびｎ型半導体層１７を成長させる。このとき、マスク２２上にはトンネル接合層１６のｐ＋層１６ｐとｎ＋層１６ｎが成長しておらず、溝部１９の底部にマスク２２が残存している状態である。
　次に図５の（ｃ）に示す溝部マスク除去工程では、エッチングによりマスク２２を除去し、溝部１９を形成して溝部１９の底部に埋込半導体層１５の表面を露出させる。このとき、溝部１９の側部にはトンネル接合層１６のｐ＋層１６ｐが露出する。マスク２２の除去は、ｎ型半導体層１７およびトンネル接合層１６を構成する半導体材料をエッチングせず、マスク２２の材料のみを除去するウェットエッチングを用いることができる。
　次に図５の（ｄ）に示すメサ形成工程では、選択的にドライエッチングによりｎ型半導体層１７からトンネル接合層１６、埋込半導体層１５を部分的に除去し、成長基板１１の上面を露出させてメサ溝１８を形成する。上述したようにメサ溝１８を形成することでメサ溝１８に囲まれた領域が半導体発光素子１０の発光領域として区画される。溝部１９とメサ溝１８を形成した後に活性化工程を実施し、メサ構造の側面まで到達して露出している埋込半導体層１５とｐ＋層１６ｐから水素を離脱させて活性化処理を行う。同時に、溝部１９内に露出している埋込半導体層１５とｐ＋層１６ｐからも水素を離脱させて活性化処理を促進する。
　次に図５の（ｅ）に示す電極形成工程では、成長基板１１の表面にカソード電極２０を形成し、ｎ型半導体層１７上にアノード電極２１を形成する。また、必要に応じて電極形成後のアニールやパッシベーション膜の形成、素子分割を実施して半導体発光素子１０を得る。
　本実施形態でも、マスク２２を用いた選択成長での第２成長工程とマスク除去工程で溝部１９を形成し、少なくともｐ＋層１６ｐにまで到達する溝部１９が形成される。その後に活性化工程を実施することで、活性化工程において溝部１９の側面に露出したｐ＋層１６ｐから水素原子を離脱させることができ、メサ構造の外周近傍だけではなく内部領域においても、ｐ＋層１６ｐに含まれるｐ型不純物の活性化率を高め、良好な電流拡散とキャリア注入を行うことが可能となる。
　（第３実施形態）
　次に、本開示の第３実施形態について図６を用いて説明する。第１実施形態と重複する内容は説明を省略する。図６は、本実施形態における溝部１９の形成パターンを模式的に示す平面図であり、図６の（ａ）は丸ドット形状、図６の（ｂ）は多角形ドット形状、図６の（ｃ）は線形状の低密度な配置、図６の（ｄ）は線形状の高密度な配置を示している。
　図６の（ａ）～図６の（ｄ）に示した例では、メサ溝１８で画定されるメサ構造として、３００μｍ×３００μｍの矩形状を想定している。また、溝部１９を形成する深さとしては、図２の（ａ）～図２の（ｃ）に示した何れの例でもよい。
　図６の（ａ）に示した例は、溝部１９を円形のドット形状で形成し、１００μｍ間隔で３行３列の対角にカソード電極２０とアノード電極２１が形成され、残りの７箇所に溝部１９が配置されたパターンである。この配置例では、溝部１９の直径を２０μｍとすると、溝部１９の総面積は約２２００μｍ２となり、チップ面積に占める溝部１９の面積比は約２．４４％である。他の例としては、５０μｍ間隔で４行４列の対角にカソード電極２０とアノード電極２１が形成され、残りの１４箇所に溝部１９が配置されたパターンが挙げられる。この配置例では、溝部１９の直径を５μｍとすると、溝部１９の総面積は約２７４μｍ２となり、チップ面積に占める溝部１９の面積比は約０．７３％である。
　図６の（ｂ）に示した例は、溝部１９を正方形のドット形状で形成し、１００μｍ間隔で３行３列の対角にカソード電極２０とアノード電極２１が形成され、残りの７箇所に溝部１９が配置されたパターンである。この配置例では、溝部１９の一辺を２０μｍとすると、溝部１９の総面積は２８００μｍ２となり、チップ面積に占める溝部１９の面積比は約３．１０％である。他の例としては、５０μｍ間隔で４行４列の対角にカソード電極２０とアノード電極２１が形成され、残りの１４箇所に溝部１９が配置されたパターンが挙げられる。この配置例では、溝部１９の一辺を５μｍとすると、溝部１９の総面積は約３５０μｍ２となり、チップ面積に占める溝部１９の面積比は約０．３９％である。
　図６の（ｃ）に示した例は、メサ構造の一方の側壁に平行に１００μｍ間隔で溝部１９をストライプ（線）形状で３本形成したパターンである。この配置例では、ストライプの幅は５μｍとし、中央のストライプの長さを２５０μｍ、他のストライプの長さを１５０μｍとすると、溝部１９の総面積は２７５０μｍ２となり、チップ面積に占める溝部１９の面積比は約３．０６％である。
　図６の（ｄ）に示した例は、メサ構造の一方の側壁に平行に５０μｍ間隔で溝部１９をストライプ（線）形状で５本形成したパターンである。この配置例では、ストライプの幅は５μｍとし、中央のストライプの長さを２５０μｍ、他のストライプの長さを１５０μｍとすると、溝部１９の総面積は４２５０μｍ２となり、チップ面積に占める溝部１９の面積比は約４．７２％である。
　図６の（ａ）～図６の（ｄ）に示した何れの例でも、チップ面積に占める溝部１９の面積比率は５％未満であり、９５％以上の面積においてトンネル接合層１６から埋込半導体層１５に対して電流注入をすることで、半導体発光素子１０への良好で均一な電流注入をすることができる。また、隣り合う溝部１９の間隔を５０～１００μｍ程度としているため、溝部１９から水素を離脱できるｐ＋層１６ｐの面積を確保でき、ｐ＋層１６ｐを面内全域において活性化することができる。また、活性化処理に必要な時間を短縮することもできる。
　（第４実施形態）
　次に、本開示の第４実施形態について図７を用いて説明する。第１実施形態と重複する内容は説明を省略する。図７は、本実施形態における溝部１９とナノワイヤ層１３の形成パターンを模式的に示す平面図であり、図７の（ａ）は丸ドット形状の溝部１９を柱状半導体の間に配置した例であり、図７の（ｂ）は電極間を結ぶ方向に沿って線形状の溝部１９を配置した例であり、図７の（ｃ）は電極間を横断する方向に線形状の溝部１９を配置した例である。
　本実施形態では、平面視においてナノワイヤ層１３を避けた領域に溝部１９を形成する。溝部１９を形成する深さとしては、図２の（ａ）～図２の（ｃ）に示した何れの例でもよく、特に図２の（ｃ）に示したようにナノワイヤ層１３（柱状半導体層）の頂面よりも深い位置まで溝部１９を形成する場合には、活性層１４を溝部１９で除去しないためこれらの配置を採用することが好ましい。
　図７の（ａ）に示した例では、溝部１９を丸ドット形状として、三角格子状に配置されたナノワイヤ層１３（柱状半導体層）の中心に溝部１９を配置している。この配置例では、チップ領域の略全面に均一に溝部１９を形成できるので、チップ領域の略全面で均一にｐ＋層１６ｐを活性化できる。
　図７の（ｂ）に示した例では、溝部１９を線形状として、三角格子状に配置されたナノワイヤ層１３の配列のうち、アノード電極２１とカソード電極２０を結ぶ方向に沿って、ナノワイヤ層１３の間に溝部１９を配置している。この配置例では、アノード電極２１からカソード電極２０に向けて流れる電流の経路に沿ってｐ＋層１６ｐの活性化率を高めることができ、電流注入をさらに良好にすることができる。
　図７の（ｃ）に示した例では、溝部１９を線形状として、メサ構造の一方の側壁に平行に、ナノワイヤ層１３の間に溝部１９を配置している。この配置例では、チップ領域の一辺から対向する他辺まで溝部１９を形成できるため、チップ領域の略全面においてｐ＋層１６ｐの活性化率を高めることができる。
　（第５実施形態）
　次に、本開示の第５実施形態について説明する。第１実施形態と重複する内容は説明を省略する。図６の（ｃ）、（ｄ）および図７の（ｂ）、（ｃ）では、線形状の溝部１９として直線形状のものを示したが、曲線形状を用いてもよい。特に、アノード電極２１の一部として電流拡散用の枝電極を分岐させている場合には、枝電極に沿って溝部１９を形成してもよい。
　本開示は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本開示の技術的範囲に含まれる。
　本出願は、２０２１年５月２７日出願の日本特許出願（特願２０２１－０８９２８３）に基づくものであり、その内容はここに参照として取り込まれる。
　本開示によれば、ｐ型層およびトンネル接合層に含まれるｐ＋層に含まれるｐ型不純物の活性化率を高め、良好な電流拡散とキャリア注入を行うことが可能な半導体発光素子および半導体発光素子の製造方法を提供することができる。
１０…半導体発光素子
１１…成長基板
１２…マスク
１２ａ…開口部
１３…ナノワイヤ層
１４…活性層
１５…埋込半導体層
１６…トンネル接合層
１７…ｎ型半導体層
１８…メサ溝
１９…溝部
２０…カソード電極
２１…アノード電極
２２…マスク
 

Claims (9)

  1. 　成長基板と、前記成長基板上に形成された複数の柱状半導体層と、前記柱状半導体層の側面に接触して複数の前記柱状半導体層を覆うｐ型の埋込半導体層と、前記埋込半導体層上に形成されたトンネル接合層と、前記トンネル接合層上に形成されたｎ型半導体層とを備え、前記埋込半導体層、前記トンネル接合層および前記ｎ型半導体層にはメサ構造が形成されており、前記トンネル接合層が前記メサ構造の側面まで延伸して形成されていることを特徴とする半導体発光素子。
  2. 　前記トンネル接合層は、ｎ＋層とｐ＋層の積層構造を有しており、前記メサ構造の表面から、少なくとも前記ｐ＋層にまで到達する溝部が形成されていることを特徴とする、請求項１に記載の半導体発光素子。
  3. 　前記溝部は、前記埋込半導体層にまで到達して形成されていることを特徴とする、請求項２に記載の半導体発光素子。
  4. 　前記溝部は、前記柱状半導体層の頂面より前記成長基板側にまで到達して形成されていることを特徴とする、請求項３に記載の半導体発光素子。
  5. 　前記溝部は、平面視において前記柱状半導体を避けた領域に形成されていることを特徴とする、請求項１から４の何れか一項に記載の半導体発光素子。
  6. 　前記溝部は、ドット形状または線形状に形成されていることを特徴とする、請求項１から５の何れか一項に記載の半導体発光素子。
  7. 　成長基板上に複数の柱状半導体層およびｐ型の埋込半導体層を形成する第１成長工程と、前記埋込半導体層上に、トンネル接合層およびｎ型半導体層を形成する第２成長工程と、前記埋込半導体層、前記トンネル接合層および前記ｎ型半導体層にメサ構造を形成して、前記トンネル接合層を前記メサ構造の側面から露出させるメサ形成工程と、前記メサ形成工程の後に、前記トンネル接合層に含まれるｐ＋層を活性化する活性化工程とを備えることを特徴とする半導体発光素子の製造方法。
  8. 　前記第２成長工程の後で、かつ前記活性化工程の前に、前記メサ構造の表面から少なくとも前記ｐ＋層にまで到達する溝部をエッチングで形成する溝部エッチング工程を備えることを特徴とする、請求項７に記載の半導体発光素子の製造方法。
  9. 　前記第２成長工程では、前記埋込半導体層上の一部にマスクを形成し、前記マスクを用いた選択成長により前記トンネル接合層および前記ｎ型半導体層を成長させ、前記第２成長工程の後で、かつ前記活性化工程の前に、前記マスクを除去して溝部を形成する溝部マスク除去工程を備えることを特徴とする、請求項７に記載の半導体発光素子の製造方法。
     
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