CN117293172A - 一种双沟槽高性能mosfet器件及制备方法 - Google Patents
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Abstract
本发明公开了一种双沟槽高性能MOSFET器件及制备方法，在有源区域采用第一类沟槽和第二类沟槽的双沟槽结构，第一类沟槽作为深沟槽，第二类沟槽作为浅沟槽，深沟槽的深度比浅沟槽要深至少2倍以上，通过在有源区域的重复单元组合采用条纹型的浅沟槽或采用闭合型的浅沟槽搭配深沟槽，在浅沟槽中设置有较薄的栅氧化层，在深沟槽中设置有较厚的屏蔽氧化层；深沟槽重复单元是为了支撑器件的击穿电压，且能够进一步降低器件导通电阻。该方法由于采用双沟槽结构能够省掉传统Split‑Gate MOSFET的IPO(inter Poly oxide process)工艺，能够有效减少栅源之间的漏电，该方法采用的工艺能够很好的与现有Split‑Gate MOSFET器件制造工艺兼容，因此不会带来不可实现的工艺技术瓶颈，具有很高的转化价值。
Description
技术领域
本发明涉及半导体芯片制造工艺技术领域，具体涉及一种双沟槽高性能MOSFET器件及制备方法。
背景技术
Split-Gate MOSFET器件随着工艺技术的不断成熟在目前很多领域有逐渐取代Single Trench MOSFET器件的趋势，特别是Split-Gate MOSFET器件在中压领域性能优势（电荷平衡原理）的突显，使得成本也逐年降低，替代趋势尤为迅速。
对于功率MOSFET来说，其主要的损耗来自于如下两方面：第一，导通损耗，由功率MOSFET器件中的导通电阻决定，若要想得到更小的导通电阻，就要不断的减小器件的沟道长度，通过减少器件的厚度，以及器件单胞结构由平面型变为沟槽型，可以实现当器件的单胞密度增加时，使整个器件的沟槽电阻以及外延层电阻降低，从而使器件的整个导通电阻降低；第二，开关损耗，即功率MOSFET在开关过程中，因为寄生电容的充放电过程或者寄生二极管反向恢复时间延迟引入的功率损耗。一般选取导通电阻(Rdson)和栅电荷（Qg）作为评价开关损耗大小的指标，但由于不同的应用领域对器件的开关损耗和导通损耗的要求不同，通常情况下将导通电阻(Rdson)和栅电荷（Qg）的乘积最优值(FOM)作为评价器件性价比的标准，而将单位面积导通电阻（Ron,sp）为衡量器件单位面积导通损耗的重要关键指标，其越低越好。
传统的Split-Gate MOSFET器件在有源区的单个沟槽内包含有栅极多晶硅和屏蔽栅多晶硅，栅极多晶硅位于沟槽上半部分，作为器件栅极部分的能够控制器件的开启和关断，此外该部分也影响着器件的栅极电荷Qg，屏蔽栅多晶硅位于沟槽下半部分，起到屏蔽电场的作用能够提高器件击穿电压。由于传统的Split-Gate MOSFET器件制备工艺需要在沟槽内设置栅极多晶硅和屏蔽栅多晶硅，使得器件的原胞密度不能进一步缩小，进而使得导通电阻难以进一步降低。对于中压领域器件来说，需要更小的导通电阻和栅极电荷Qg保证器件的性能优势，传统的Split-Gate MOSFET器件难以满足更小导通电阻和栅极电荷Qg的使用需求。
发明内容
本发明提供双沟槽高性能MOSFET器件及制备方法，目的是解决背景技术中存在的上述问题。
本发明提供的技术方案如下：
一种双沟槽高性能MOSFET器件，包括N+衬底；
N-外延层，所述N-外延层设置于所述N+衬底上，所述N-外延层表面沿第一方向依次划分为终端耐压区域和有源区域；
多个第一类沟槽，所述第一类沟槽为独立的块状沟槽，所述第一类沟槽刻蚀形成于所述终端耐压区域和所述有源区域内，所述第一类沟槽内淀积有屏蔽多晶硅层，所述屏蔽多晶硅层顶部与所述N-外延层表面平齐，所述第一类沟槽沿着第一方向、垂直于所述第一方向的第二方向等间距分布，来保障在器件反偏时，所述第一类沟槽之间所有方向上的间距位置完全耗尽；
多个第二类沟槽，所述第二类沟槽刻蚀形成于所述有源区域内，所述第二类沟槽内填充有沟槽金属层，所述沟槽金属层顶部与所述N-外延层表面平齐；所述第二类沟槽为条形沟槽或闭合型沟槽，所述条形沟槽形成于相邻所述第一类沟槽之间，所述条形沟槽从所述N-外延层一侧沿着第二方向延伸至另一侧，相邻所述条形沟槽之间彼此隔离；所述闭合型沟槽形成于所述有源区域内每个第一类沟槽外围；
P型体区，所述P型体区注入形成于所述N-外延层表面；
N+源区，所述N+源区注入形成于所述P型体区表面；
隔离层，所述隔离层淀积形成于所述N-外延层上表面，所述隔离层表面设置有源极金属层；
接触孔，所述接触孔包括淀积形成于所述有源区域内的第一类接触孔和第二类接触孔，所述第一类接触孔一端与屏蔽多晶硅层接触，另一端贯穿所述隔离层与所述源极金属层接触；所述第二类接触孔用于连接P型体区和源极金属层；
若所述第二类沟槽为条形沟槽，则所述接触孔包括整条相连的第一类接触孔和第二类接触孔，所述接触孔与第二类沟槽平行，所述接触孔从N-外延层一侧沿着第二方向延伸至另一侧，且所述接触孔连接沿第二方向分布的所有第一类沟槽，所述第一类接触孔连接第一类沟槽内的屏蔽多晶硅层与源极金属层，所述第二类接触孔连接P型体区和源极金属层；
若所述第二类沟槽为闭合型沟槽，则所述接触孔为块状的第一类接触孔和环形的第二类接触孔，所述第一类接触孔分别用于连接分布于所述有源区域内的屏蔽多晶硅层和源极金属层，所述第二类接触孔分别形成于第一类接触孔、与所述第一类接触孔对应的第二类沟槽之间，不同所述第二类接触孔彼此隔离，且每个所述第二类接触孔为闭合结构。
进一步地，还包括漏极金属层，所述漏极金属层形成于所述N+衬底背面。
进一步地，所述第二类沟槽依次穿过所述N+源区、所述P型体区伸入所述N-外延层内，且所述第二类沟槽的深度不超过所述第一类沟槽的深度的一半。
进一步地，所述第二类接触孔与所述P型体区接触部位均形成有接触孔注入层。
进一步地，所述第一类沟槽的内壁上形成有屏蔽氧化层；
所述第二类沟槽的侧壁上形成有栅氧化层。
进一步地，所述接触孔中淀积接触孔金属层，所述接触孔金属层为Ti/TiN材质；
所述隔离层的材质为二氧化硅。
进一步地，若所述第二类沟槽为条形沟槽，所述第二类沟槽形成于相邻第一类接触孔中间位置，且相邻两行所述第一类沟槽沿第一方向和/或第二方向错位设置；
若所述第二类沟槽为闭合型沟槽，每个所述第二类沟槽均与相邻的其余所述第二类沟槽连通。
同时，本发明还提供一种双沟槽高性能MOSFET器件的制备方法，用于制备上述的双沟槽高性能MOSFET器件，包括以下步骤：
S100、提供N+衬底，在所述N+衬底上层叠N-外延层；
S200、在N-外延层上通过光刻胶及硬掩膜板确定第一类沟槽位置，将曝光露出的所述硬掩膜板刻蚀掉，然后去掉所述光刻胶，以所述硬掩膜板作为阻挡刻蚀形成所述第一类沟槽；
S300、通过湿法方式去除所述硬掩膜板，再通过热氧生长一层屏蔽氧化层，在所有第一类沟槽内淀积一层N型重掺的多晶硅（Poly）作为器件的屏蔽多晶硅层，通过干法回刻的方式将所述屏蔽多晶硅刻蚀至屏蔽氧化层表面，确定终端耐压区域和有源区域；
S400、通过光刻工艺定义出需要注入的P型体区区域，通过离子注入P型掺杂元素，去光刻胶再通过热推阱的方式将P型体区推到第一目标结深；通过光刻工艺定义出需要注入的N+源区区域，通过离子注入N型重掺杂元素，去光刻胶后再通过热推阱的方式将N+源区推到第二目标结深；
S500、淀积一层硬掩膜氧化层，通过光刻工艺在有源区域内定义出需要刻蚀的第二类沟槽区域，通过干法刻蚀方式去除表层二氧化硅，去光刻胶后再通过干法刻蚀工艺去除硅形成所述第二类沟槽，然后通过栅氧工艺生长一层高质量的栅氧化层，在所述第二类沟槽内淀积一层沟槽金属层；
S600、在所述N-外延层表面淀积一层二氧化硅作为器件的隔离层，然后通过光刻工艺在有源区域内定义出需要刻蚀的接触孔区域，通过干法刻蚀工艺形成接触孔，在所述接触孔中淀积一层接触孔金属层，在所述隔离层表面淀积一层金属层，形成源极金属层；采用背面减薄工艺，在所述N+衬底背面蒸镀一层金属层，形成漏极金属层。
进一步地，步骤S500中，刻蚀形成的所述第二类沟槽为条形沟槽，所述条形沟槽从所述N-外延层一侧沿着第二方向延伸至另一侧，相邻所述条形沟槽之间彼此隔离；
步骤S600中，刻蚀形成的接触孔为相连的第一类接触孔与第二类接触孔，所述接触孔与所述第二类沟槽平行，且从所述N-外延层一侧沿着第二方向延伸至另一侧，所述接触孔连接有源区域内沿第二方向分布的所有第一类沟槽，所述第二类沟槽设置于相邻接触孔之间。
进一步地，步骤S500中，刻蚀形成的所述第二类沟槽为闭合型沟槽；
步骤S600中，刻蚀形成的接触孔为块状的第一类接触孔和环状的第二类接触孔，所述第二类接触孔穿透所述N+源区伸入所述P型体区，在所述第二类接触孔与所述P型体区接触部位均形成有接触孔注入层。
与现有技术相比，本发明的有益效果是：
1.本发明提供了一种双沟槽高性能MOSFET器件，在器件有源区域采用第一类沟槽和第二类沟槽的双沟槽结构，第一类沟槽作为深沟槽，第二类沟槽作为浅沟槽，深沟槽的宽度比浅沟槽的宽度宽，深沟槽的深度比浅沟槽要深至少2倍以上，通过在有源区域的重复单元组合采用条纹型的浅沟槽搭配深沟槽，或采用闭合型的浅沟槽搭配块状的深沟槽，在条纹型的浅沟槽中设置有较薄的栅氧化层，而条纹型的深沟槽中有较厚的屏蔽氧化层；深沟槽重复单元是为了支撑器件的击穿电压，且能够进一步降低器件导通电阻；
2.本发明在终端耐压区域采用第一类沟槽重复单元使得器件外围终端电场分布更加平滑来提升器件终端耐压，从而器件拥有很高的稳定性；
3.本发明提供的双沟槽高性能MOSFET器件，通过在器件有源区域设置与N+源区相连的第一类沟槽的重复单元作为屏蔽沟槽结构起到屏蔽电场的作用，从而提升器件击穿电压并进一步降低导通电阻，且采用第二类沟槽的重复单元作为器件开启和关断控制区域，该区域将进一步降低器件栅极电荷Qg；由上述重复单元搭配组成的器件有源区域能够降低器件导通内阻和栅极电荷Qg从而进一步降低器件FOM优值；
4.本发明提供的制备方法由于采用双沟槽结构能够省掉传统Split-Gate MOSFET的IPO(inter Poly oxide process)工艺，能够避免栅源之间发生漏电，该方法的其他工艺也能够很好的与现有Split-Gate MOSFET器件制造工艺兼容，因此不会带来不可实现的工艺技术瓶颈，具有很高的转化价值。
附图说明
图1为本发明实施例中双沟槽高性能MOSFET器件的终端交接区域版图一；
图2为本发明实施例中双沟槽高性能MOSFET器件沿终端交接区域版图一的AY方向的剖面图；
图3为本发明实施例中双沟槽高性能MOSFET器件的终端交接区域版图二；
图4为本发明实施例中双沟槽高性能MOSFET器件沿终端交接区域版图二的BY方向的剖面图；
图5为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图一；
图6为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图二；
图7为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图三；
图8为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图四；
图9为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图五；
图10为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图六；
图11为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图七；
图12为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图八；
图13为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图九；
图14为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图十；
图15为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图十一；
图16为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图十二；
图17为本发明实施例中制备双沟槽高性能MOSFET器件的其中一个步骤示意图十三。
附图标记如下：
1-N+衬底，2-N-外延层，3-第一类沟槽，4-屏蔽氧化层，5-屏蔽多晶硅层，6-P型体区，7-N+源区，8-硬掩膜氧化层，9-第二类沟槽，10-栅氧化层，11-沟槽金属层，12-隔离层，13-接触孔，14-接触孔注入层，15-接触孔金属层，16-源极金属层，17-漏极金属层，100-终端耐压区域，200-有源区域。
具体实施方式
为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，下面所描述的实施例是本申请的一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。
因此，以下结合附图提供的本申请实施例的详细描述旨在仅仅表示本申请的选定实施例，并非限制本申请要求保护的范围。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的其他所有实施例，都属于本申请保护的范围。
需要理解的是，在本发明的实施方式的描述中，术语“第一”、“第二”、等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个所述特征。
在本发明的实施方式的描述中，需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明的实施方式中的具体含义。
参阅图1-图4，本发明提供了一种双沟槽高性能MOSFET器件，该器件适用于200V以下的中压范围，包括N+衬底1、N-外延层2、多个第一类沟槽3、多个第二类沟槽9、P型体区6、N+源区7、隔离层12、接触孔13以及源极金属层16，N-外延层2设置于N+衬底1上，N-外延层2表面沿第一方向依次划分为终端耐压区域100和有源区域200。
第一类沟槽3刻蚀形成于终端耐压区域100和有源区域200内，第一类沟槽3内淀积有屏蔽多晶硅层5，屏蔽多晶硅层5顶部与N-外延层2表面平齐，第一类沟槽3沿着第一方向、垂直于第一方向的第二方向等间距分布，来保障在器件反偏时，第一类沟槽3之间所有方向上的间距位置完全耗尽。第一类沟槽3为独立的块状沟槽。
第二类沟槽9刻蚀形成于有源区域200内，第二类沟槽9内填充有沟槽金属层11，沟槽金属层11顶部与N-外延层2表面平齐；第二类沟槽9为条形沟槽或闭合型沟槽，条形沟槽形成于相邻第一类沟槽3之间，条形沟槽从N-外延层2一侧沿着第二方向延伸至另一侧，相邻条形沟槽之间彼此隔离；闭合型沟槽形成于有源区域200内每个第一类沟槽3外围。
P型体区6注入形成于N-外延层2表面。
N+源区7注入形成于P型体区6表面。
隔离层12淀积形成于N-外延层2上表面，隔离层12表面设置有源极金属层16。
接触孔13包括淀积形成于有源区域200内的第一类接触孔和第二类接触孔，第一类接触孔一端与屏蔽多晶硅层5接触，另一端贯穿隔离层12与源极金属层16接触；第二类接触孔用于连接P型体区6和源极金属层16。
如图1、图2所示，若第二类沟槽9为条形沟槽，则接触孔13包括整条相连的第一类接触孔和第二类接触孔，接触孔13与第二类沟槽9平行，接触孔13从N-外延层2一侧沿着第二方向延伸至另一侧，且接触孔13连接沿第二方向分布的所有第一类沟槽3，接触孔13中的第一类接触孔连接第一类沟槽3内的屏蔽多晶硅层5与源极金属层16，第二类接触孔连接第一类沟槽3外的P型体区6和源极金属层16。第二类沟槽9与第一类接触孔完全形成于有源区域200内，每条第二类沟槽9均形成于相邻的两条接触孔13之间，该方案采用了开放型设计的沟槽和接触孔。
需要说明的是，第一类沟槽3为错位设置，如图1所示，第一行的第一类沟槽3沿着第二方向水平设置，彼此之间间距相等，将第一类沟槽3向左侧平移一段距离形成第二行的第一类沟槽3，第二行的第一类沟槽3平移的距离为相邻两个第一类沟槽3间距的一半。然后再设置第三行的第一类沟槽3，该行的第一类沟槽3与第一行的第一类沟槽3平行且对齐，且第二行的第一类沟槽3位于第一行和第三行的第一类沟槽3中间，第四行的第一类沟槽3与第二行的第一类沟槽3平行且对齐，依次重复设置。在有源区域200内，第一条接触孔13从左至右穿过该行所有的第一类沟槽3，第二条接触孔13从左至右也穿过该行所有的第一类沟槽3。接触孔13的条数与有源区域200内第一类沟槽3的行数相等，且所有的接触孔13均穿过该行的第一类沟槽3，接触孔13中的第一类接触孔连接第一类沟槽3内的屏蔽多晶硅层5与源极金属层16，第二类接触孔连接第一类沟槽3外的P型体区6和源极金属层16。若沿着图1中的AY方向做一个剖面，则形成如图2所示的结构，在该剖面上的有源区域200内形成有多个重复单元，每个重复单元包括两个第一类沟槽3，两个第一类接触孔分别连接第一类沟槽3内的屏蔽多晶硅层5与源极金属层16。在两个第一类沟槽3之间为两个第二类沟槽9，由于第一类沟槽3为错位设置，图2中的两个第一类沟槽3之间有第二类接触孔存在，第二类接触孔形成于两个第二类沟槽9之间。
如图3、图4所示，若第二类沟槽9为闭合型沟槽，则接触孔13为第一类接触孔和第二类接触孔，第一类接触孔分别用于连接分布于有源区域200内的屏蔽多晶硅层5和源极金属层16，第二类接触孔分别形成于第一类接触孔、与第一类接触孔对应的第二类沟槽9之间，不同第二类接触孔彼此隔离，且每个第二类接触孔为闭合结构。
图3中的第一类沟槽3设置方式与图1中一致，区别在于第一类接触孔、第二类接触孔以及第二类沟槽9设计不同。该方案采用了闭合结构设计，如图3所示，有源区域200内所有的第一类沟槽3中均设置有连接第一类沟槽3内的屏蔽多晶硅层5与源极金属层16的第一类接触孔，在每个第一类沟槽3外围还设置有环状封闭的第二类接触孔，在每个第二类接触孔外围还设置有环状封闭的第二类沟槽9，所有的第二类沟槽9连接在一起，整体形成一个闭环。第二类沟槽9起着导电作用，第一类沟槽3用于屏蔽电场，以保护第二类沟槽9。若沿着图3中的BY方向做一个剖面，则形成如图4所示的结构，在该剖面上的有源区域200内形成有多个重复单元，每个重复单元包括两个第一类沟槽3，两个第一类接触孔分别连接第一类沟槽3内的屏蔽多晶硅层5与源极金属层16。在两个第一类沟槽3之间为一个第二类沟槽9，在第二类沟槽9与两个第一类沟槽3之间为第二类接触孔，在两个第一类沟槽3左侧和右侧分别还分布于有一个第二类沟槽9，在该第二类沟槽9和第一类沟槽3之间分布有一个第二类接触孔。
本发明在终端耐压区域100设置第一类沟槽3重复单元使得器件外围终端电场分布更加平滑来提升器件终端耐压，从而器件拥有很高的稳定性。
可选的，该双沟槽高性能MOSFET器件还包括漏极金属层17，漏极金属层17形成于N+衬底1背面。
可选的，第二类沟槽9依次穿过N+源区7、P型体区6伸入N-外延层2内，且第二类沟槽9的深度不超过第一类沟槽3的深度的一半。可以理解，第一类沟槽3作为深沟槽，第二类沟槽9作为浅沟槽，深沟槽的宽度比浅沟槽的宽度宽。
可选的，第二类接触孔与P型体区6接触部位均形成有接触孔注入层14。
可选的，第一类沟槽3的内壁上形成有屏蔽氧化层4，第二类沟槽9的侧壁上形成有栅氧化层10。
可选的，接触孔13中淀积接触孔金属层15，接触孔金属层15为Ti/TiN材质。
隔离层12的材质为二氧化硅。
可选的，若第二类沟槽9为条形沟槽，第二类沟槽9形成于相邻第一类接触孔中间位置，且相邻两行第一类沟槽3沿第一方向和/或第二方向错位设置。
若第二类沟槽9为闭合型沟槽，每个第二类沟槽9均与相邻的其余第二类沟槽9连通。
同时，本发明还提供一种双沟槽高性能MOSFET器件的制备方法，用于制备上述的双沟槽高性能MOSFET器件，包括以下步骤：
S100、提供N+衬底1，在N+衬底1上层叠N-外延层2。
S200、在N-外延层2上通过光刻胶及硬掩膜板确定第一类沟槽3位置，将曝光露出的硬掩膜板刻蚀掉，然后去掉光刻胶，以硬掩膜板作为阻挡刻蚀形成第一类沟槽3。
S300、通过湿法方式去除硬掩膜板，再通过热氧生长一层屏蔽氧化层4，在所有第一类沟槽3内淀积一层N型重掺的多晶硅（Poly）作为器件的屏蔽多晶硅层5，通过干法回刻的方式将屏蔽多晶硅刻蚀至屏蔽氧化层4表面，确定终端耐压区域100和有源区域200。
S400、通过光刻工艺定义出需要注入的P型体区6区域，通过离子注入P型掺杂元素，去光刻胶再通过热推阱的方式将P型体区6推到第一目标结深；通过光刻工艺定义出需要注入的N+源区7区域，通过离子注入N型重掺杂元素，去光刻胶后再通过热推阱的方式将N+源区7推到第二目标结深。
S500、淀积一层硬掩膜氧化层8，通过光刻工艺在有源区域200内定义出需要刻蚀的第二类沟槽9区域，通过干法刻蚀方式去除表层二氧化硅，去光刻胶后再通过干法刻蚀工艺去除硅形成第二类沟槽9，然后通过栅氧工艺生长一层高质量的栅氧化层10，在第二类沟槽9内淀积一层沟槽金属层11。
S600、在N-外延层2表面淀积一层二氧化硅作为器件的隔离层12，然后通过光刻工艺在有源区域200内定义出需要刻蚀的接触孔13区域，通过干法刻蚀工艺形成接触孔13，在接触孔13中淀积一层接触孔金属层15，在隔离层12表面淀积一层金属层，形成源极金属层16；采用背面减薄工艺，将晶圆背面减薄到所需厚度，在N+衬底1背面蒸镀一层金属层，形成漏极金属层17。
可选的，步骤S500中，刻蚀形成的第二类沟槽9为条形沟槽，条形沟槽从N-外延层2一侧沿着第二方向延伸至另一侧，相邻条形沟槽之间彼此隔离；
步骤S600中，刻蚀形成的接触孔13为相连的第一类接触孔与第二类接触孔，所述接触孔13与所述第二类沟槽9平行，且从所述N-外延层2一侧沿着第二方向延伸至另一侧，所述接触孔13连接有源区域200内沿第二方向分布的所有第一类沟槽3，所述第二类沟槽9设置于相邻接触孔13之间。
可选的，步骤S500中，刻蚀形成的第二类沟槽9为闭合型沟槽。
步骤S600中，刻蚀形成的接触孔为块状第一类接触孔和环状的第二类接触孔，第二类接触孔穿透N+源区7伸入P型体区6，在第二类接触孔与P型体区接触部位均形成有接触孔注入层14。
实施例1
本实施例提供了一种上述双沟槽高性能MOSFET器件的制备方法，用于制备第二类沟槽9为条形沟槽的器件，包括以下步骤：
步骤101、提供一种N+衬底1，在N+衬底1表面生长一层N-外延层2，如图5所示。
步骤102、在N-外延层2表面淀积一层二氧化硅硬掩膜板作为沟槽刻蚀阻挡层，通过光刻胶及二氧化硅硬掩膜板确定第一类沟槽3位置，将曝光露出的二氧化硅硬掩膜板刻蚀掉，然后去掉光刻胶，以二氧化硅硬掩膜板作为阻挡刻蚀形成第一类沟槽3，并通过湿法方式去除二氧化硅硬掩膜板，如图6所示。
步骤103、通过热氧生长一层较厚的屏蔽氧化层4，如图7所示。
步骤104、在第一类沟槽3内淀积一层N型重掺的多晶硅（Poly）作为器件的屏蔽多晶硅层5，如图8所示。
步骤105、通过干法回刻的方式将屏蔽多晶硅层5刻蚀至屏蔽氧化层4表面，确定终端耐压区域100和有源区域200，通过光刻工艺定义出需要注入的P型体区6的区域，通过离子注入P型掺杂元素，去光刻胶再通过热推阱的方式将P型体区6推到需要的结深；通过光刻工艺定义出需要注入的N+源区7区域，通过离子注入N型重掺杂元素，去光刻胶后再通过热推阱的方式将N+源区7推到需要的结深，如图9所示。
步骤106、淀积一层硬掩膜氧化层8，通过光刻工艺在有源区域200内定义出需要刻蚀的第二类沟槽9区域，通过干法刻蚀方式去除表层二氧化硅，去光刻胶后再通过干法刻蚀工艺形成第二类沟槽9，其深度必须要穿透N+源区7和P型体区6，然后通过栅氧工艺生长一层高质量的栅氧化层10，如图10所示。
步骤107、淀积一层金属钨，通过CMP将硬掩膜氧化层表面的金属钨去除，再通过回刻工艺将第二类沟槽9内部形成沟槽金属层11，如图11所示。
步骤108、通过湿法工艺去除硬掩膜氧化层，然后淀积一层含硼和磷元素的二氧化硅(BPSG)绝缘介质氧化层形成器件的隔离层12，再通过光刻工艺在有源区域200内定义出需要刻蚀的接触孔13区域，通过干法刻蚀方式去除表层绝缘介质氧化层，去光刻胶后再通过干法刻蚀工艺形成接触孔13，其深度必须要穿透N+源区7，如图12所示。
步骤109、通过离子注入P型重掺元素，再通过高温将注入元素激活形成接触孔注入层14，如图13所示。
步骤110、淀积一层Ti/TiN层，然后通过合适的高温过程在接触孔13表面形成良好的欧姆接触，再淀积一层钨，通过回刻工艺将BPSG表层金属钨去除，形成接触孔金属层15，如图14所示。
步骤111、在器件正面淀积一层金属，然后通过刻蚀工艺定义源极金属层16，如图15所示。
步骤112、然后进行器件背面减薄工艺，并在器件背面淀积金属定义漏极金属层17，如图16所示。
需要说明的是，该制备方法形成的第二类沟槽9为条形沟槽，条形沟槽从N-外延层2一侧沿着第二方向延伸至另一侧，相邻条形沟槽之间彼此隔离。刻蚀形成的接触孔13为相连的第一类接触孔与第二类接触孔，所述接触孔13与所述第二类沟槽9平行，且从所述N-外延层2一侧沿着第二方向延伸至另一侧，所述接触孔13连接有源区域200内沿第二方向分布的所有第一类沟槽3，所述第二类沟槽9设置于相邻接触孔13之间。
实施例2
本实施例提供了一种上述双沟槽高性能MOSFET器件的制备方法，用于制备第二类沟槽9为闭合型沟槽的器件，该制备方法与实施例1中提供的方法区别在于步骤106中，刻蚀形成的第二类沟槽9为闭合型沟槽，步骤108中，刻蚀形成的接触孔为块状第一类接触孔和环状的第二类接触孔，第二类接触孔穿透N+源区7伸入P型体区6，在第二类接触孔与P型体区接触部位均形成有接触孔注入层14。其余步骤采用的工艺不变。通过该方法制备的双沟槽高性能MOSFET器件如图17所示。
综上所述，本发明提供的双沟槽高性能MOSFET器件，通过在器件有源区域200设置与N+源区7相连的第一类沟槽3的重复单元作为屏蔽沟槽结构起到屏蔽电场的作用，从而提升器件击穿电压并进一步降低导通电阻，且采用第二类沟槽9的重复单元作为器件开启和关断控制区域，该区域将进一步降低器件栅极电荷Qg。由上述重复单元搭配组成的器件有源区域200能够降低器件导通内阻和栅极电荷Qg从而进一步降低器件FOM优值。另外，在终端耐压区域100采用第一类沟槽3重复单元使得器件外围终端电场分布更加平滑来提升器件终端耐压，从而使得器件拥有很高的稳定性。其次本发明的制备方法能够很好的与现有Split-Gate MOSFET器件制造工艺兼容，因此不会带来不可实现的工艺技术瓶颈，具有很高的转化价值。
以上所述，仅为本申请的最优具体实施方式，但本申请的保护范围并不局限于此，任何在本申请揭露的技术范围内的变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种双沟槽高性能MOSFET器件，其特征在于，包括N+衬底；
N-外延层，所述N-外延层设置于所述N+衬底上，所述N-外延层表面沿第一方向依次划分为终端耐压区域和有源区域；
多个第一类沟槽，所述第一类沟槽为独立的块状沟槽，所述第一类沟槽刻蚀形成于所述终端耐压区域和所述有源区域内，所述第一类沟槽内淀积有屏蔽多晶硅层，所述屏蔽多晶硅层顶部与所述N-外延层表面平齐，所述第一类沟槽沿着第一方向、垂直于所述第一方向的第二方向等间距分布，来保障在器件反偏时，所述第一类沟槽之间所有方向上的间距位置完全耗尽；
多个第二类沟槽，所述第二类沟槽刻蚀形成于所述有源区域内，所述第二类沟槽内填充有沟槽金属层，所述沟槽金属层顶部与所述N-外延层表面平齐；所述第二类沟槽为条形沟槽或闭合型沟槽，所述条形沟槽形成于相邻所述第一类沟槽之间，所述条形沟槽从所述N-外延层一侧沿着第二方向延伸至另一侧，相邻所述条形沟槽之间彼此隔离；所述闭合型沟槽形成于所述有源区域内每个第一类沟槽外围；
P型体区，所述P型体区注入形成于所述N-外延层表面；
N+源区，所述N+源区注入形成于所述P型体区表面；
隔离层，所述隔离层淀积形成于所述N-外延层上表面，所述隔离层表面设置有源极金属层；
接触孔，所述接触孔包括淀积形成于所述有源区域内的第一类接触孔和第二类接触孔，所述第一类接触孔一端与屏蔽多晶硅层接触，另一端贯穿所述隔离层与所述源极金属层接触；所述第二类接触孔用于连接P型体区和源极金属层；
若所述第二类沟槽为条形沟槽，则所述接触孔包括整条相连的第一类接触孔和第二类接触孔，所述接触孔与第二类沟槽平行，所述接触孔从N-外延层一侧沿着第二方向延伸至另一侧，且所述接触孔连接沿第二方向分布的所有第一类沟槽，所述第一类接触孔连接第一类沟槽内的屏蔽多晶硅层与源极金属层，所述第二类接触孔连接P型体区和源极金属层；
若所述第二类沟槽为闭合型沟槽，则所述接触孔为块状的第一类接触孔和环形的第二类接触孔，所述第一类接触孔分别用于连接分布于所述有源区域内的屏蔽多晶硅层和源极金属层，所述第二类接触孔分别形成于第一类接触孔、与所述第一类接触孔对应的第二类沟槽之间，不同所述第二类接触孔彼此隔离，且每个所述第二类接触孔为闭合结构。
2.根据权利要求1所述的双沟槽高性能MOSFET器件，其特征在于：
还包括漏极金属层，所述漏极金属层形成于所述N+衬底背面。
3.根据权利要求1所述的双沟槽高性能MOSFET器件，其特征在于：
所述第二类沟槽依次穿过所述N+源区、所述P型体区伸入所述N-外延层内，且所述第二类沟槽的深度不超过所述第一类沟槽的深度的一半。
4.根据权利要求1所述的双沟槽高性能MOSFET器件，其特征在于：
所述第二类接触孔与所述P型体区接触部位均形成有接触孔注入层。
5.根据权利要求1-4任一项所述的双沟槽高性能MOSFET器件，其特征在于：
所述第一类沟槽的内壁上形成有屏蔽氧化层；
所述第二类沟槽的侧壁上形成有栅氧化层。
6.根据权利要求5所述的双沟槽高性能MOSFET器件，其特征在于：
所述接触孔中淀积接触孔金属层，所述接触孔金属层为Ti/TiN材质；
所述隔离层的材质为二氧化硅。
7.根据权利要求1所述的双沟槽高性能MOSFET器件，其特征在于：
若所述第二类沟槽为条形沟槽，所述第二类沟槽形成于相邻第一类接触孔中间位置，且相邻两行所述第一类沟槽沿第一方向和/或第二方向错位设置；
若所述第二类沟槽为闭合型沟槽，每个所述第二类沟槽均与相邻的其余所述第二类沟槽连通。
8.一种双沟槽高性能MOSFET器件的制备方法，用于制备如权利要求1-7任一项所述的双沟槽高性能MOSFET器件，其特征在于，包括以下步骤：
S100、提供N+衬底，在所述N+衬底上层叠N-外延层；
S200、在N-外延层上通过光刻胶及硬掩膜板确定第一类沟槽位置，将曝光露出的所述硬掩膜板刻蚀掉，然后去掉所述光刻胶，以所述硬掩膜板作为阻挡刻蚀形成所述第一类沟槽；
S300、通过湿法方式去除所述硬掩膜板，再通过热氧生长一层屏蔽氧化层，在所有第一类沟槽内淀积一层N型重掺的多晶硅（Poly）作为器件的屏蔽多晶硅层，通过干法回刻的方式将所述屏蔽多晶硅刻蚀至屏蔽氧化层表面，确定终端耐压区域和有源区域；
S400、通过光刻工艺定义出需要注入的P型体区区域，通过离子注入P型掺杂元素，去光刻胶再通过热推阱的方式将P型体区推到第一目标结深；通过光刻工艺定义出需要注入的N+源区区域，通过离子注入N型重掺杂元素，去光刻胶后再通过热推阱的方式将N+源区推到第二目标结深；
S500、淀积一层硬掩膜氧化层，通过光刻工艺在有源区域内定义出需要刻蚀的第二类沟槽区域，通过干法刻蚀方式去除表层二氧化硅，去光刻胶后再通过干法刻蚀工艺去除硅形成所述第二类沟槽，然后通过栅氧工艺生长一层高质量的栅氧化层，在所述第二类沟槽内淀积一层沟槽金属层；
S600、在所述N-外延层表面淀积一层二氧化硅作为器件的隔离层，然后通过光刻工艺在有源区域内定义出需要刻蚀的接触孔区域，通过干法刻蚀工艺形成接触孔，在所述接触孔中淀积一层接触孔金属层，在所述隔离层表面淀积一层金属层，形成源极金属层；采用背面减薄工艺，在所述N+衬底背面蒸镀一层金属层，形成漏极金属层。
9.根据权利要求8所述的双沟槽高性能MOSFET器件的制备方法，其特征在于：
步骤S500中，刻蚀形成的所述第二类沟槽为条形沟槽，所述条形沟槽从所述N-外延层一侧沿着第二方向延伸至另一侧，相邻所述条形沟槽之间彼此隔离；
步骤S600中，刻蚀形成的接触孔为相连的第一类接触孔与第二类接触孔，所述接触孔与所述第二类沟槽平行，且从所述N-外延层一侧沿着第二方向延伸至另一侧，所述接触孔连接有源区域内沿第二方向分布的所有第一类沟槽，所述第二类沟槽设置于相邻接触孔之间。
10.根据权利要求8所述的双沟槽高性能MOSFET器件的制备方法，其特征在于：
步骤S500中，刻蚀形成的所述第二类沟槽为闭合型沟槽；
步骤S600中，刻蚀形成的接触孔为块状的第一类接触孔和环状的第二类接触孔，所述第二类接触孔穿透所述N+源区伸入所述P型体区，在所述第二类接触孔与所述P型体区接触部位均形成有接触孔注入层。
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