CN117116324A - 三维存储器装置中的页缓冲器电路 - Google Patents

三维存储器装置中的页缓冲器电路 Download PDF

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Abstract

本公开内容涉及三维存储器装置中的页缓冲器电路。在一些实施例中，页缓冲器电路包括：第一位线段感测分支，连接到位线的第一位线段，以及第二位线段感测分支，连接到位线的第二位线段。第一位线段感测分支和第二位线段感测分支并联连接到页缓冲器电路的感测节点。在一些实施例中，第一位线段感测分支包括第一感测锁存器和第一位线预充电路径，并且第二位线段感测分支包括第二感测锁存器和第二位线预充电路径。

Description

三维存储器装置中的页缓冲器电路
本申请是申请日为2021年6月29日、发明名称为“三维存储器装置中的页缓冲器电路”的专利申请202180002087.4的分案申请。
技术领域
本公开内容总体上涉及半导体技术领域，并且更具体而言，涉及三维(3D)存储器中的页缓冲器电路。
背景技术
随着存储器装置缩小到更小的管芯尺寸以降低制造成本并增加存储密度，由于工艺技术的局限性和可靠性问题，平面存储器单元的缩小面临挑战。三维(3D)存储器架构可以解决平面存储器单元中的密度和性能限制。在3D NAND存储器中，一个芯片可以包括可独立地执行NAND操作(例如，读取、写入和擦除)的多个管芯。每个管芯可以包括多个存储器平面，且每个存储器平面可以包括多个块，每个块包括垂直堆叠的多个存储器单元以增加每单位面积的存储容量，其中可以从共享字线寻址存储器单元。可以为每条位线布置页缓冲器电路以执行感测操作和数据传送操作。
发明内容
本公开内容中描述了三维(3D)存储器装置的实施例。
本公开内容的一个方面提供了一种存储器装置的页缓冲器电路，包括：第一位线段感测分支，连接到位线的第一位线段；以及第二位线段感测分支，连接到位线的第二位线段；其中，所述第一位线段感测分支和所述第二位线段感测分支并联连接到所述页缓冲器电路的感测节点。
在一些实施例中，第一位线段感测分支包括第一感测锁存器和第一位线预充电路径；并且第二位线段感测分支包括第二感测锁存器和第二位线预充电路径。
在一些实施例中，第一位线段感测分支通过第一开关连接到感测节点；并且第二位线段感测分支通过第二开关连接到感测节点。
在一些实施例中，第一位线段与第二位线段沿着位线方向对准。
在一些实施例中，第一位线段和第二位线段分开与相同的存储器单元串连接。
在一些实施例中，存储器装置是三维NAND存储器装置，且存储器单元串是垂直存储器单元堆叠串。
在一些实施例中，页缓冲器电路还包括低电压锁存器和高速缓存锁存器。
在一些实施例中，第一位线段感测分支和第二位线段感测分支共同连接到低电压锁存器和高速缓存锁存器。
在一些实施例中，页缓冲器电路还包括：第三位线段感测分支，连接到位线的第三位线段；其中，所述第一位线段感测分支、第二位线段感测分支和第三位线段感测分支并联连接到所述页缓冲器电路的感测节点。
在一些实施例中，第三位线段感测分支包括第三感测锁存器和第三位线预充电路径。
在一些实施例中，第三位线段感测分支通过第三开关连接到感测节点。
在一些实施例中，第一位线段、第二位线段和第三位线段沿着位线方向彼此对准。
在一些实施例中，第一位线段、第二位线段和第三位线段分开与相同的存储器单元串连接。
在一些实施例中，第一位线段感测分支、第二位线段感测分支和第三位线段感测分支共同连接到低电压锁存器和高速缓存锁存器。
本公开内容的另一方面提供了一种存储器装置，包括：多条位线，沿着位线方向平行延伸，每条位线包括至少两条位线段；以及多个页缓冲器，每个页缓冲器对应于所述多条位线中的一条；其中，每条位线的至少两条位线段共同连接到相同的对应页缓冲器。
在一些实施例中，每个页缓冲器包括：第一位线段感测分支，连接到第一位线段；以及第二位线段感测分支，连接到第二位线段；其中，所述第一位线段感测分支和所述第二位线段感测分支并联连接到所述页缓冲器电路的感测节点。
本公开内容的另一方面提供了一种由存储器装置执行读取操作的方法，包括：通过页缓冲器电路中的至少两个位线段感测分支对沿着位线方向彼此对准的至少两条位线段同时执行预充电操作、建立操作(develop operation)和感测操作；其中，至少两条位线段分别连接到相同页缓冲器电路中的至少两个位线段感测分支。
本公开内容的另一方面提供了一种存储器系统，包括：存储器装置，包括：多条位线，沿着位线方向平行延伸，每条位线包括至少两条位线段，以及多个页缓冲器，每个页缓冲器对应于多条位线中的一条，其中，每条位线的至少两条位线段共同连接到相同的对应页缓冲器；以及存储器控制器，被配置为通过一个页缓冲器电路中的至少两个位线段感测分支对一条对应位线的至少两条位线段同时执行预充电操作、建立操作和感测操作。
根据本公开内容的说明书、权利要求书和附图，本领域技术人员可以理解本公开内容的其他方面。
附图说明
并入本文并形成说明书一部分的附图示出了本公开内容的实施例，并且附图与说明书一起进一步用于解释本发明的原理并且使得相关领域技术人员能够做出和使用本发明。
图1A示出了根据一些实施例的具有存储器装置的示例性系统的框图。
图1B示出了根据一些实施例的具有存储器装置的示例性存储卡的图。
图1C示出了根据一些实施例的具有存储器的示例性固态驱动器(SSD)的图。
图2示出了根据一些实施例的存储器系统的示例硬件模块配置的示意性框图。
图3示出了根据本公开内容的一些方面的包括外围电路的示例性存储器装置的示意性电路图。
图4A示出了根据一些实施例的示例性三维(3D)存储器阵列结构的一部分的透视图。
图4B以平面图示出了根据一些实施例的示例性3D存储器装置的示意图。
图5示出了根据一些实施例的3D NAND装置的示例存储器块和对应页缓冲器的示意图。
图6A示出了根据一些实施例的3D NAND装置的示例页缓冲器的示意性框图。
图6B-6C示出了根据一些实施例的3D NAND装置的示例页缓冲器的示意性逻辑电路图。
图7示出了根据一些实施例的读取操作的示例页缓冲器操作时序序列的示意性框图。
根据结合附图时下面阐述的具体实施方式，本发明的特征和优点将变得更加明显，在附图中，相似的附图标记始终标识相应的元件。在附图中，相似的附图标记通常表示相同、功能相似和/或结构相似的元件。元件首次出现的附图由相应附图标记中最左边的(一个或多个)数字指示。
将参考附图描述本公开内容的实施例。
具体实施方式
尽管讨论了具体的配置和布置，但应该理解，这仅仅是为了说明的目的而进行的。相关领域的技术人员将认识到，在不脱离本公开内容的精神和范围的情况下，可以使用其他配置和布置。对于相关领域的技术人员显而易见的是，本公开内容还可以用于各种其他应用中。
应注意到，在说明书中对“一个实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，无论是否明确描述，结合其他实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，至少部分取决于上下文，本文所使用的术语“一个或多个”可用于以单数意义描述任何特征、结构或特性，或可用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“一个”或“所述”之类的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在传达排他性的因素集合，而是可以允许存在不一定明确描述的其他因素，这同样至少部分地取决于上下文。
应当容易理解的是，本公开内容中的“在……上”、“在……之上”和“在……上方”的含义应以最宽泛的方式来解释，使得“在……上”不仅意味着“直接在某物上”，而且还包括其间具有中间特征或层的“在某物上”的含义。此外，“在……之上”或“在……上方”不仅意味着“在某物之上”或“在某物上方”，而且还可以包括其间没有中间特征或层的“在某物之上”或“在某物上方”的含义(即，直接在某物上)。
此外，为了便于描述，可以在本文使用诸如“在……之下”、“在……下方”、“下”、“在……之上”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一个(多个)元件或特征的关系。除了附图中所示的取向之外，空间相对术语旨在涵盖装置在使用或操作步骤中的不同取向。装置可以以其他方式定向(旋转90度或在其他取向)，并且同样可以相应地解释本文使用的空间相关描述词。
如本文所使用的，术语“衬底”是指在其上添加后续材料层的材料。衬底包括“顶”表面和“底”表面。衬底的顶表面通常是形成半导体器件的位置，因此，除非另外说明，否则半导体器件形成在衬底的顶侧。底表面与顶表面相对，因此衬底的底侧与衬底的顶侧相对。衬底本身可以被图案化。添加在衬底顶部的材料可以被图案化或可以保持未图案化。此外，衬底可以包括多种半导体材料，例如硅、锗、砷化镓、磷化铟等。可替换地，衬底可以由非导电材料制成，例如玻璃、塑料或蓝宝石晶圆。
如本文所使用的，术语“层”是指包括具有厚度的区域的材料部分。层具有顶侧和底侧，其中，层的底侧相对靠近衬底，而顶侧相对远离衬底。层可以在整个下层或上层结构上方延伸，或者可以具有小于下层或上层结构范围的范围。此外，层可以是厚度小于连续结构的厚度的均匀或不均匀连续结构的区域。例如，层可以位于在连续结构的顶表面和底表面之间或在顶表面和底表面处的任何一组水平平面之间。层可以水平、垂直和/或沿着锥形表面延伸。衬底可以是层，其中可以包括一层或多层，和/或可以在其上、其上方和/或其下具有一层或多层。层可以包括多个层。例如，互连层可以包括一个或多个导电和触点层(其中形成有触点、互连线和/或垂直互连访问(VIA))以及一个或多个电介质层。
在本公开内容中，为了便于描述，使用“级”(tier)来指代沿垂直方向具有基本相同高度的元件。例如，字线和下面的栅极电介质层可以被称为“一个级”，字线和下面的绝缘层可以一起被称为“一个级”，具有基本相同高度的字线可以被称为“一个字线级”或类似表达，等等。
如本文所使用的，术语“标称/标称地”是指在产品或过程的设计阶段期间设定的部件或过程步骤的特性或参数的期望值或目标值、以及高于和/或低于期望值的值的范围。值的范围可以是由于制造工艺或公差的轻微变化而引起。如本文所使用的，术语“约”表示给定量的值可以基于与主题半导体器件相关联的特定技术节点而变化。基于特定的技术节点，术语“约”可以表示给定量的值例如在该值的10-30％内变化(例如，值的±10％、±20％或±30％)。
在本公开内容中，术语“水平的/水平地/横向的/横向地”表示标称上平行于衬底的横向表面，而术语“垂直的”或“垂直地”表示标称上垂直于衬底的横向表面。
如本文所使用的，术语“3D存储器”是指三维(3D)半导体器件，其在横向取向的衬底上具有垂直取向的存储器单元晶体管串(在本文中称为“存储器串”，例如NAND串)，使得存储器串相对于衬底在垂直方向上延伸。
图1A示出了根据本公开内容的一些方面的具有存储器装置的示例性系统100的框图。系统100可以是移动电话、台式计算机、膝上型计算机、平板电脑、车辆计算机、游戏控制台、打印机、定位装置、可穿戴电子装置、智能传感器、虚拟现实(VR)装置、增强现实(AR)装置或其中具有存储装置的任何其他合适的电子装置。如图1A所示，系统100可以包括主机108和具有一个或多个存储器装置104和存储器控制器106的存储器系统102。主机108可以是电子装置的处理器，例如中央处理单元(CPU)，或者片上系统(SoC)，例如应用处理器(AP)。主机108可以被配置为将数据发送到存储器装置104或从存储器装置104接收数据。
存储器装置104可以是本文所公开的任何存储器装置，例如NAND闪存装置。与本公开内容的范围相一致，存储器控制器106可以控制对存储器装置104的多遍编程(multi-pass programming)，使得在多遍编程中的非最后一遍编程中，对所有存储器单元(甚至是那些通过了相应验证操作的存储器单元)启用NGS操作。外围电路(例如，字线驱动器)可以将低电压(例如，接地(GND)电压)施加到耦接到所选字线的每个存储器串的DSG上，并且可以将低电压或负电压施加到所选字线上以在非最后一遍编程期间启用对耦接到所选字线的所有存储器单元的NGS操作。
根据一些实施方式，存储器控制器106耦接到存储器装置104和主机108，并且被配置为控制存储器装置104。存储器控制器106可以管理存储在存储器装置104中的数据并与主机108通信。在一些实施方式中，存储器控制器106被设计用于在低占空比环境(如安全数字(SD)卡、紧凑型闪存(CF)卡、通用串行总线(USB)闪存驱动器、或用于在诸如个人计算机、数码相机、移动电话等电子装置中使用的其他介质)中操作。在一些实施方式中，存储器控制器106被设计用于在高占空比环境SSD或嵌入式多媒体卡(eMMC)中操作，其中，SSD或嵌入式多媒体卡用作移动装置(诸如智能电话、平板电脑、膝上型计算机等)的数据存储装置、以及企业存储阵列。存储器控制器106可以被配置为控制存储器装置104的操作，例如读取、擦除和编程操作。存储器控制器106还可以被配置为管理针对存储在或待存储在存储器装置104中的数据的各种功能，包括(但不限于)坏块管理、垃圾收集、逻辑到物理地址转换、损耗均衡等。在一些实施方式中，存储器控制器106还被配置为处理针对从存储器装置104读取或向存储器装置104写入的数据的纠错码(ECC)。也可以由存储器控制器106执行任何其他合适的功能，例如，对存储器装置104编程。存储器控制器106可以根据特定通信协议与外部装置(例如，主机108)通信。例如，存储器控制器106可以通过各种接口协议中的至少一种与外部装置通信，所述接口协议例如是USB协议、MMC协议、外围部件互连(PCI)协议、PCI-Express(PCI-E)协议、高级技术附件(ATA)协议、串行-ATA协议、并行-ATA协议、小型计算机小型接口(SCSI)协议、增强的小型磁盘接口(ESDI)协议、集成驱动电子(IDE)协议、火线协议等。
存储器控制器106和一个或多个存储器装置104可以集成到各种类型的存储装置中，例如，包括在相同的封装(例如，通用闪存(UFS)封装或eMMC封装)中。即，存储器系统102可以被实现和封装到不同类型的终端电子产品中。在如图1B中所示的一个示例中，存储器控制器106和单个存储器装置104可以集成到存储卡112中。存储卡112可以包括PC卡(PCMCIA，个人计算机存储卡国际协会)、CF卡、智能媒体(SM)卡、记忆棒、多媒体卡(MMC、RS-MMC、MMCmicro)、SD卡(SD、miniSD、microSD、SDHC)、UFS等。存储卡112可以进一步包括将存储卡112与主机(例如，图1A中的主机108)耦接的存储卡连接器114。在如图1C所示的另一示例中，存储器控制器106和多个存储器装置104可以被集成到SSD 116中。SSD 116还可以包括将SSD 116与主机(例如，图1A中的主机108)耦接的SSD连接器118。在一些实施方式中，SSD 116的存储容量和/或操作速度大于存储卡112的存储容量和/或操作速度。
图2示出了示例性存储器装置104(例如，NAND闪存)的图，存储器装置104具有存储器单元阵列202和外围电路，所述外围电路包括页缓冲器204、列解码器/位线驱动器206、行解码器/字线驱动器208、电压发生器210、控制逻辑单元212、寄存器214和接口216。图3示出了包括存储器单元阵列202和耦接到存储器单元阵列202的外围电路302的示例性存储器装置104的示意性电路图。为了便于说明，一起描述图2和图3中的一些部件。外围电路302可以包括图2中的页缓冲器204、列解码器/位线驱动器206、行解码器/字线驱动器208、电压发生器210、控制逻辑单元212、寄存器214和接口216。应理解，在一些示例中，也可以包括附加外围电路。
在一些实施例中，电压发生器210可以包括多个电荷泵和线性调节器。在一些实施例中，存储器单元阵列可以包括多个平面。在一些实施例中，可以将NAND管芯划分成四个平面(即，平面0、平面1、平面2和平面3)或少于或多于四个平面(例如，1、2、6、8个平面等)。平面包括可被分组为存储器块的多个存储器单元。存储器块通常是NAND闪存管芯中的最小可擦除实体。在一个示例中，存储器块包括耦接到同一位线的多个单元。存储器块包括一页或多页单元。页的大小可以根据实施方式而变化。在一个示例中，页具有16kB的大小。小于或大于16kB的页大小也是可能的(例如，512B、2kB、4kB等)。
在一些实施例中，行解码器/字线驱动器208可以响应于地址(ADD)选择存储器单元阵列202中的存储块之一。行解码器/字线驱动器208可以响应于地址ADD选择所选存储块的字线之一。行解码器/字线驱动器208可以将与操作模式相对应的电压传送到所选存储器块的字线。在编程操作期间，行解码器/字线驱动器208可以将编程电压和验证电压传送到所选字线，并且将通过电压(pass voltage)传送到未选字线。在读取操作期间，行解码器/字线驱动器208可以将选择读取电压传送到所选字线，并且将非选择读取电压传送到未选字线。
NAND存储器装置能够一次对一个平面执行读取操作。这种NAND存储器装置具有用于整个管芯的单个状态机。如果对一个平面进行读取，则其他平面是空闲的。因此，这样的读取(称为单平面读取)不同时利用所有平面。由于例如读取“阻塞”在其他读取之后，缺少并发性导致高延迟。
另一类型的操作是多平面操作(例如，一次对四个平面执行读取的四平面读取)。对于多平面操作，存在对命令的多个限制。对于阵列命令，阵列操作必须相同(例如，编程、擦除或读取，但不是组合)，并且那些阵列操作的页类型也必须相同。用以存取不同页类型(例如，下部页、上部页等)的电压偏置是不同的，并且管芯上的单个状态机对所有平面施加相同的电压偏置。对于随机工作负荷，读取命令难以满足这种要求。对于随机工作负荷，接收对所有四个平面上的相同页类型的读取的可能性较低。因此，对于随机工作负荷，利用四平面读取对读取延迟的改善是最小的。因此，该特征通常不被用于随机读取工作负荷，随机读取工作负荷通常被认为是SSD(固态驱动器)的关键工作负荷。
尝试的另一解决方案是将不同平面上的不同页类型的读取组合成单个命令。然而，所有这些读取由NAND作为单个命令来处理，这意味着对于读取存在单个开始和完成。因此，利用这种技术，读取持续时间由最差(例如，最慢)的页类型支配，并且异步读取是不可能的。因此，将不同平面上的不同页类型组合成单个命令也导致性能和服务质量(QoS)的增加最小。
与常规NAND操作相比，独立的多平面操作实现每平面的独立和并发操作。用于每个平面的单独状态机能够针对每个平面施加不同偏置电压以独立且并发地向请求提供服务。在平面级上独立地允许所有NAND阵列命令，从而实现显著的性能改进。阵列命令是引起阵列操作的命令，所述阵列操作例如是将数据编程到阵列、从阵列读取数据、擦除块或针对阵列的其他操作。
在一个示例中，每个平面可以接收和服务于不同的阵列命令(例如，读取命令、编程命令、擦除命令等)，并且可以在不同的时间发送和完成命令。非阵列命令(例如，复位命令、时序模式改变命令等)可以保持为管芯级命令。在替代示例中，在平面级上独立地允许读取操作。诸如编程命令和擦除命令之类的其他操作是管芯级操作。此外，一些读取支持命令(例如读取状态和读取列增强(read column enhanced))也可以是平面级命令。
如图3中所示，存储器单元阵列202可以是NAND闪存单元阵列，其中以各自在衬底(未示出)上方垂直延伸的NAND存储器串308的阵列的形式提供存储器单元306。在一些实施方式中，每个NAND存储器串308包括串联耦接且垂直堆叠的多个存储器单元306。每个存储器单元306可以保持连续模拟值，例如电压或电荷，这取决于在存储器单元306的区域内俘获的电子的数量。每个存储器单元306可以是包括浮栅晶体管的浮栅型存储器单元，或者是包括电荷俘获晶体管的电荷俘获型存储器单元。在一个示例中，存储器单元306包括具有替代栅极的晶体管。具有替代栅极的存储器单元306通常具有低电阻栅极(例如，钨栅极)和在栅极与沟道之间的电荷俘获层，在所述电荷俘获层处俘获或存储电荷以表示一个或多个位值。在另一示例中，存储器单元306可以包括具有浮栅(例如，高电阻多晶硅栅极)的晶体管，浮栅存储指示一个或多个位值的电荷。其他架构也是可能的。
在一些实施方式中，每个存储器单元306是具有两个可能存储器状态并因此可存储一位数据的单层单元(SLC)。例如，第一存储器状态“0”可以对应于第一电压范围，而第二存储器状态“1”可以对应于第二电压范围。在一些实施方式中，每个存储器单元306是能够以多于四个存储器状态存储多于单个数据位的多层单元(MLC)。例如，MLC可以每单元存储两位、每单元存储三位(也称为三层单元(TLC))、或每单元存储四位(也称为四层单元(QLC))。每个MLC可以被编程为采取可能的标称存储值的范围。在一个示例中，如果每个MLC存储两位数据，则可以通过将三个可能的标称存储值中的一个写入单元来编程MLC以采取从擦除状态起的三个可能的编程级(programming level)中的一个。第四标称存储值可以用于擦除状态。
如图3中所示，每个NAND存储器串308可以包括在其源极端处的源极选择栅极(SSG)310和在其漏极端处的漏极选择栅极(DSG)312。SSG 310和DSG 312分别是SSG晶体管和DSG晶体管的栅电极，且可以被配置为在读取和编程操作期间启动所选NAND存储器串308(阵列的列)。在一些实施方式中，例如，同一个块304中的NAND存储器串308的SSG 310通过同一源极线(SL)314(例如，公共SL)耦接到地。根据一些实施方式，每个NAND存储器串308的DSG 312耦接到相应位线316，可以经由输出总线(未示出)从所述位线读取数据。在一些实施方式中，每个NAND存储器串308被配置为通过经由一条或多条DSG线313将选择电压(例如，高于具有DSG 312的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应DSG 312和/或通过经由一条或多条SSG线315将选择电压(例如，高于具有SSG 310的晶体管的阈值电压)或取消选择电压(例如，0V)施加到相应SSG 310而被选择或取消选择。
如图3中所示，NAND存储器串308可以被组织成多个块304，每个块可以具有公共源极线314。在一些实施方式中，每个块304是用于擦除操作的基本数据单位，即，同时擦除同一块304上的所有存储器单元306。相邻NAND存储器串308的存储器单元306可以通过字线318耦接，所述字线选择存储器单元306的哪一行受读取和编程操作影响。在一些实施方式中，每条字线318耦接到存储器单元306的页320，其是用于编程操作的基本数据单位。以位为单位的一页320的大小可以与一个块304中由字线318耦接的NAND存储器串308的数量相对应。每条字线318可以包括在相应页320中的每个存储器单元306处的多个控制栅极(栅电极)和耦接控制栅极的栅极线。在一些情况下，不包含用户数据的虚设字线也可以用于与选择栅极晶体管相邻的存储器阵列中。这种虚设字线可以屏蔽边缘数据字线以免受某些边缘效应的影响。
外围电路302可以通过位线316、字线318、源极线314、SSG线315和DSG线313耦接到存储器单元阵列202。外围电路302可以在位线316、字线318、源极线314、SSG线315和DSG线313上施加电压以在非最后一遍编程中执行包括所提出的NGS方案的多遍编程。如上所述，外围电路302可以包括任何合适的电路，以便于通过经由字线318、源极线314、SSG线315和DSG线313施加和感测经由位线316往来于每个目标存储器单元306的电压信号和/或电流信号来促进对存储器单元阵列202的操作。外围电路302可以包括使用MOS技术形成的各种类型的外围电路。
在一些实施例中，外围电路302可以包括如图2所示的页缓冲器204。页缓冲器204通过位线316连接到存储器单元阵列202，并且被配置为在感测操作中对存储器单元阵列202的感测数据进行存储。页缓冲器204可以包括多个锁存器电路324，其分别被配置为感测通过位线316来自存储器单元306当中的所选存储器单元的数据。锁存器电路324分别被配置为执行多个读取操作以确定一个数据状态。锁存器电路324分别被配置为存储读取操作的结果。页缓冲器204由控制逻辑单元202控制，使得锁存器电路324依次并分别地存储读取操作的结果，以将存储在锁存器电路中的数据彼此比较，并基于比较结果在锁存器电路324当中选择一个锁存器电路。
用于一组存储器单元306的编程序列可以包括将所有预期页编程到这组存储器单元306中。编程序列可以包括一个或多个编程遍次(programming pass)。编程遍次(其可以包括一个或多个编程循环)可以对一页或多页进行编程。编程遍次可以包括将一个或多个有效编程电压施加到要编程的单元，随后将一个或多个验证电压施加到这些单元，以便确定哪些单元已经完成编程(随后的编程遍次通常不会将有效编程电压和/或验证电压施加到已经完成编程的单元)。将有效编程电压施加到单元可以包括改变所述单元的控制栅极与沟道之间的电压差以便改变所述单元的阈值电压。因此，可以设定字线(耦接到目标单元的控制栅极)和/或单元的沟道的电压以便实现有效编程电压的施加。由于编程电压通常用于指代施加到字线的电压，因此有效编程电压可以是单元的控制栅极与沟道之间的电压差(在沟道保持在0V的情况下，电压差可以与编程电压同义)。
图4A示出了根据一些实施例的示例性三维(3D)存储器单元阵列结构400的一部分的透视图。存储器单元阵列结构400包括衬底430、在衬底430上方的绝缘膜431、在绝缘膜431上方的一级底部选择栅极(BSG)432、以及堆叠在BSG 432的顶部上以形成交替的导电层和电介质层的膜叠层435的多级控制栅极433(也称为“字线”(WL))。为清晰起见，在图4中未示出邻近于各级控制栅极的电介质层。
每级的控制栅极由穿过膜叠层435的缝隙结构416-1和416-2分离。存储器单元阵列结构400还包括位于控制栅极433的叠层上方的一级顶部选择栅极(TSG)434。TSG 434、控制栅极433和BSG 432的叠层也称为“栅电极”。存储器单元阵列结构400还包括存储器串412和衬底430的位于相邻BSG 432之间的部分中的掺杂源极线区域444。每个存储器串412包括延伸穿过绝缘膜431和交替的导电层和电介质层的膜叠层435的沟道孔436。存储器串412还包括沟道孔436的侧壁上的存储器膜437、存储器膜437上方的沟道层438、以及被沟道层438包围的芯填充膜439。存储器单元440可以形成在控制栅极433和存储器串412的交叉处。沟道层438的在控制栅极433下方的部分也称为存储器单元440的沟道。存储器单元阵列结构400还包括多条位线(BL)441，其在TSG 434上方与存储器串412连接。存储器单元阵列结构400还包括通过多个触点结构414与栅电极连接的多个金属互连线443。膜叠层435的边缘被配置为阶梯形状以允许到每级栅电极的电连接。
在图4A中，出于说明性目的，示出了三级控制栅极433-1、433-2和433-3、以及一级TSG 434和一级BSG 432。在该示例中，每个存储器串412可以包括三个存储器单元440-1、440-2和440-3，其分别对应于控制栅极433-1、433-2和433-3。控制栅极的数量和存储器单元的数量可以大于三个以增加存储容量。存储器单元阵列结构400还可以包括其他结构，例如，TSG切割结构、公共源极触点和虚设存储器串等。为了简化，这些结构未在图4A中示出。
图4B以平面图示出了根据本公开内容的一些实施例的示例性3D存储器装置450的示意图。3D存储器装置450可以包括多个沟道结构区域，例如存储器平面、存储器块、存储器指状物等。可选地，3D存储器装置450可以包括在两个相邻沟道结构区域之间形成的一个或多个贯穿阵列触点(TAC)结构。在如图4B所示的一些实施例中，3D存储器装置450可以包括四个或更多个存储器平面460，其中的每一个存储器平面可以包括多个存储器块465。应注意，图4B中所示的3D存储器装置450中的存储器平面460的布置和每个存储器平面460中的存储器块465的布置仅用作示例，其并不限制本公开内容的范围。
TAC结构可以包括在3D存储器装置的位线方向(图中标记为“BL”)上夹在两个相邻存储器块465之间且沿着3D存储器装置的字线方向(图中标记为“WL”)延伸的一个或多个位线(BL)TAC区域471、在字线方向(WL)上夹在两个相邻存储器块465之间且沿着位线方向(BL)延伸的一个或多个字线(WL)TAC区域473、以及位于每个存储器平面460的边缘处的一个或多个阶梯结构(SS)TAC区域480。
在一些实施例中，3D存储器装置450可以包括在3D存储器装置450的边缘处排列成线的多个触点焊盘490。互连触点可以用于将3D存储器装置450电互连到提供驱动功率、接收控制信号、传送响应信号等的任何合适的装置和/或接口。
图5示出了根据一些实施例的3D NAND装置的示例存储器块和对应页缓冲器的示意图。
如图5中所示，在每个存储器块500中，可以将在字线(WL)方向上延伸的多条字线51-1到51-m彼此平行地排列以沿着位线(BL)方向分布。多条字线51-1到51-m中的每一条可以连接到相邻NAND存储器串308的存储器单元306的对应行(参考图3)。
每个存储器块500可以进一步包括多条位线(例如，52-1到52-n)，其在BL方向上延伸且彼此平行排列以沿着WL方向分布。沿着BL方向，每个NAND存储器串(例如，如上文参考图3所描述的NAND存储器串308)可以耦接到彼此不直接连接的两条或更多条位线段(例如，52-1A和52-1B、52-3A和52-3B、52-nA和52-nB等)。注意，图5示出了一个示例实施例，其中对应NAND存储器串的每条位线包括两条位线段。在一些其他实施例中，每条位线可以包括彼此不直接连接的多于两条的位线段。对应于某个NAND存储器串的位线段可以连接到对应页缓冲器。例如，如图5所示，位线段52-1A和52-1B共同连接到页缓冲器53-1，位线段52-3A和52-3B共同连接到页缓冲器53-3，并且位线段52-nA和52-nB共同连接到页缓冲器53-n。
如上所述，页缓冲器53-1至53-n可以作为写驱动器或感测放大器进行操作，以多次执行感测操作(“SO”，也称为“感测输出”)，从而在包括在感测结果中的数据当中选择数据并输出数据，以便确定装置中的特定数据状态，并且在不同的建立时间段期间对所选存储器单元执行读取操作。具体而言，在编程操作期间，每个页缓冲器可以将与要编程的数据相对应的位线电压传送到存储器单元阵列的对应位线段。在读取操作或感测操作期间，每个页缓冲器可以通过相应的位线段感测存储在所选存储器单元中的数据。
注意，在一些现有设计中，每个NAND存储器串对应于未被划分为如图5中所示的两条或更多条位线段的一条位线。在这种现有设计中，一个数据块被用作编程操作或读取操作中的一个单元，这意味着执行每个操作以一块接一块地读取数据。为了同时读取多个数据块以节省操作时间，在一些其他现有设计中，可以将每条位线划分为两条或更多条位线段，且每条位线段连接到单独的缓冲器页。然而，这种现有设计增加了页缓冲器的数量，从而增加了芯片面积。
与现有设计不同，本公开内容提供了页缓冲器53-1至53-n，每个页缓冲器对应于两条或更多条位线段。每个页缓冲器53-1至53-n可以分别同时读取两个或更多个数据块。即，为了确定存储在根据控制逻辑单元202的控制而选择的存储器单元中的一个的数据状态，页缓冲器53-1至53-n中的每一个可以同时执行多个感测操作。
图6A示出了根据一些实施例的3D NAND装置的示例页缓冲器的示意性框图。图6B和图6C示出了根据一些实施例的3D NAND装置的示例页缓冲器的示意性逻辑电路图。
如图6A所示，页缓冲器600-1可以包括高速缓存锁存器(C锁存器)610、低电压(LVT)锁存器(L锁存器)620、以及与L锁存器620并联连接的至少两个位线段感测分支630、640。两个位线段感测分支630和640中的每一个可以分别连接到相应的位线段(例如，52-1A、52-1B等，如图5所示)。在一些实施例中，每个位线段感测分支(例如，630、640)可以包括感测锁存器(S锁存器，例如，633、643)和位线预充电路径(例如，631、641)。在图6A中未示出的一些其他实施例中，当页缓冲器被耦接成用于驱动多于两条位线段时，页缓冲器可以包括与L锁存器620并联连接的多于两个位线段感测分支，而每个位线段感测分支对应于单独的位线段。
如图6B和图6C所示，示出了示例性页缓冲器600的详细电路图。注意，页缓冲器电路600-1的第一部分通过感测节点SO和命令信号节点COM_S连接到页缓冲器电路600-2的第二部分。
参考图6B，第一位线段感测分支630通过第一开关691连接到感测节点SO，并且第二感测分支640通过第二开关692连接到感测节点SO。每个位线段感测分支(例如，630、640)可以包括被配置为对对应位线段进行预充电的单独位线预充电路径(例如，631、641)。每个位线段感测分支(例如630、640)可以进一步包括被配置为感测感测节点SO的建立状态的单独S锁存器(例如633、643)。每个位线段感测分支(例如，630、640)可以进一步包括单独的位线电压供应和选择电路(例如，635、645)，其被配置为将位线电压供应到对应位线段且选择编程和读取操作的对应位线段。参考图6C，注意，一个或多个额外的锁存器电路(未示出)可以连接在C锁存器610和L锁存器620之间。还应注意，尽管图中未示出，但每条位线可以沿着位线方向被划分为多条(例如，3、4或更多条)位线段。在此情况下，页缓冲器可以包括对应于一条位线段的相同数量个感测分支。
参考图7，示出了根据一些实施例的读取操作的示例页缓冲器操作时序序列的示意性框图。由于第一位线段感测分支630和第二位线段感测分支640并联连接到感测节点SO，所以可以并行执行两条位线段的预充电操作、SO建立操作和SO感测操作。
如图7所示，在第一时间段710期间，可以由页缓冲器执行预充电操作以同时对SO以及第一和第二位线段进行预充电。例如，分别与页缓冲器53-1中的两个并行位线预充电路径631、641连接的第一位线段52-1A和第二位线段52-1B以及感测节点SO可以在第一时间段710期间同时被预充电到特定电平。
类似地，在第二时间段(建立时间)720和第三时间段(感测时间)730期间，页缓冲器可以同时对第一和第二位线段执行建立操作和感测操作。例如，通过每条位线段连接，可以在第二时间段(建立时间)720期间基于对应位线段连接控制信号和感测节点电压控制信号来控制感测节点SO的电压。此外，页缓冲器可以确定感测节点SO的逻辑电平，以将通过在第三时间段(感测时间)730期间感测该感测节点SO的电压电平而提供的感测数据存储在两个并行S锁存器633、634处。
由于并行的第一位线段感测分支630和第二位线段感测分支640共享公共L锁存器620和C锁存器610，因此依次执行用于两条位线段的高速缓存功能。例如，在第四时间段740期间，来自第一位线段的存储数据可以从第一S锁存器633传送到C锁存器610以供随后的输出。在第一位线段的数据传送完成之后，在第五时间段750期间，来自第二位线段的存储数据可以从第二S锁存器634传送到C锁存器610以供随后的输出。
注意，在一些实施例中，用于每条位线段的时间段710、720和730可以不同。例如，第一位线段和第二位线段之一的预充电操作可以比另一位线段的预充电操作更早地完成。在这种情况下，一种方法是，在第一和第二位线段中的位线段的预充电操作都完成之后，可以同时开始第一和第二位线段的建立操作，并且在第一和第二位线段中的位线段的建立操作都完成之后，可以同时开始第一和第二位线段的感测操作。另一种方法是，一条位线段的建立操作可以紧接在位线段的预充电操作完成之后开始。类似地，一条位线段的感测操作可以紧接在位线段的建立操作完成之后开始。首先完成感测操作的一条位线段可以直接进入数据传送操作。两种方法都允许在时间并行的基础上同时执行不同位线段的预充电、建立和感测操作。
应注意，以上结合图5、图6A、图6B和图7的描述是基于包括两个并行位线段感测分支的示例性页缓冲器。在一些其他实施例中，位线可被分成共享页缓冲器的三条或更多条位线段，页缓冲器包括三个或更多个并行位线段感测分支。三个或更多个并行位线段感测分支中的每一个可以通过单独的开关连接到感测节点SO，以独立地执行用于对应位线段的预充电操作、建立操作和感测操作。
因此，本公开内容提供了3D NAND装置的页缓冲器电路，其通过使用相同的控制信号并且在不增加页缓冲器数量的情况下允许同时对两条或更多条位线段进行两个或更多个感测操作。因此，可以在不增加外围电路中的MOS数量的情况下增加3D NAND装置的读取速度，进而在保持3D NAND装置的紧凑尺寸的同时改进产品性能。
本公开内容的一个方面提供了一种存储器装置的页缓冲器电路，包括：第一位线段感测分支，连接到位线的第一位线段；以及第二位线段感测分支，连接到位线的第二位线段；其中，所述第一位线段感测分支和所述第二位线段感测分支并联连接到所述页缓冲器电路的感测节点。
在一些实施例中，第一位线段感测分支包括第一感测锁存器和第一位线预充电路径；并且第二位线段感测分支包括第二感测锁存器和第二位线预充电路径。
在一些实施例中，第一位线段感测分支通过第一开关连接到感测节点；并且第二位线段感测分支通过第二开关连接到感测节点。
在一些实施例中，第一位线段与第二位线段沿着位线方向对准。
在一些实施例中，第一位线段和第二位线段分开与相同的存储器单元串连接。
在一些实施例中，存储器装置是三维NAND存储器装置，且存储器单元串是垂直存储器单元堆叠串。
在一些实施例中，页缓冲器电路还包括低电压锁存器和高速缓存锁存器。
在一些实施例中，第一位线段感测分支和第二位线段感测分支共同连接到低电压锁存器和高速缓存锁存器。
在一些实施例中，页缓冲器电路还包括：第三位线段感测分支，连接到位线的第三位线段；其中，所述第一位线段感测分支、第二位线段感测分支和第三位线段感测分支并联连接到所述页缓冲器电路的感测节点。
在一些实施例中，第三位线段感测分支包括第三感测锁存器和第三位线预充电路径。
在一些实施例中，第三位线段感测分支通过第三开关连接到感测节点。
在一些实施例中，第一位线段、第二位线段和第三位线段沿着位线方向彼此对准。
在一些实施例中，第一位线段、第二位线段和第三位线段分开与相同的存储器单元串连接。
在一些实施例中，第一位线段感测分支、第二位线段感测分支和第三位线段感测分支共同连接到低电压锁存器和高速缓存锁存器。
本公开内容的另一方面提供了一种存储器装置，包括：多条位线，沿着位线方向平行延伸，每条位线包括至少两条位线段；以及多个页缓冲器，每个页缓冲器对应于所述多条位线中的一条；其中，每条位线的至少两条位线段共同连接到相同的对应页缓冲器。
在一些实施例中，每个页缓冲器包括：第一位线段感测分支，连接到第一位线段；以及第二位线段感测分支，连接到第二位线段；其中，所述第一位线段感测分支和所述第二位线段感测分支并联连接到所述页缓冲器电路的感测节点。
本公开内容的另一方面提供了一种由存储器装置执行读取操作的方法，包括：通过页缓冲器电路中的至少两个位线段感测分支对沿着位线方向彼此对准的至少两条位线段同时执行预充电操作、建立操作和感测操作；其中，至少两条位线段分别连接到相同的页缓冲器电路中的至少两个位线段感测分支。
本公开内容的另一方面提供了一种存储器系统，包括：存储器装置，包括：多条位线，沿着位线方向平行延伸，每条位线包括至少两条位线段，以及多个页缓冲器，每个页缓冲器对应于多条位线中的一条；其中，每条位线的至少两条位线段共同连接到相同的对应页缓冲器；以及存储器控制器，被配置为通过一个页缓冲器电路中的至少两个位线段感测分支对一条对应位线的至少两条位线段同时执行预充电操作、建立操作和感测操作。
以上对具体实施例的描述将揭示本发明的总体性质，以使得其他人可以通过应用本领域技术内的知识容易地修改和/或改变这些具体实施例以便于用于各种应用，而无需过度实验，且不脱离本发明的总体构思。因此，基于本文所给出的公开内容和指导，这样的改变和修改旨在处于所公开的实施例的等同变换的含义和范围内。应该理解的是，本文中的措辞或术语是出于描述的目的而非限制的目的，以使得本说明书的术语或措辞将由本领域技术人员根据本公开内容和指导来解释。
上面已经借助于功能模块(functional building block)描述了本公开内容的实施例，功能模块示出了特定功能及其关系的实施方式。为了描述的方便，本文任意定义了这些功能模块的边界。只要适当地执行了特定功能及其关系，就可以定义可替换的边界。
发明内容和摘要部分可以阐述由一个或多个发明人设想的本公开内容的一个或多个但不是全部的示例性实施例，并且因此不是要以任何方式限制本公开内容和所附权利要求书。
本公开内容的广度和范围不应受任何上述示例性实施例的限制，而应该仅根据所附权利要求及其等同变换来限定。

Claims (31)

1.一种存储器装置的页缓冲器电路，包括：
第一感测分支；以及
第二感测分支；
其中，所述第一感测分支和所述第二感测分支并联连接到所述页缓冲器电路的感测节点。
2.根据权利要求1所述的页缓冲器电路，其中，
所述第一感测分支和所述第二感测分支的电路组成相同。
3.根据权利要求1所述的页缓冲器电路，其中，
所述第一感测分支包括第一感测锁存器和第一预充电路径；并且
所述第二感测分支包括第二感测锁存器和第二预充电路径。
4.根据权利要求3所述的页缓冲器电路，其中，
所述第一预充电路径与所述第二预充电路径的电路结构相同。
5.根据权利要求1所述的页缓冲器电路，其中，所述第一感测分支通过第一开关连接到所述感测节点；
所述第二感测分支通过第二开关连接到所述感测节点。
6.根据权利要求1所述的页缓冲器电路，其中，
所述第一感测分支包括第一位线电压供应和选择电路；
所述第二感测分支包括第二位线电压供应和选择电路。
7.根据权利要求6所述的页缓冲器电路，其中，所述第一位线电压供应和选择电路与所述第二位线电压供应和选择电路连接到所述感测节点。
8.根据权利要求1所述的页缓冲器电路，还包括低电压锁存器和高速缓存锁存器。
9.根据权利要求8所述的页缓冲器电路，其中，所述第一感测分支和所述第二感测分支共同连接到所述低电压锁存器和所述高速缓存锁存器。
10.根据权利要求1所述的页缓冲器电路，还包括：
第三感测分支，与所述第一感测分支和所述第二感测分支并联连接到所述感测节点。
11.根据权利要求10所述的页缓冲器电路，其中，所述第三感测分支包括第三感测锁存器和第三预充电路径。
12.根据权利要求10所述的页缓冲器电路，其中，所述第三感测分支通过第三开关连接到所述感测节点。
13.根据权利要求10所述的页缓冲器电路，其中，所述第一感测分支、所述第二感测分支和所述第三感测分支共同连接到低电压锁存器和高速缓存锁存器。
14.一种存储器装置，包括：
多条位线，沿着位线方向平行延伸，每条位线包括至少两条位线段；以及
多个页缓冲器，每个页缓冲器对应于所述多条位线中的一条；
其中，每条位线的所述至少两条位线段共同连接到相同的对应页缓冲器，并且
其中，每个页缓冲器包括：
第一位线段感测分支，连接到位线的第一位线段；以及
第二位线段感测分支，连接到所述位线的第二位线段。
15.根据权利要求14所述的存储器装置，其中，所述第一位线段感测分支和所述第二位线段感测分支并联连接到所述页缓冲器的感测节点。
16.根据权利要求14所述的存储器装置，其中，
所述第一位线段感测分支包括第一感测锁存器和第一位线预充电路径；并且
所述第二位线段感测分支包括第二感测锁存器和第二位线预充电路径。
17.根据权利要求14所述的存储器装置，其中，
所述第一位线段感测分支通过第一开关连接到所述感测节点；并且
所述第二位线段感测分支通过第二开关连接到所述感测节点。
18.根据权利要求14所述的存储器装置，其中，
所述第一位线段感测分支和所述位线段第二感测分支的电路组成相同。
19.根据权利要求16所述的存储器装置，其中，所述第一预充电路径与所述第二预充电路径的电路结构相同。
20.根据权利要求14所述的存储器装置，其中，每个页缓冲器还包括低电压锁存器和高速缓存锁存器。
21.根据权利要求20所述的存储器装置，其中，所述第一位线段感测分支和所述第二位线段感测分支共同连接到所述低电压锁存器和所述高速缓存锁存器。
22.根据权利要求15所述的存储器装置，其中，每个页缓冲器还包括：
第三位线段感测分支，连接到第三位线段；
其中，所述第一位线段感测分支、所述第二位线段感测分支和所述第三位线段感测分支并联连接到所述页缓冲器的所述感测节点。
23.根据权利要求22所述的存储器装置，其中，所述第三位线段感测分支包括第三感测锁存器和第三位线预充电路径。
24.根据权利要求22所述的存储器装置，其中，所述第三位线段感测分支通过第三开关连接到所述感测节点。
25.根据权利要求22所述的存储器装置，其中，所述第一位线段、所述第二位线段和所述第三位线段分开与相同的存储器单元串连接。
26.根据权利要求22所述的存储器装置，其中，所述第一位线段感测分支、所述第二位线段感测分支和所述第三位线段感测分支共同连接到低电压锁存器和高速缓存锁存器。
27.一种由存储器装置执行读取操作的方法，包括：
通过页缓冲器电路中的至少两个位线段感测分支，对沿着位线方向彼此对准的至少两条位线段分别执行预充电操作、建立操作和感测操作；
其中，所述至少两条位线段分别连接到相同的所述页缓冲器电路中的所述至少两个感测分支，
其中，每个所述页缓冲器电路包括：
第一感测分支；以及
第二感测分支；
其中，所述第一感测分支和所述第二感测分支并联连接到所述页缓冲器的感测节点。
28.根据权利要求27所述的方法，其中，
在第一时间段，执行所述预充电操作包括：
对所述至少两条位线段中的第一位线段和第二位线段进行预充电；
对所述感测节点进行预充电。
29.根据权利要求28所述的方法，其中，
在所述第一时间段之后的第二时间段，执行所述建立操作包括：
确定所述感测节点的电位。
30.根据权利要求29所述的方法，其中，
在所述第二时间段之后的第三时间段，执行所述感测操作包括：
根据所述感测节点的电位得到感测数据，并将所述感测数据存储在所述第一感测分支的第一感测锁存器和所述第二感测分支的第二感测锁存器中。
31.一种存储器系统，包括：
存储器装置，包括：
多条位线，沿着位线方向平行延伸，每条位线包括至少两条位线段，以及
多个页缓冲器，每个页缓冲器对应于所述多条位线中的一条；
其中，每条位线的所述至少两条位线段共同连接到相同的对应页缓冲器，其中，每个页缓冲器包括：第一位线段感测分支，连接到位线的第一位线段；以及第二位线段感测分支，连接到所述位线的第二位线段；以及
存储器控制器，被配置为控制所述存储器装置。
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