CN117044421A - 具有隔离源极条的三维存储器器件及其制造方法 - Google Patents

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Abstract

一种存储器裸片，包括：由源极选择层级介电隔离结构横向间隔开的源极选择层级导电条；字线层级导电层和绝缘层的交替堆叠；以及位于该源极选择层级导电条的相对侧的源极条。该源极条中的每个源极条与该源极选择层级导电条中的仅相应源极选择层级导电条具有面积重叠。存储器堆叠结构竖直地延伸穿过该交替堆叠和该源极选择层级导电条的相应子集。逻辑裸片可以在该源极条的相对侧上接合到该存储器裸片上。每个源极条电连接到由相应源极选择层级导电条横向围绕的存储器堆叠结构的相应组。

Description

具有隔离源极条的三维存储器器件及其制造方法
相关申请
本申请要求2021年4月16日提交的美国非临时申请17/232,209号的优先权的权益，该美国非临时申请的全部内容以引用方式并入本文。
技术领域
本公开整体涉及半导体器件领域，并且具体地，涉及包括隔离源极条的三维存储器器件及其制造方法。
背景技术
最近，已经提出了采用三维(3D)存储器堆叠结构的超高密度存储器件。此类存储器堆叠结构可以采用一种称为位成本可扩展(BiCS)架构的架构。例如，3D NAND堆叠存储器器件可以由绝缘材料和间隔物材料层的交替堆叠阵列形成，该间隔物材料层形成为导电层或用导电层替换。存储器开口通过交替堆叠形成，并填充有存储器堆叠结构，每个存储器堆叠结构包括存储器元件的竖直堆叠和竖直半导体沟道。
发明内容
根据本公开的一个方面，提供了一种包括存储器裸片的半导体结构。该存储器裸片包括：源极选择层级导电条，该源极选择层级导电条沿第一水平方向横向延伸并通过源极选择层级介电隔离结构沿第二水平方向横向间隔开；漏极选择层级导电条，该漏极选择层级导电条沿该第一水平方向横向延伸并通过漏极选择层级介电隔离结构沿该第二水平方向横向间隔开；字线层级导电层和绝缘层的交替堆叠，该交替堆叠位于该源极选择层级导电条与该漏极选择层级导电条之间；源极条，其中源极条中的每个源极条与源极选择层级导电条中的相应源极选择层级导电条具有面积重叠，并且该源极选择层级导电条位于该源极条与该交替堆叠之间；和存储器开口填充结构，该存储器开口填充结构竖直地延伸穿过该交替堆叠、该源极选择层级导电条和该漏极选择层级导电条，其中该存储器开口填充结构中的每个存储器开口填充结构包括相应存储器膜、相应漏极区和相应竖直半导体沟道，该相应竖直半导体沟道具有与相应源极条接触的源极侧端部。
在一个实施方案中，该源极条中的每个源极条与除源极选择层级导电条中的相应源极选择层级导电条之外的任何其他源极选择层级导电条没有任何面积重叠。在一个实施方案中，该存储器裸片包括存储平面，该存储平面包括相邻的第一存储块和第二存储块，该相邻的第一存储块和第二存储块由相应源极选择层级介电隔离结构中的第一源极选择层级介电隔离结构和该漏极选择层级介电隔离结构区域中的第一漏极选择层级介电隔离结构区域分离，该第一漏极选择层级介电隔离结构区域与该源极选择层级导电条中的第一源极选择层级导电条重叠，并且字线层级导电层在该相邻的第一存储块和第二存储块之间连续延伸。在一个实施方案中，该存储器裸片缺少沟槽，该沟槽在该相邻的第一存储块和第二存储块之间沿第一水平方向延伸并将该相邻存储块的字线层级导电层分离。
根据本公开的另一方面，一种三维存储器器件包括存储平面，该存储平面包括第一存储块和与该第一存储块相邻的第二存储块。该第一存储块包括：至少一个第一源极侧选择栅极电极；至少一个第一漏极侧选择栅极电极；位于该至少一个第一源极侧选择栅极电极与至少一个第一漏极侧选择栅极电极之间的多个字线；以及多个第一竖直NAND串，该多个第一竖直NAND串延伸穿过该至少一个第一源极侧选择栅极电极、该多个字线以及该至少一个第一漏极侧选择栅极电极。该第二存储块包括：至少一个第二源极侧选择栅极电极；至少一个第二漏极侧选择栅极电极；位于该至少一个第二源极侧选择栅极电极与至少一个第二漏极侧选择栅极电极之间的该多个字线；以及多个第二竖直NAND串，该多个第二竖直NAND串延伸穿过该至少一个第二源极侧选择栅极电极、该多个字线以及该至少一个第二漏极侧选择栅极电极。该存储平面还包括源极选择层级介电隔离结构，该源极选择层级介电隔离结构位于该至少一个第一源极侧选择栅极电极与该至少一个第二源极侧选择栅极电极之间；以及漏极选择层级介电隔离结构，该漏极选择层级介电隔离结构位于该至少一个第一漏极侧选择栅极电极与该至少一个第二漏极侧选择栅极电极之间，其中该多个字线在该第一存储块与该第二存储块之间连续延伸。
根据本公开的另一方面，提供了一种形成半导体结构的方法，该方法包括：在牺牲衬底上形成包括绝缘层和间隔物材料层的单元层堆叠的竖直重复体，其中该间隔物材料层形成为导电层或者随后用导电层替换；形成通过该竖直重复体的开口，其中该开口包括存储器开口和边界开口；通过使该间隔物材料层的侧壁围绕该边界开口横向凹陷来相对于该绝缘层选择性地形成穿孔沟槽，其中，一行边界开口在该间隔物材料层的各层级处合并以形成该穿孔沟槽；在该穿孔沟槽内形成穿孔介电壁结构；在该存储器开口中形成存储器开口填充结构，其中该存储器开口填充结构中的每个存储器开口填充结构包括存储器膜和竖直半导体沟道；用源极层替换该牺牲衬底；将该源极层划分为源极条，该源极条沿第一水平方向横向延伸并沿与该第一水平方向垂直的第二水平方向横向间隔开；以及在形成该存储器开口之前或在将该源极层划分为该源极条之后，将该间隔物材料层的子集划分为源极选择层级间隔物材料条。
附图说明
图1A是根据本公开的第一实施方案的在牺牲衬底上形成单元层堆叠的竖直重复体之后的第一示例性结构的竖直剖面图。
图1B是图1A的第一示例性结构的存储器阵列区的竖直剖面图。
图1C是沿图1B的水平平面C-C’截取的水平剖面图。竖直平面A-A’和B-B’分别对应于图1A和图1B的竖直剖面。
图1D是沿图1B的水平平面D-D’截取的水平剖面图。竖直平面A-A’和B-B’分别对应于图1A和图1B的竖直剖面。
图2A是根据本公开的第一实施方案的对阶梯式表面、后向阶梯式介电材料部分和绝缘帽盖层进行图案化之后的第一示例性结构的竖直剖面图。
图2B是图2A的第一示例性结构的第一构型的透视俯视图。竖直平面A-A’对应于图2A的竖直剖面图的平面。
图2C是图2A的第一示例性结构的第二构型的透视俯视图。竖直平面A-A’对应于图2A的竖直剖面图的平面。
图3A是根据本公开的第一实施方案的在形成存储器开口和支撑开口之后的第一示例性结构的竖直剖面图。
图3B是沿图3C和图3D中的水平平面B-B’截取的第一示例性结构的存储器阵列区的水平剖面图。
图3C是沿图3B的水平平面C-C’截取的水平剖面图。竖直平面A-A’和B-B’分别对应于图3A和图3B的竖直剖面。
图3D是沿图3B的水平平面D-D’截取的水平剖面图。竖直平面A-A’和B-B’分别对应于图3A和图3B的竖直剖面。
图4A至图4G是根据本公开的第一实施方案的在形成穿孔介电壁结构期间的第一示例性结构的存储器阵列区外围的顺序竖直剖面图。
图4H是图4G的第一示例性结构的透视俯视图。竖直平面G-G’为图4G的竖直剖面图的平面。
图5是根据本公开的第一实施方案的在形成导电层之后的第一示例性结构的存储器阵列区的竖直剖面图。
图6A是根据本公开的第一实施方案的在形成存储器开口填充结构之后的第一示例性结构的存储器阵列区的竖直剖面图。
图6B是图6A的第一示例性结构内包括存储器开口填充结构的区域的放大视图。
图7是根据本公开的第一实施方案的在形成接触层级介电层和漏极接触通孔结构之后的第一示例性结构的存储器阵列区的竖直剖面图。
图8是根据本公开的第一实施方案的在形成嵌入存储器侧介电材料层和存储器侧接合衬垫中的存储器侧金属互连结构之后的第一示例性结构的存储器阵列区的竖直剖面图。
图9是根据本公开的第一实施方案的逻辑裸片的竖直剖面图。
图10是根据本公开的第一实施方案的在将存储器裸片接合到逻辑裸片之后的第一示例性结构的竖直剖面图。
图11A是根据本公开的第一实施方案的在移除牺牲衬底之后的第一示例性结构的竖直剖面图。
图11B是图11A的第一示例性结构的包括存储器开口填充结构的区域的放大视图。
图12是根据本公开的第一实施方案的在形成半导体源极层和金属源极层之后的第一示例性结构的竖直剖面图。
图13是根据本公开的第一实施方案的在划分金属源极层和半导体源极层之后的第一示例性结构的竖直剖面图。
图14是图13的第一示例性结构的一部分的电路示意图。
图15是根据本公开的第二实施方案的在牺牲衬底和绝缘帽盖层上形成单元层堆叠的竖直重复体之后的第二示例性结构的竖直剖面图。
图16是根据本公开的第二实施方案的在形成存储器开口之后的第二示例性结构的竖直剖面图。
图17是根据本公开的第二实施方案的在形成导电层之后的第二示例性结构的竖直剖面图。
图18A是根据本公开的第二实施方案的在形成漏极选择层级介电隔离结构之后的第二示例性结构的竖直剖面图。
图18B是图18A的第二示例性结构的透视俯视图。
图19是根据本公开的第二实施方案的在形成接触层级介电层和漏极接触通孔结构之后的第二示例性结构的竖直剖面图。
图20是根据本公开的第二实施方案的在将存储器裸片接合到逻辑裸片之后的第二示例性结构的竖直剖面图。
图21是根据本公开的第二实施方案的在移除牺牲衬底之后的第二示例性结构的竖直剖面图。
图22是根据本公开的第二实施方案的在形成半导体源极层和金属源极层之后的第二示例性结构的竖直剖面图。
图23A是根据本公开的第二实施方案的在划分金属源极层和半导体源极层并形成源极选择层级介电隔离结构之后的第二示例性结构的竖直剖面图。
图23B是图23A的第二示例性结构的俯视图。
具体实施方式
电隔离结构(诸如背侧沟槽)使相邻存储块电隔离，在三维存储器阵列中占据存储器器件区域的很大一部分。此外，背侧沟槽的形成通常需要各向异性蚀刻工艺，该工艺需要长蚀刻时间，并且填充背侧沟槽可能导致衬底翘曲。本公开的实施方案提供了一种替代器件构型，其中省略了背侧沟槽，并且通过源极选择层级介电隔离结构和离散源极条的组合提供各种存储器元件组之间的源极侧电隔离。因此，字线可以延伸穿过同一存储平面中的多个存储块，并且源极侧和漏极侧选择晶体管用于选择存储平面中的特定存储块。下文详细地描述了本公开的实施方案的各种方面。
附图未按比例绘制。在其中示出元件的单个实例的情况下可以重复元件的多个实例，除非明确地描述或以其他方式清楚地指出不存在元件的重复。序号诸如“第一”、“第二”和“第三”仅仅被用于标识类似的元件，并且在本公开的整个说明书和权利要求书中可采用不同序号。术语“至少一个”元件是指包括单个元件的可能性和多个元件的可能性的所有可能性。
相同的附图标号表示相同的元件或相似的元件。除非另有说明，具有相同附图标号的元件被假定具有相同的组成和相同的功能。除非另外指明，否则元件之间的“接触”是指提供元件共享的边缘或表面的元件之间的直接接触。如果两个或更多个元件彼此或彼此之间不直接接触，则这两个元件彼此“分离”或彼此之间“分离”。如本文所用，定位在第二元件“上”的第一元件可以定位在第二元件的表面的外侧上或者第二元件的内侧上。如本文所用，如果在第一元件的表面和第二元件的表面之间存在物理接触，则第一元件“直接”定位在第二元件上。如本文所用，如果在第一元件和第二元件之间存在由至少一种导电材料构成的导电路径，则第一元件“电连接到”第二元件。如本文所用，“原型”结构或“过程中”结构是指随后在其中至少一个部件的形状或组成中被修改的瞬态结构。
如本文所用，“层”是指包括具有厚度的区域的材料部分。层可在下层或上覆结构的整体上方延伸，或者可具有小于下层或上覆结构的范围的范围。另外，层可以是均匀或不均匀的连续结构的厚度小于连续结构的厚度的区域。例如，层可以定位在连续结构的顶表面和底表面之间或在连续结构的顶表面和底表面处的任何一对水平平面之间。层可水平地、竖直地和/或沿着锥形表面延伸。衬底可以是层，可以在其中包括一个或多个层，或者可以在其上、在其上方和/或在其下方具有一个或多个层。
如本文所用，如果第二表面在第一表面上面或下面并且如果存在包括第一表面和第二表面的竖直平面或基本上竖直的平面，则第一表面和第二表面彼此“竖直地重合”。基本上竖直的平面是沿偏离竖直方向小于5度的角度的方向直线延伸的平面。竖直平面或基本上竖直的平面沿竖直方向或基本上竖直的方向为直的，并且可包括或可不包括沿垂直于竖直方向或基本上竖直的方向的方向的曲率。
单体三维存储器阵列为其中在单个衬底诸如半导体晶圆之上形成多个存储器级而不具有介于其间的衬底的存储器阵列。术语“单体”是指阵列的每一级的层直接沉积在阵列的每个下层级的层上。相反，二维阵列可以单独形成，并且然后封装在一起以形成非单体存储器器件。例如，如标题为“三维结构存储器(Three-dimensional Structure Memory)”的美国专利5,915,167中所述，通过在单独的衬底上形成存储器级和垂直地堆叠存储器级来构造非单体堆叠存储器。可在结合前将衬底减薄或从存储器级移除该衬底，但由于存储器级最初是在单独的衬底上方形成的，所以此类存储器不是真正的单体三维存储器阵列。
一般来讲，半导体封装(或“封装”)是指可通过一组引脚或焊球附接到电路板的单元半导体器件。半导体封装可包括一个或多个半导体芯片(或“芯片”)，该一个或多个半导体芯片例如通过倒装芯片接合或另一种芯片到芯片接合而接合在其中。封装或芯片可包括单个半导体裸片(或“裸片”)或多个半导体裸片。裸片是可独立地执行外部命令或报告状态的最小单元。通常，具有多个裸片的封装或芯片能够同时执行与其中平面的总数一样多的外部命令。每个裸片包括一个或多个平面。可在相同裸片内的每个平面中执行相同的并发操作，但可能存在一些限制。在裸片是存储器裸片(即，包括存储器元件的裸片)的情况下，可在同一存储器裸片内的每个平面中执行并发读取操作、并发写入操作或并发擦除操作。在存储器裸片中，每个平面包括多个存储块(或“块”)，这些存储块是可通过单个擦除操作擦除的最小单元。每个存储块包含多个页面，这些页面是可被选择用于编程的最小单元。页面也是可被选择用于读取操作的最小单元。
参考图1A至图1D，示出了根据本公开的第一实施方案的第一示例性结构。第一示例性结构包括牺牲衬底8，该牺牲衬底包括牺牲衬底层9。牺牲衬底8可以是体半导体衬底(例如，硅晶圆)或绝缘体上半导体(例如，绝缘体上硅)衬底。牺牲衬底层9可包括半导体衬底中的掺杂半导体(例如，硅)阱和/或沉积在衬底8上的半导体层。另选地，牺牲衬底8可以是任何其他合适的牺牲衬底。
可以在牺牲衬底8上形成单元层堆叠(32，42)的竖直重复体。单元层堆叠(32，42)的竖直重复体包括单元层堆叠(32，42)的多个实例的竖直堆叠，其包括绝缘层32和间隔物材料层42。因此，单元层堆叠(32，42)的竖直重复体可以从下到上包括最底部绝缘层32、最底部间隔物材料层42、绝缘层32、间隔物材料层42、另一绝缘层32、另一间隔物材料层42，以此类推，直至最顶部绝缘层32和最顶部间隔物材料层42。单元层堆叠(32，42)的每个实例可以包括材料层诸如绝缘层32和间隔物材料层42的相同竖直序列。
竖直重复体(32，42)内的绝缘层32包括绝缘材料，即介电材料。例如，绝缘层32可以包括未掺杂硅酸盐玻璃或掺杂硅酸盐玻璃。每个绝缘层32的厚度可以在15nm至50nm的范围内，但是也可以采用更小和更大的厚度。
间隔物材料层42可以形成为导电层，或者可以随后被导电层替换。每个间隔物材料层42的厚度可以在15nm至50nm的范围内，但是也可以采用更小和更大的厚度。
在间隔物材料层42形成为导电层的情况下，间隔物材料层42可以包括金属材料层，该金属材料层包括元素金属、金属间合金、导电金属氮化物、导电金属碳化物或导电掺杂半导体材料(诸如重掺杂多晶硅或非晶硅)。
在间隔物材料层42随后被导电层替换的情况下，间隔物材料层42可以形成为牺牲材料层，该牺牲材料层包括可相对于绝缘层32的材料选择性地移除的牺牲材料，即不显著蚀刻绝缘层32的材料。如本文所用，如果第一材料的蚀刻速率与第二材料的蚀刻速率之比至少为2，则蚀刻工艺相对于第二材料选择性地蚀刻第一材料。两种蚀刻速率的比率可以在10至1,000的范围内，这取决于蚀刻工艺中蚀刻剂的选择。在一个实施方案中，牺牲材料层(体现为间隔物材料层42)可以包括氮化硅或半导体材料(诸如多晶硅或硅锗合金)。
在间隔物材料层42形成为导电层的替代实施方案中，间隔物材料层42可形成为随后可被金属化以形成金属-半导体合金的半导体材料层。例如，在间隔物材料层42包括含硅材料(诸如多晶硅或非晶硅)的情况下，金属半导体合金可以是金属硅化物。在间隔物材料层42包括硅锗合金的情况下，金属半导体合金可以是金属锗硅化物。
竖直重复体的间隔物材料层42可以从下到上包括间隔物材料层42的第一子集、间隔物材料层42的第二子集和间隔物材料层42的第三子集。间隔物材料层42的第一子集形成于源极选择层级，本文将其称为源极选择层级间隔物材料层42S，如图1B所示。源极选择层级是指在竖直半导体沟道的源极侧端部处围绕NAND串的竖直半导体沟道的电极被分开以使得能够从源极侧激活或停用NAND串的组(例如，块)的层级。间隔物材料层42的第二子集形成于字线层级，本文将其称为字线层级间隔物材料层42W。字线层级是指存在作为字线起作用的控制栅极电极的层级。随后在字线的每个层级处形成存储器元件。间隔物材料层42的第三子集形成于漏极选择层级，本文将其称为漏极选择层级间隔物材料层42D。漏极选择层级是指在竖直半导体沟道的漏极侧端部处围绕NAND串的竖直半导体沟道的电极被分开以使得能够从漏极侧激活或停用NAND串的组(例如，块)的层级。字线层级间隔物材料层42W位于源极选择层级间隔物材料层42S与漏极选择层级间隔物材料层42D之间。
竖直重复体的绝缘层32可以从下到上包括绝缘层32的第一子集、绝缘层32的第二子集和绝缘层32的第三子集。绝缘层32的第一子集比源极选择层级间隔物材料层42S中的最顶部源极选择层级间隔物材料层更靠近牺牲衬底8，本文将其称为源极选择层级绝缘层32S。绝缘层32的第三子集比漏极选择层级间隔物材料层42D中的最底部漏极选择层级间隔物材料层更远离牺牲衬底8，本文将其称为漏极选择层级绝缘层32D。绝缘层32的第二子集包括除绝缘层32的第一子集和绝缘层32的第三子集以外的所有绝缘层32，本文将其称为字线层级绝缘层32W。字线层级绝缘层32W位于源极选择层级绝缘层32S与漏极选择层级绝缘层32D之间。
源极选择层级间隔物材料层42S的总数量可以在1至8的范围内，诸如在2至4的范围内。漏极选择层级间隔物材料层42D的总数量可以在1至8的范围内，诸如在2至4的范围内。字线层级间隔物材料层42W的总数量可以在32至1,024的范围内，诸如在64至256的范围内，但是也可以采用更少和更多的数量。
根据本公开的一个方面，间隔物材料层42的第一子集和绝缘层32的第一子集内的每一层可以形成为未图案化材料层(即，毯状材料层)，该未图案化材料层通体具有相应的均匀厚度。可以通过间隔物材料层42的第一子集和绝缘层32的第一子集形成沿第一水平方向(例如，字线方向)hd1横向延伸并沿垂直于第一水平方向hd1的第二水平方向(例如，位线方向)hd2横向间隔开的源极选择层级线沟槽。该源极选择层级线沟槽可以向下延伸至牺牲衬底8的顶表面。沿第二水平方向hd2的每个源极选择层级线沟槽的宽度可以与随后形成的存储器开口的横向尺寸(诸如直径)具有相同的数量级。随后形成的每个存储器开口的横向尺寸可以在40nm至500nm和/或80nm至250nm的范围内，但是也可以采用更小和更大的横向尺寸。沿第二水平方向hd2的源极选择层级线沟槽的相邻对之间的间距可以在随后形成的每个存储器开口的横向尺寸的2倍至随后形成的每个存储器开口的横向尺寸的16倍的范围内。
随后可以用介电填充材料(诸如，氧化硅)填充源极选择层级线沟槽，以形成源极选择层级介电隔离结构22。如图1D所示，图1A的竖直剖面图是在不穿过源极选择层级介电隔离结构22的竖直剖面上截取的。
一般来讲，在间隔物材料层42的第一子集内的每个间隔物材料层42被划分为多个源极选择层级间隔物材料层42S，该多个源极选择层级间隔物材料层被源极选择层级介电隔离结构22横向间隔开。该多个源极选择层级间隔物材料层42S具有沿第一水平方向hd1横向延伸并且可沿第二水平方向hd2具有均匀宽度的相应条形，本文将其称为源极选择层级间隔物材料条42S。每个源极选择层级间隔物材料条42S可以是源极选择层级导电条，也可以是源极选择层级牺牲材料条，该源极选择层级牺牲材料条随后被源极选择层级导电条替换。
同样地，在绝缘层32的第一子集内的每个绝缘层32被划分为多个源极选择层级绝缘层32S，该多个源极选择层级绝缘层被源极选择层级介电隔离结构22横向间隔开。该多个源极选择层级绝缘层32S具有沿第一水平方向hd1横向延伸并且可沿第二水平方向hd2具有均匀宽度的相应条形，本文将其称为源极选择层级绝缘条32S。
源极选择层级绝缘条32S沿第一水平方向横向延伸，通过源极选择层级介电隔离结构22沿第二水平方向横向间隔开，并与源极选择层级间隔物材料条42S竖直偏移。
随后，可以沉积字线层级绝缘层32W和字线层级间隔物材料层42W。在沉积间隔物材料层42的第三子集(即，42D)和绝缘层32的第三子集(即，32D)之后，可以通过间隔物材料层42的第三子集和绝缘层32的第三子集形成沿第一水平方向hd1横向延伸并沿第二水平方向hd2横向间隔开的漏极选择层级线沟槽。该漏极选择层级线沟槽可延伸穿过间隔物材料层42的第三子集和绝缘层32的第三子集之间的每一层。沿第二水平方向hd2的每个漏极选择层级线沟槽的宽度可以与随后形成的存储器开口的横向尺寸(诸如直径)具有相同的数量。沿第二水平方向hd2的漏极选择层级线沟槽的相邻对之间的间距可以在随后形成的每个存储器开口的横向尺寸的2倍至随后形成的每个存储器开口的横向尺寸的16倍的范围内。在一个实施方案中，漏极选择层级线沟槽的区域可以竖直地与源极选择层级介电隔离结构22的区域重叠。
随后可以用介电填充材料(诸如，氧化硅)填充漏极选择层级线沟槽，以形成漏极选择层级介电隔离结构72。如图1C所示，图1A的竖直剖面图是在不穿过漏极选择层级介电隔离结构72的竖直剖面上截取的。
一般来讲，在间隔物材料层42的第三子集内的每个间隔物材料层42被划分为多个漏极选择层级间隔物材料层42D，该多个漏极选择层级间隔物材料层被漏极选择层级介电隔离结构72横向间隔开。该多个漏极选择层级间隔物材料层42D具有沿第一水平方向hd1横向延伸并且可沿第二水平方向hd2具有均匀宽度的相应条形，本文将其称为漏极选择层级间隔物材料条42D。每个漏极选择层级间隔物材料条42D可以是漏极选择层级导电条，也可以是漏极选择层级牺牲材料条，该漏极选择层级牺牲材料条随后被漏极选择层级导电条替换。
同样地，在绝缘层32的第三子集内的每个绝缘层32被划分为多个漏极选择层级绝缘层32D，该多个漏极选择层级绝缘层被漏极选择层级介电隔离结构72横向间隔开。该多个漏极选择层级绝缘层32D具有沿第一水平方向hd1横向延伸并且可沿第二水平方向hd2具有均匀宽度的相应条形，本文将其称为漏极选择层级绝缘条32D。
漏极选择层级绝缘条32D沿第一水平方向横向延伸，通过漏极选择层级介电隔离结构72沿第二水平方向横向间隔开，并与漏极选择层级间隔物材料条42D竖直偏移。
随后，绝缘帽盖层70可沉积在竖直重复体(32，42)上。绝缘帽盖层70可以具有与绝缘层32相同的材料组成，并且可以具有与绝缘层32相同的厚度。
参见图2A、图2B和图2C，绝缘帽盖层70和竖直重复体(32，42)可以图案化以形成阶梯式表面的至少一个区域。形成阶梯式表面的每个区域在本文中称为接触区域200，其中随后经由与导电层(其可以是间隔物材料层42或可以通过替换或金属化牺牲间隔物材料层42从间隔物材料层42得到)接触的结构形成层接触。该阶梯式表面的至少一个区域的补充在本文中被称为存储器阵列区100，在该存储器阵列区中随后形成存储器阵列。图2B示出了第一构型，其中形成了阶梯式表面的单个区域(即，单个接触区域200)。图2C示出了第二构型，其中形成了阶梯式表面的多个区域。第一构型提供了针对接触区域200利用更小的器件面积的优点，从而使存储器阵列区100的面积最大化。第二构型提供了通过提供与每个导电层并联电连接的多层接触通孔结构来减小导电层电阻的优点。
可以例如通过形成其中具有开口的掩模层、通过绝缘帽盖层70蚀刻出腔体并迭代地扩展蚀刻区域，并且通过蚀刻定位在蚀刻区域内的蚀刻腔体的底表面正下方的每个绝缘层32和间隔物材料层42对而使腔体竖直地凹陷，形成每组连续的阶梯式表面。在阶梯式表面的形成完成后，每组连续的阶梯式表面可以从竖直重复体(32，42)内的最底层连续延伸至竖直重复体(32，42)内的最顶层。
介电材料(诸如，硅酸盐玻璃)可以沉积在阶梯式腔体中。随后将介电材料平坦化以在包括绝缘帽盖层70的顶表面的水平平面内提供平坦表面。介电材料的每个连续的剩余部分覆盖一组连续的阶梯式表面并填充覆盖的阶梯式腔体，构成后向阶梯式介电材料部分65。在一个实施方案中，每个后向阶梯式介电材料部分65可以包括硅酸盐玻璃材料和/或可以由硅酸盐玻璃材料组成。如本文所用，“后向阶梯式”元件是指具有阶梯式表面和根据距衬底的在其上存在有该元件的顶表面的竖直距离而单调地增加的水平横截面积的元件。
参见图3A至图3D，可以通过竖直重复体(32，42)形成开口。例如，可以在绝缘帽盖层70上施加光致抗蚀剂层(未示出)，并且可以对其进行光刻图案化以形成其中的开口。可以通过各向异性蚀刻工艺将光致抗蚀剂层中的开口的图案转移通过竖直重复体(32，42)。可以通过竖直重复体(32，42)形成具有竖直或锥形侧壁并至少向下延伸至牺牲衬底8的顶表面的开口。
通过竖直重复体(32，42)的开口可以包括在存储器阵列区100的外围形成的存储器开口49，以及在存储器阵列区100的外围形成的边界开口(未示出)。此外，通过竖直重复体(32，42)的开口可以选择性地包括支撑开口，该支撑开口与存储器阵列区100和/或接触区域200中的存储器开口49交错，并且随后用于形成支撑柱结构。
在一个实施方案中，存储器开口49可以形成为沿第一水平方向hd1横向延伸的行。在存储器开口49的相应行内的每组存储器开口49可以布置成沿第一水平方向hd1延伸的直线。存储器开口49的行可以沿第二水平方向hd2横向间隔开。可以在漏极选择层级介电隔离结构72的每个相邻对之间和源极选择层级介电隔离结构22的每个相邻对之间形成存储器开口49的至少一个行。在漏极选择层级介电隔离结构72的每个相邻对之间的存储器开口49的总行数可以在1至24的范围内，诸如2至12和/或4至8，但是也可以采用更大的数目。在一个实施方案中，每个漏极选择层级介电隔离结构72可以通过存储器开口49的相应行穿孔。此外，每个源极选择层级介电隔离结构22可以通过存储器开口49的相应行穿孔。在这种情况下，存储器开口49延伸穿过漏极选择层级介电隔离结构72或源极选择层级介电隔离结构22，其可以是虚拟存储器开口，该虚拟存储器开口中随后形成虚拟存储器开口填充结构。如本文所用，虚拟结构是指非电活动的结构，即不包括电气器件的任何电活动节点(例如，未电连接到待在后续步骤中形成的位线)。
图4A至图4G是在形成穿孔介电壁结构期间的第一示例性结构的存储器阵列区外围的顺序竖直剖面图。
参见图4A，在图3A至图3D的处理步骤处，可以在与另一存储器阵列区100(例如，另一存储平面)相邻的每个存储器阵列区100的外围(例如，在存储平面的外围)形成一行边界开口19。换句话讲，可以沿着两个存储器阵列区100之间的边界形成该行边界开口19。一般来讲，可以布置边界开口19，使得一组边界开口19环绕存储阵列区100(例如，包括多个存储块的存储平面)。在环绕存储器阵列区的每组边界开口19内，边界开口19的每个相邻对可以以小于每个边界开口19与存储器开口49中相应最近的一个存储器开口之间的横向距离的最小值的横向距离彼此横向间隔开。
参见图4B，可以执行介电转换工艺以将间隔物材料层42的暴露表面部分物理地转换为介电间隔物17。如果间隔物材料层42包括诸如硅的可氧化半导体材料或形成介电氧化物材料的可氧化金属材料，则可以通过将暴露在边界开口19和存储器开口49中的间隔物材料层42的表面部分转换为介电氧化物材料部分来执行氧化工艺以形成介电间隔物17。例如，如果间隔物材料层42包括非晶硅或多晶硅，则可以执行氧化工艺以形成氧化硅介电间隔物17。如果间隔物材料层42包括金属材料，则可以执行氧化过程以将间隔物材料层的表面部分转换为介电金属氧化物间隔物。另选地，如果间隔物材料层42包括可转换为介电氮化物材料的半导体材料，则通过将间隔物材料层42的暴露表面部分转换为介电氮化物材料部分来执行氮化工艺以形成介电间隔物17。例如，如果间隔物材料层42包括非晶硅或多晶硅，则可以执行氮化工艺以形成氮化硅介电间隔物17。环形介电间隔物17的竖直堆叠可在存储器开口49和边界开口19中的每一者内形成。
参见图4C，可在存储器开口49上形成掩模材料层18(诸如，图案化光致抗蚀剂层)，以覆盖存储器开口49的区域而不覆盖边界开口19的区域。
参见图4D，可执行蚀刻工艺(诸如，各向同性蚀刻工艺)，以从每个边界开口19的内部移除介电间隔物17。例如，如果介电间隔物17包括氧化硅，则可执行氢氟酸湿法蚀刻工艺以移除介电间隔物17。一般来讲，可选择化学蚀刻，使得在移除介电间隔物17期间最小化绝缘层32的附带蚀刻。随后可例如通过灰化移除掩模材料层18。另选地，掩模材料层18可以在形成穿孔沟槽之后的后续处理步骤中移除。
参见图4E，可执行各向同性蚀刻工艺，以相对于绝缘层32的材料选择性地使间隔物材料层42的物理暴露表面横向凹陷。在一个实施方案中，可以采用湿法蚀刻工艺来使间隔物材料层42的物理暴露表面横向凹陷。在例示性示例中，如果间隔物材料层42包括半导体材料(诸如，硅)，则可以执行采用热三甲基-2羟乙基氢氧化铵(“热TMY”)或四甲基氢氧化铵(TMAH)的湿法蚀刻工艺以相对于绝缘层32使间隔物材料层42横向凹陷。
根据本公开的一个方面，可选择使间隔物材料层42横向凹陷的各向同性蚀刻工艺的持续时间，使得每个边界开口19的横向扩展翅片部分19F与相应相邻边界开口19的横向扩展翅片部分合并。因此，在间隔物材料层42的层级处横向围绕存储器阵列区100的单个连续腔体可通过在横向围绕存储器阵列区100的一组边界开口19内合并边界开口19来形成。
单个连续腔体在间隔物材料层42的每个层级处连续连接，以在间隔物材料层42的每个层级处提供连续的环形腔体。单个连续腔体在绝缘层32的层级处的每个水平剖面图内不是连续连接的，而是包括在绝缘层32的层级处截取的此类水平剖面图内彼此不相连的离散开口阵列。在穿过绝缘层的每个水平剖面图中，绝缘层32在存储器阵列区100的外围处穿孔有边界开口。因此，单个连续腔体在间隔物材料层42的每个层级处连续连接，本文中将其称为穿孔沟槽19'。
一般来讲，可通过相对于绝缘层32选择性地使边界开口19周围的间隔物材料层42的侧壁横向凹陷来形成穿孔沟槽19'。每一行边界开口19可在牺牲材料层42的层级处合并以形成穿孔沟槽19'。
穿孔沟槽19'可包括横向延伸的腔体，该横向延伸的腔体沿第一水平方向hd1横向延伸并由一对横向起伏的侧壁横向限定，该对横向起伏的侧壁具有间隔物材料层42的纵向笔直的且横向凸出的侧壁段。间隔物材料层42的纵向笔直的且横向凸出的侧壁段在间隔物材料层42的每个层级处彼此相连。穿孔沟槽包括在绝缘层32的每个层级处的一行圆柱形腔体段，该行圆柱形腔体段是在图3A至图3D的加工步骤中形成的边界开口19的体积。
参见图4F，图案化膜14可沉积在绝缘帽盖层70上，并且可对其进行光刻图案化以形成覆盖穿孔沟槽19'的连续开口。图案化膜14可以包括碳基材料，该碳基材料包括无定形碳或类金刚石碳作为主要组分。例如，Applied Materials,Inc.TM的Advanced PatterningFilm(APF)TM可用于图案化膜14。
可以通过保形沉积工艺(诸如，化学气相沉积工艺)在穿孔沟槽19'中沉积介电填充材料，诸如硅酸盐玻璃(例如，氧化硅)。可通过平面化工艺从图案化膜14上移除介电填充材料的多余部分，该平面化工艺可以包括凹陷蚀刻工艺和/或化学机械抛光(CMP)工艺。介电填充材料的其余部分包括至少一个穿孔介电壁结构16。在一个实施方案中，可以形成沿第一水平方向hd1横向延伸并沿第二水平方向hd1间隔开的一对穿孔介电壁结构16。穿孔介电壁结构16中的每个穿孔介电壁结构包括在绝缘层32的每个层级处的一行开口，并且在间隔物材料层42的每个层级处沿第一水平方向hd1连续延伸，该间隔物材料层可以是导电层，或者可以随后替换为导电层，或者可以转换为导电层。位于间隔物材料层42的相应层级处的穿孔介电壁结构16的每个翅片部分16F包括一对横向起伏的侧壁，该对横向起伏的侧壁具有彼此相连的相应一组纵向笔直的且横向凸出的侧壁段。
参见图4G，图案化膜14可例如通过灰化移除。图4H是图4G的第一示例性结构的区域的透视俯视图。可以执行各向同性蚀刻工艺以从存储器开口49周围移除介电间隔物17。
参见图5，在间隔物材料层42形成为牺牲材料层的情况下，间隔物材料层42可转换或者替换为导电层46。在一个实施方案中，间隔物材料层42包括半导体材料，并且间隔物材料层42的半导体材料可通过金属化工艺转换为金属-半导体合金。例如，间隔物材料层42可以包括硅，并且形成金属硅化物的金属可沉积在存储器开口49的侧壁上。形成金属硅化物的金属包括但不限于钨、钛、钴、镍、钼或铂。一般来讲，与间隔物材料层42的半导体材料反应形成金属半导体合金的金属元素可沉积在存储器开口49的侧壁上，并且可执行退火工艺以诱导间隔物材料层42的半导体材料的金属化。间隔物材料层42可转换为导电层46，该导电层包括金属半导体合金(例如，金属硅化物，诸如钨、钛、钴、镍、钼或铂硅化物)。一般来讲，可通过存储器开口49将至少一种金属元素引入到间隔物材料层42中，并且可通过执行热退火工艺来诱导金属半导体合金的形成。
在间隔物材料层42形成为牺牲材料层的替代实施方案中，间隔物材料层42可通过各向同性蚀刻工艺通过存储器开口相对于绝缘层32的材料选择性地移除以形成水平凹陷。例如，如果间隔物材料层42包括硅或硅锗合金，则可以执行采用TMAH或TMY的湿法蚀刻工艺。另选地，如果间隔物材料层42包括氮化硅，则可以执行采用热磷酸的湿法蚀刻工艺。至少一种导电材料(诸如金属氮化物衬垫材料和包括元素金属或金属间合金的金属填充材料的组合)可采用至少一种保形沉积工艺通过存储器开口49沉积在凹陷中。可采用至少一种蚀刻工艺从存储器开口49内部和绝缘帽盖层70上移除该至少一种导电材料的多余部分，该至少一种蚀刻工艺可以包括各向异性蚀刻工艺和/或各向同性蚀刻工艺。填充相应凹陷的至少一种导电材料的每个剩余部分构成导电层46。
在间隔物材料层42形成为导电层46的情况下，可省略图5的处理步骤。
导电层46包括位于源极选择层级处的导电层46的第一子集、位于字线层级处的导电层46的第二子集、以及位于漏极选择层级处的导电层46的第三子集。导电层46的第一子集包括源极选择层级导电条46S，该源极选择层级导电条沿第一水平方向hd1横向延伸并通过源极选择层级介电隔离结构22沿第二水平方向hd2横向间隔开。
源极选择层级绝缘条32S可沿第一水平方向hd1横向延伸，可通过源极选择层级介电隔离结构22沿第二水平方向hd2横向间隔开，并且可与源极选择层级导电条46S竖直偏移。源极选择层级绝缘条32S的第一子集可位于牺牲衬底8与源极选择层级导电条46S之间。源极选择层级绝缘条32S的第一子集中的每个源极选择层级绝缘条可与牺牲衬底8接触。
导电层46的第二子集包括字线层级导电层46W。字线层级导电层46W和字线层级绝缘层32W的交替堆叠可位于源极选择层级导电条46S的第一侧，并且可连续地延伸到源极选择层级导电条46S和源极选择层级介电隔离结构22中的每个源极选择层级导电条和源极选择层级介电隔离结构的上方或下方(如果倒过来看)。
导电层46的第三子集包括漏极选择层级导电条46D，该漏极选择层级导电条沿第一水平方向hd1横向延伸并通过漏极选择层级介电隔离结构72沿第二水平方向hd2横向间隔开。漏极选择层级绝缘条32D可沿第一水平方向hd1横向延伸，可通过漏极选择层级介电隔离结构72沿第二水平方向hd2横向间隔开，并且可与漏极选择层级导电条46D竖直偏移。字线层级导电层46W和字线层级绝缘层32W的交替堆叠位于源极选择层级绝缘条32S和源极选择层级导电条46S的堆叠与漏极选择层级绝缘条32D和漏极选择层级导电条46D的堆叠之间。
参见图6A和图6B，在每个存储器开口49内可形成存储器开口填充结构58。例如，可采用相应沉积工艺依次沉积阻挡介电层52、电荷存储层54、隧穿介电层56和竖直半导体沟道材料层，该竖直半导体沟道材料层包括具有第一导电类型掺杂的本征或掺杂半导体材料。介电填充材料(诸如，氧化硅)可沉积在存储器开口49的未填充体积中，并且可竖直地嵌入以在每个存储器开口49内形成介电芯62。具有第二导电类型掺杂的掺杂半导体材料可沉积在覆盖介电芯62的凹陷腔体中。第二导电类型与第一导电类型相反。阻挡介电层52、电荷存储层54、隧穿介电层56、竖直半导体沟道材料层和具有第二导电类型掺杂的掺杂半导体材料的多余部分可通过平面化工艺从包括绝缘帽盖层70的顶表面的水平平面上移除，该平面化工艺可以包括凹陷蚀刻工艺和/或化学机械抛光工艺。具有第二导电类型掺杂的掺杂半导体材料的每个剩余部分构成漏极区63。竖直半导体沟道材料层的每个剩余部分构成竖直半导体沟道60。阻挡介电层52、电荷存储层54和隧穿介电层56的剩余部分的每个连续组合构成存储器膜50。存储器膜50和竖直半导体沟道60的每个连续组合构成存储器堆叠结构55。存储器开口填充结构58可包括存储器堆叠结构55、介电芯62和漏极区63。
一般来讲，存储器开口填充结构58可形成在存储器开口49中。存储器开口填充结构58中的每个存储器开口填充结构包括存储器膜50和竖直半导体沟道60。存储器堆叠结构58竖直地延伸穿过字线层级导电层46W和字线层级绝缘层32W的交替堆叠以及源极选择层级导电条46S和漏极选择层级导电条46D的相应子集。存储器堆叠结构58中的每个存储器堆叠结构包括相应存储器膜50、相应漏极区63和相应竖直半导体沟道60，该相应竖直半导体沟道具有与牺牲衬底8接触的源极侧端部。
虚拟存储器堆叠结构55D为虚拟存储器开口填充结构58D的一部分，其可在存储器开口49的子集内形成，该存储器开口通过源极选择层级介电隔离结构22中的相应源极选择层级介电隔离结构和漏极选择层级介电隔离结构72中的相应漏极选择层级介电隔离结构。虚拟存储器堆叠结构55D中的每个虚拟存储器堆叠结构包括具有与存储器膜相同的材料组成的虚拟存储器膜50D和具有与竖直半导体沟道60相同的材料组成的虚拟竖直半导体沟道60D。虚拟存储器堆叠结构55D中的每个虚拟存储器堆叠结构是电非活性结构，并且因此与随后形成的存储器侧金属互连结构(例如，与位线)电隔离，并且与随后形成的源极条(例如，源极线条)电隔离。
参见图7，接触层级介电层80可沉积在绝缘帽盖层70上。接触层级介电层80包括介电材料诸如氧化硅，并且可具有在100nm至1,000nm的范围内的厚度，但也可采用更小和更大的厚度。可穿过接触层级介电层80形成各种接触通孔结构。例如，可穿过接触层级介电层80形成漏极接触通孔结构88，该漏极接触通孔结构接触漏极区63中的相应漏极区。此外，可形成附加接触通孔结构，其可包括例如层接触通孔结构(未示出)，该层接触通孔结构穿过接触层级介电层80和直接在接触区域200中的导电层46中的相应导电层上的相应后向阶梯式介电材料部分65形成。
参见图8，可在漏极接触通孔结构88的相应列上形成沿第二水平方向hd2横向延伸的位线98。还可形成存储器侧金属互连结构192，该存储器侧金属互连结构嵌入存储器侧介电材料层190中。存储器侧金属互连结构192可包括各种金属线和各种金属通孔结构。存储器侧介电材料层190可包括各种线层级介电材料层和各种通孔层级介电材料层。在一个实施方案中，漏极区63中的每个漏极区可以通过相应漏极接触通孔结构88电连接到位线98中的相应位线。虽然示意图图8显示单个位线98明显地与全部漏极接触通孔结构88接触，但应注意，某些漏极接触通孔结构88可以与位线98不在同一竖直平面上，并且可以不接触图8中所示的位线98。例如，每个位线98可以仅与每对相邻漏极选择层级介电隔离结构72之间的一个漏极接触通孔结构88电接触，如图14中的电路图所示，下文将更详细地描述。虚拟存储器开口填充结构58D缺少漏极接触通孔结构88，并且未电连接到位线98。
随后，可随后形成存储器侧接合衬垫198，其可嵌入在存储器侧介电材料层190中，或可位于其上。存储器侧接合衬垫198可以是金属接合衬垫，诸如铜衬垫，并且可以电连接到存储器侧金属互连结构192中的相应存储器侧金属互连结构。图8的处理步骤处的第一示例性结构包括存储器裸片900。
参考图9，示出了根据本公开的实施方案的逻辑裸片700。逻辑裸片700可包括逻辑裸片衬底708和在其上形成的外围电路710。逻辑裸片衬底708包括至少其上部部分处的逻辑裸片衬底半导体层709。可在逻辑裸片衬底半导体层709的上部部分中形成浅沟槽隔离结构720，以提供与其他半导体器件的电隔离。外围电路710可包括例如场效应晶体管，这些场效应晶体管包括相应晶体管有源区742(即，源极区和漏极区)、沟道区746和栅极结构750。场效应晶体管可以以CMOS配置布置。每个栅极结构750可以包括例如栅极电介质752、栅极电极754、介电栅极间隔物756和栅极帽盖电介质758。
介电材料层形成在半导体器件上方，该介电材料层在本文中被称为逻辑侧介电材料层760。逻辑侧介电材料层760可包括例如介电衬垫762(诸如阻挡移动离子的扩散和/或向下方结构施加适当应力的氮化硅衬垫)、覆盖在介电衬垫762上的互连介电层764、覆盖在互连介电层764上的氮化硅层(例如，氢扩散阻挡层)766和接合衬垫层级介电层768。
介电材料层760用作金属互连结构780的矩阵，该矩阵提供外围电路710和逻辑侧接合衬垫798之间的电连接。逻辑侧接合衬垫798嵌入在接合衬垫层级介电层768内。互连介电层764内的每个介电材料层可包括掺杂硅酸盐玻璃、未掺杂硅酸盐玻璃、有机硅酸盐玻璃、氮化硅、氮氧化硅和介电金属氧化物(诸如氧化铝)中的任一者。在一个实施方案中，互连介电层764可包括介电常数不超过未掺杂硅酸盐玻璃(氧化硅)的介电常数3.9的介电材料层或基本上由其组成。逻辑侧金属互连结构780形成在逻辑侧介电材料层760的介电层堆叠内。逻辑侧金属互连结构780可以包括各种金属通孔结构786和各种金属线结构788。
一般来讲，逻辑裸片700包括外围电路，该外围电路被配置为操作存储器开口填充结构58内的存储器元件(诸如，位于字线层级导电层46W的层级处的电荷存储层54的一部分)。此外，逻辑裸片700包括嵌入逻辑侧介电材料层760中的逻辑侧金属互连结构780，以及位于逻辑侧介电材料层760中或其上的逻辑侧接合衬垫798。逻辑侧金属互连结构780电连接到外围电路710。
参见图10，可以将逻辑裸片700接合到存储器裸片900，使得逻辑侧接合衬垫798中的每个逻辑侧接合衬垫接合到存储器侧接合衬垫998中的相应存储器侧接合衬垫。在一个实施方案中，可以采用金属到金属接合，其中金属元素在逻辑侧接合衬垫798和存储器侧接合衬垫998的匹配对之间的接合界面上相互扩散。例如，铜到铜接合可用于将逻辑裸片700接合到存储器裸片900。另选地，可以采用利用焊料球阵列的C4接合。在这种情况下，该焊料球阵列可以插入在逻辑侧接合衬垫798和存储器侧接合衬垫998的每个匹配对之间，并且可以接合到该每个匹配对。可形成存储器裸片900和逻辑裸片700的接合组件。
参见图11A和图11B，可相对于绝缘层32和导电层46的竖直重复体选择性地移除牺牲衬底8。例如，如果牺牲衬底8包括半导体衬底，则可通过研磨、切割、抛光、各向同性蚀刻工艺(诸如，湿法蚀刻工艺)和/或各向异性蚀刻工艺(诸如，反应离子蚀刻工艺)来使半导体衬底变薄。随后，可执行选择性蚀刻工艺以相对于绝缘层32的材料和存储器膜50中的至少一种材料选择性地蚀刻牺牲衬底8的剩余部分。随后，可相对于竖直半导体沟道60的材料选择性地移除存储器膜50的物理暴露部分。竖直半导体沟道60的表面物理暴露，其与逻辑裸片700的距离比绝缘层32的物理暴露的水平表面与逻辑裸片700的距离更远。
参见图12，可在竖直半导体沟道60的物理暴露的源极侧端表面上形成源极层(109L，119L)。因此，在逻辑裸片700与存储器裸片900接合之后，可将牺牲衬底8替换为源极层(109L，119L)。在一个实施方案中，源极层(109L，119L)可包括半导体源极层109L和金属源极层(例如，源极线)119L的堆叠。在这种情况下，半导体源极层109L可包括具有第二导电类型掺杂的半导体材料。半导体源极层109L的厚度可在50nm至1,000nm的范围内，诸如在100nm至500nm的范围内，但是也可以采用更小和更大的厚度。金属源极层119L包括以下中的一者或多者和/或基本上由其组成：导电金属氮化物材料、导电金属碳化物材料、元素金属和金属间合金。金属源极层119L的厚度可在30nm至500nm的范围内，诸如在60nm至250nm的范围内，但是也可以采用更小和更大的厚度。
参见图13，光致抗蚀剂层(未示出)可施加在源极层(109L，119L)上，并且可进行光刻图案化以在覆盖源极选择层级介电隔离结构22的区域内形成线沟槽。可执行各向异性蚀刻工艺以将光致抗蚀剂层中的线沟槽的图案转移穿过源极层(109L，119L)。源极层(109L，119L)可划分成沿第一水平方向hd1横向延伸并沿第二水平方向hd2横向间隔开的导电条129(例如，109，119)。
源极条129可形成于源极选择层级导电条46S的一侧上，并且可覆盖源极选择层级导电条46S中的相应源极选择层级导电条或位于其下(如果第一示例性结构颠倒)，源极条129中的每个源极条可与源极选择层级导电条46S中的相应源极选择层级导电条具有面积重叠(即，在面积上重叠)，并且与源极选择层级导电条46S中的任何其他源极选择层级导电条没有任何面积重叠。在一个实施方案中，每个源极条129可包括作为半导体源极层109L的图案化部分的半导体源极条(即，源极区)109和作为金属源极层119L的图案化部分的金属源极条(即，源极线)119的竖直堆叠。
图14是图13的第一示例性结构的一部分的电路图。例如，该部分可以包括共享连续字线的同一存储平面的四个存储块(块0、块1、块2和块3)。每个源极条129充当埋地源极线BSL，位于源极选择层级介电隔离结构22的相邻对之间的竖直半导体沟道60(例如，包括竖直NAND串58的存储器开口填充结构的沟道60)的组(例如，块)的源极侧端部与该每个源极条电连接。每个源极选择层级导电条46S可横向围绕竖直半导体沟道60的相应组(例如，块)，该相应组电连接到源极条(109，119)中的相应源极条，并充当特定存储块的源极侧选择栅极电极SGS。每个字线层级导电层46W充当字线，该字线横向围绕竖直半导体沟道60的多个组(即，多个块)，该多个组电连接到多个埋地源极线BSL。每个漏极选择层级导电条46D可横向围绕竖直半导体沟道60(例如，竖直NAND串)的相应组(例如，块)，该相应组电连接到源极条129中的相应源极条，并充当漏极侧选择栅极电极SGD。每个位线M1可连接到相应一组漏极区63，诸如每个块中的一个漏极区。连接到同一位线M1的一组漏极区63中的每个漏极区63可位于不同块中，并且可电连接到延伸穿过不同漏极选择层级导电条46D或穿过不同源极选择层级导电条46S的竖直半导体沟道60。因此，每个字线WL不切割地延伸穿过同一存储平面中的多个存储块。与需要为每个存储块的每个字线提供单独的字线开关晶体管的存储器器件相比，这减少了外围裸片700中的字线开关晶体管的数量，并且减小了字线开关电路的尺寸。然而，源极侧选择栅极电极和漏极侧选择栅极电极通过相应结构22和72在每个存储块之间电分离。
参见图14，三维存储器器件包括存储平面400，该存储平面包括第一存储块(例如，块1)和与第一存储块相邻的第二存储块(例如，块2)。第一存储块包括：至少一个第一源极侧选择栅极电极46S1；至少一个第一漏极侧选择栅极电极46D1；位于该至少一个第一源极侧选择栅极电极46S1与至少一个第一漏极侧选择栅极电极46D1之间的多个字线46W；以及多个第一竖直NAND串(例如，存储器开口填充结构)58M，该多个第一竖直NAND串延伸穿过该至少一个第一源极侧选择栅极电极、该多个字线以及该至少一个第一漏极侧选择栅极电极。第二存储块包括：至少一个第二源极侧选择栅极电极46S2；至少一个第二漏极侧选择栅极电极46D2；位于该至少一个第二源极侧选择栅极电极46S1与至少一个第二漏极侧选择栅极电极46D2之间的该多个字线46W；以及多个第二竖直NAND串58N，该多个第二竖直NAND串延伸穿过该至少一个第二源极侧选择栅极电极、该多个字线以及该至少一个第二漏极侧选择栅极电极。存储平面400还包括源极选择层级介电隔离结构22A，该源极选择层级介电隔离结构位于该至少一个第一源极侧选择栅极电极46S1与该至少一个第二源极侧选择栅极电极46S2之间；以及漏极选择层级介电隔离结构72A，该漏极选择层级介电隔离结构位于该至少一个第一漏极侧选择栅极电极46D1与该至少一个第二漏极侧选择栅极电极46D2之间。该多个字线46W在第一存储块与第二存储块之间连续延伸。
存储平面400还包括第一源极条129M和第二源极条129N，其中第一源极条和第二源极条中的每一者与第一源极侧选择栅极电极46S1和第二源极侧选择栅极电极46S2中的相应一者具有面积重叠。存储平面400缺少沟槽，该沟槽将第一存储块和第二存储块的字线46W分离。第一竖直NAND串(58M)和第二竖直NAND串(58N)中的每一者包括相应存储器膜50、相应漏极区63以及相应竖直半导体沟道63，该相应竖直半导体沟道具有与相应第一源极条(129M)或第二源极条(129N)接触的源极侧端部。
在一个实施方案中，在每个存储块中可以存在沿字线方向hd1延伸的四行偏移竖直NAND串58。然而，在每个存储块中可能存在一行、两行、三行或多于四行竖直NAND串58。
参见图15，可通过省略形成源极选择层级介电隔离结构22并通过省略形成漏极选择层级介电隔离结构72而从图1A至图1D的第一示例性结构得到根据本公开的第二实施方案的第二示例性结构。在这种情况下，间隔物材料层42和绝缘层32中的每个间隔物材料层和绝缘层可以形成为未图案化的连续材料层。
参见图16，可执行图2A至图2C以及图3A至图3D的处理步骤以形成阶梯式表面、至少一个反向阶梯式介电材料部分65(未示出)、存储器开口49和边界开口(未示出)。
参见图17，可以执行图4A至图4H的处理步骤以形成至少一个穿孔介电壁结构16(未示出)。随后，在间隔物材料层42未形成为导电层的情况下，可以执行图5的处理步骤以形成导电层46代替间隔物材料层42。在间隔物材料层42形成为导电层的情况下，不需要用导电层46替换间隔物材料层42。
导电层46包括第一子集、第二子集和第三子集。导电层46的第一子集可在源极选择层级提供，并且包括源极选择层级导电层46S。导电层46的第二子集可在字线层级提供，并且包括字线层级导电层46W，该字线层级导电层充当随后形成的三维存储器阵列的字线。导电层46的第三子集可在漏极选择层级提供，并且包括漏极选择层级导电层46D。绝缘层32包括源极选择层级绝缘层32S、字线层级绝缘层32W和漏极选择层级绝缘层32D。
参见图18A和图18B，可执行图6A和图6B的处理步骤，以在每个存储器开口49内形成存储器开口填充结构58。在本实施方案中，可以省略虚拟存储器开口填充结构58D。随后，可通过漏级选择层级导电层46D和漏极选择层级绝缘层32D形成沿第一水平方向hd1横向延伸并沿第二水平方向hd2横向间隔开的漏极选择层级线沟槽。沿第二水平方向hd2的每个漏极选择层级线沟槽的宽度可以与随后形成的存储器开口的横向尺寸(诸如直径)具有相同的数量。沿第二水平方向hd2的漏极选择层级线沟槽的相邻对之间的间距可以在随后形成的每个存储器开口的横向尺寸的2倍至随后形成的每个存储器开口的横向尺寸的16倍的范围内。
漏极选择层级线沟槽可以部分地切割存储器开口填充结构58的第一子集，如图18B所示。因此，存储器开口填充结构58的第一子集58A在漏极选择层级导电层46D的竖直层级处具有圆形的一部分的水平剖面形状，并且在字线层级导电层46W的竖直层级处具有完整圆形(即，圆柱形)的一部分的水平剖面形状。相反，存储器开口填充结构58的第二子集58B不被漏极选择层级线沟槽切割，其在漏极选择层级导电层46D和字线层级导电层46W的竖直层级处具有完整圆形(即，圆柱形)的水平剖面形状。随后可以用介电填充材料(诸如，氧化硅)填充漏极选择层级线沟槽，以形成漏极选择层级介电隔离结构72。
参见图19，可执行图7的处理步骤以形成接触层级介电层80和漏极接触通孔结构88。
参见图20，可执行图8的处理步骤以在漏极接触通孔结构88的相应列上形成沿第二水平方向hd2横向延伸的位线98。可形成存储器侧金属互连结构192，该存储器侧金属互连结构嵌入存储器侧介电材料层190中。存储器侧金属互连结构192可包括各种金属线和各种金属通孔结构。存储器侧介电材料层190可包括各种线层级介电材料层和各种通孔层级介电材料层。在一个实施方案中，漏极区63中的每个漏极区可以通过相应漏极接触通孔结构88电连接到位线中的相应位线。随后，可随后形成存储器侧接合衬垫198，其可嵌入在存储器侧介电材料层190中，或可位于其上。存储器侧接合衬垫198可以是金属接合衬垫，诸如铜衬垫，并且可以电连接到存储器侧金属互连结构192中的相应存储器侧金属互连结构。提供了存储器裸片900。
可提供如图9所示的逻辑裸片700，并且可以与存储器裸片900接合以形成包括存储器裸片900和逻辑裸片700的接合组件。
参见图21，可执行图11的处理步骤以移除牺牲衬底8并物理地暴露竖直半导体沟道60的源极侧端表面。
参见图22，可执行图12的处理步骤以在竖直半导体沟道60的物理暴露的源极侧端表面上形成源极层(109L，119L)。因此，在逻辑裸片700与存储器裸片900接合之后，可将牺牲衬底8替换为源极层(109L，119L)。在一个实施方案中，源极层(109L，119L)可包括半导体源极层109L和金属源极层119L的堆叠。在这种情况下，半导体源极层109L可包括具有第二导电类型掺杂的半导体材料。半导体源极层109L的厚度可在50nm至1,000nm的范围内，诸如在100nm至500nm的范围内，但是也可以采用更小和更大的厚度。金属源极层119L包括以下中的一者或多者和/或基本上由其组成：导电金属氮化物材料、导电金属碳化物材料、元素金属和金属间合金。金属源极层119L的厚度可在30nm至500nm的范围内，诸如在60nm至250nm的范围内，但是也可以采用更小和更大的厚度。
参见图23A和图23B，光致抗蚀剂层(未示出)可施加在源极层(109L，119L)上，并且可进行光刻图案化以在覆盖源极选择层级介电隔离结构22的区域内形成线沟槽。可执行各向异性蚀刻工艺，以将光致抗蚀剂层中线沟槽的图案转移穿过源极层(109L，119L)、源极选择层级导电层46S和源极选择层级绝缘层32S。源极层(109L，119L)可划分为沿第一水平方向hd1横向延伸并沿第二水平方向hd2横向间隔开的源极条(109，119)。每个源极选择层级导电层46S划分为多个部分，本文中将其称为源极选择层级导电条46S。每个源极选择层级绝缘层32S划分为多个部分，本文中将其称为源极选择层级绝缘条32S。
源极条(109，119)可形成于源极选择层级导电条46S的一侧上，并且可覆盖源极选择层级导电条46S中的相应源极选择层级导电条或位于其下(如果第一示例性结构颠倒)，源极条(109，119)中的每个源极条可与源极选择层级导电条46S中的相应源极选择层级导电条具有面积重叠，并且与源极选择层级导电条46S中的任何其他源极选择层级导电条没有任何面积重叠。在一个实施方案中，每个源极条(109，119)可包括作为半导体源极层109L的图案化部分的半导体源极条109和作为金属源极层119L的图案化部分的金属源极条119的竖直堆叠。
在一个实施方案中，在将源极层(109L，119L)划分成源极条(109，119)之后可通过继续蚀刻将源极选择层级导电层46S划分为源极选择层级导电条46S。可以例如通过灰化来移除光致抗蚀剂层。
蚀刻形成源极选择层级线沟槽，该源极选择层级线沟槽分离相邻的源极选择层级导电条46S。源极选择层级线沟槽可部分地切割存储器开口填充结构58的第一子集58A，如图23B所示。因此，存储器开口填充结构58的第一子集58A在源极选择层级导电层46S的竖直层级处具有圆形的一部分的水平剖面形状，并且在字线层级导电层46W的竖直层级处具有完整圆形(即，圆柱形)的一部分的水平剖面形状。相反，存储器开口填充结构58的第二子集58B不被源极选择层级线沟槽切割，其在源极选择层级导电层46S和字线层级导电层46W的竖直层级处具有完整圆形(即，圆柱形)的水平剖面形状。
随后可以用介电填充材料(诸如，氧化硅)填充源极选择层级线沟槽，以形成源极选择层级介电隔离结构22。具体地，介电填充材料如氧化硅可沉积到位于源极选择层级导电条46S的相邻对之间和源极条(109，119)的相邻对之间的沟槽中。可从包括源极条(109，119)的物理暴露平坦表面的水平平面上移除介电填充材料的多余部分。介电填充材料的剩余部分包括源极选择层级介电隔离结构22。一般来讲，源极选择层级介电隔离结构22可通过在将导电层46(其包括源极选择层级导电层)的子集划分为源极选择层级导电条46S期间在源极条(109，119)之间形成的沟槽内沉积介电填充材料而形成。
在一个实施方案中，源极选择层级介电隔离结构22可具有水平平面内的平坦表面，该水平平面包括源极条(109，119)的物理暴露水平表面。在一个实施方案中，源极选择层级绝缘条32S沿第一水平方向hd1横向延伸并由源极选择层级介电隔离结构22沿第二水平方向hd2横向间隔开。
在一个实施方案中，源极条(109，119)的侧壁与源极选择层级介电隔离结构22的侧壁接触，并且源极选择层级介电隔离结构22的每个侧壁从位于水平平面(该水平平面包括源极条(109，119)的水平表面)内的相应平坦表面沿竖直方向笔直延伸到字线层级导电层46W和绝缘层(诸如字线层级绝缘层32W)的交替堆叠内的绝缘层(诸如字线层级绝缘层32W)中的一个绝缘层的表面。
在本公开的实施方案中，可以省略沿字线方向hd1延伸并分离相邻存储块的连续沟槽。这通过省略用于形成沟槽的高纵横比RIE步骤来降低工艺成本。此外，通过在通常由沟槽占用的区域中形成NAND串，可以减小芯片尺寸并增加有源器件密度。此外，还可以避免由沟槽中的金属局部互连以及图案塌陷到沟槽中引起的衬底翘曲。最后，可以通过在同一存储平面中使字线延伸穿过多个存储块而不是在由沟槽分隔的每个存储块中使用单独的字线来减少字线开关晶体管的面积和数量。
尽管前面提及特定实施方案，但是应该理解本公开不限于此。本领域的普通技术人员将会想到，可对所公开的实施方案进行各种修改，并且此类修改旨在落在本公开的范围内。在不是彼此的另选方案的所有实施方案中假定相容性。在本公开中示出采用特定结构和/或构型的实施方案，应当理解，本公开可以以功能上等同的任何其他兼容结构和/或构型来实践，前提条件是此类取代不被明确地禁止或以其他方式被本领域的普通技术人员认为是不可能的。本文引用的所有出版物、专利申请和专利均以引用方式全文并入本文。

Claims (20)

1.一种包括存储器裸片的半导体结构，其中所述存储器裸片包括：
源极选择层级导电条，所述源极选择层级导电条沿第一水平方向横向延伸并通过源极选择层级介电隔离结构沿第二水平方向横向间隔开；
漏极选择层级导电条，所述漏极选择层级导电条沿所述第一水平方向横向延伸并通过漏极选择层级介电隔离结构沿所述第二水平方向横向间隔开；
字线层级导电层和绝缘层的交替堆叠，所述交替堆叠位于所述源极选择层级导电条与所述漏极选择层级导电条之间；
源极条，其中所述源极条中的每个源极条与所述源极选择层级导电条中的相应源极选择层级导电条具有面积重叠，并且所述源极选择层级导电条位于所述源极条与所述交替堆叠之间；和
存储器开口填充结构，所述存储器开口填充结构竖直地延伸穿过所述交替堆叠、所述源极选择层级导电条和所述漏极选择层级导电条，其中所述存储器开口填充结构中的每个存储器开口填充结构包括相应存储器膜、相应漏极区和相应竖直半导体沟道，所述相应竖直半导体沟道具有与相应源极条接触的源极侧端部。
2.根据权利要求1所述的半导体结构，所述半导体结构还包括接合到所述存储器裸片的逻辑裸片，其中：
所述逻辑裸片包括被配置为控制存储器堆叠结构内的存储器元件的操作的外围电路；
所述存储器裸片还包括存储器侧接合衬垫；并且
所述逻辑裸片还包括接合到所述存储器侧接合衬垫中的相应存储器侧接合衬垫的逻辑侧接合衬垫。
3.根据权利要求2所述的半导体结构，其中：
所述存储器裸片还包括嵌入存储器侧介电材料层中的存储器侧金属互连结构；
所述漏极区中的每个漏极区电连接到所述存储器侧金属互连结构中的相应存储器侧金属互连结构；
所述存储器侧接合衬垫嵌入所述存储器侧介电材料层中或位于所述存储器侧介电材料层上；
所述逻辑裸片还包括嵌入逻辑侧介电材料层中并电连接到所述外围电路的逻辑侧金属互连结构；并且
所述逻辑侧接合衬垫嵌入所述逻辑侧介电材料层中或位于所述逻辑侧介电材料层上。
4.根据权利要求1所述的半导体结构，所述半导体结构还包括沿所述第一水平方向横向延伸并沿所述第二水平方向间隔开的一对穿孔介电壁结构，其中所述穿孔介电壁结构中的每个穿孔介电壁结构在所述绝缘层的每个层级处包括一行开口，并在所述字线层级导电层的每个层级处沿所述第一水平方向连续延伸，并且其中，位于所述字线层级导电层的相应层级处的所述穿孔介电壁结构的每个部分包括一对横向起伏的侧壁，所述一对横向起伏的侧壁具有彼此相连的相应一组纵向笔直的且横向凸出的侧壁段。
5.根据权利要求1所述的半导体结构，所述半导体结构还包括源极选择层级绝缘条，所述源极选择层级绝缘条沿所述第一水平方向横向延伸，通过所述源极选择层级介电隔离结构沿所述第二水平方向横向间隔开，并与所述源极选择层级导电条竖直偏移。
6.根据权利要求5所述的半导体结构，其中：
所述源极选择层级绝缘条的第一子集位于所述源极条与所述源极选择层级导电条之间，其中所述源极选择层级绝缘条的所述第一子集的每个源极选择层级绝缘条与所述源极条中的相应源极条接触；
所述源极选择层级导电条位于至少两个层级处，所述至少两个层级具有离水平平面不同的竖直间距，所述水平平面包括所述源极条与所述源极选择层级绝缘条的所述第一子集之间的界面；并且
所述源极选择层级导电条和所述源极选择层级绝缘条沿竖直方向交替。
7.根据权利要求1所述的半导体结构，其中：
所述源极选择层级介电隔离结构具有水平平面内的平坦表面，所述水平平面包括所述源极条的水平表面；
所述源极条的侧壁与所述源极选择层级介电隔离结构的侧壁接触；并且
所述源极选择层级介电隔离结构的每个侧壁沿竖直方向从位于所述水平平面内的相应平坦表面笔直延伸到所述交替堆叠内的所述绝缘层中的一个绝缘层的表面，所述水平平面包括所述源极条的水平表面。
8.根据权利要求1所述的半导体结构，其中：
所述竖直半导体沟道包括具有第一导电类型的掺杂的第一半导体材料；并且
所述源极条中的每个源极条包括相应掺杂半导体条和金属条，所述相应掺杂半导体条包括具有与所述第一导电类型相反的第二导电类型的掺杂的第二半导体材料。
9.根据权利要求1所述的半导体结构，所述半导体结构还包括虚拟存储器堆叠结构，所述虚拟存储器堆叠结构竖直地延伸穿过所述交替堆叠并与所述源极选择层级介电隔离结构中的相应源极选择层级介电隔离结构接触，其中所述虚拟存储器堆叠结构中的每个虚拟存储器堆叠结构包括虚拟竖直半导体沟道，所述虚拟竖直半导体沟道具有与所述竖直半导体沟道相同的材料组成并与所述源极条中的每个源极条电隔离。
10.根据权利要求1所述的半导体结构，其中所述源极条中的每个源极条与除所述源极选择层级导电条中的所述相应源极选择层级导电条之外的任何其他源极选择层级导电条没有任何面积重叠。
11.根据权利要求1所述的半导体结构，其中：
所述存储器裸片包括存储平面，所述存储平面包括相邻的第一存储块和第二存储块；
所述相邻的第一存储块和第二存储块由所述相应源极选择层级介电隔离结构中的第一源极选择层级介电隔离结构和所述漏极选择层级介电隔离结构区域中的第一漏极选择层级介电隔离结构区域分离，所述第一漏极选择层级介电隔离结构区域与所述源极选择层级导电条中的所述第一源极选择层级导电条重叠；并且
字线层级导电层在所述相邻的第一存储块和第二存储块之间连续延伸。
12.根据权利要求11所述的半导体结构，其中所述存储器裸片缺少沟槽，所述沟槽在所述相邻的第一存储块和第二存储块之间沿所述第一水平方向延伸并将所述相邻存储块的字线层级导电层分离。
13.一种三维存储器器件，所述三维存储器器件包括：
存储平面，所述存储平面包括第一存储块和与所述第一存储块相邻的第二存储块，其中：
所述第一存储块包括：至少一个第一源极侧选择栅极电极；
至少一个第一漏极侧选择栅极电极；位于所述至少一个第一源极侧选择栅极电极与所述至少一个第一漏极侧选择栅极电极之间的多个字线；以及多个第一竖直NAND串，所述多个第一竖直NAND串延伸穿过所述至少一个第一源极侧选择栅极电极、所述多个字线以及所述至少一个第一漏极侧选择栅极电极；并且
所述第二存储块包括：至少一个第二源极侧选择栅极电极；
至少一个第二漏极侧选择栅极电极；位于所述至少一个第二源极侧选择栅极电极与所述至少一个第二漏极侧选择栅极电极之间的所述多个字线；以及多个第二竖直NAND串，所述多个第二竖直NAND串延伸穿过所述至少一个第二源极侧选择栅极电极、所述多个字线以及所述至少一个第二漏极侧选择栅极电极；
源极选择层级介电隔离结构，所述源极选择层级介电隔离结构位于所述至少一个第一源极侧选择栅极电极与所述至少一个第二源极侧选择栅极电极之间；和
漏极选择层级介电隔离结构，所述漏极选择层级介电隔离结构位于所述至少一个第一漏极侧选择栅极电极与所述至少一个第二漏极侧选择栅极电极之间，其中所述多个字线在所述第一存储块与所述第二存储块之间连续延伸。
14.根据权利要求13所述的三维存储器器件，所述三维存储器器件还包括第一源极条和第二源极条，其中所述第一源极条和所述第二源极条中的每一者与所述第一源极侧选择栅极电极和所述第二源极侧选择栅极电极中的相应一者具有面积重叠。
15.根据权利要求14所述的三维存储器器件，其中：
所述存储平面缺少沟槽，所述沟槽将所述第一存储块和所述第二存储块的所述字线分离；并且
所述第一竖直NAND串和所述第二竖直NAND串中的每一者包括相应存储器膜、相应漏极区以及相应竖直半导体沟道，所述相应竖直半导体沟道具有与相应第一源极条或第二源极条接触的源极侧端部。
16.一种形成半导体结构的方法，包括：
在牺牲衬底上形成包括绝缘层和间隔物材料层的单元层堆叠的竖直重复体，其中所述间隔物材料层形成为导电层或者随后用导电层替换；
形成通过所述竖直重复体的开口，其中所述开口包括存储器开口和边界开口；
通过使所述间隔物材料层的侧壁围绕所述边界开口横向凹陷来相对于所述绝缘层选择性地形成穿孔沟槽，其中，一行边界开口在所述间隔物材料层的各层级处合并以形成所述穿孔沟槽；
在所述穿孔沟槽内形成穿孔介电壁结构；
在所述存储器开口中形成存储器开口填充结构，其中所述存储器开口填充结构中的每个存储器开口填充结构包括存储器膜和竖直半导体沟道；
用源极层替换所述牺牲衬底；
将所述源极层划分为源极条，所述源极条沿第一水平方向横向延伸并沿与所述第一水平方向垂直的第二水平方向横向间隔开；以及
在形成所述存储器开口之前或在将所述源极层划分为所述源极条之后，将所述间隔物材料层的子集划分为源极选择层级间隔物材料条。
17.根据权利要求16所述的方法，所述方法还包括通过在将所述间隔物材料层的所述子集划分为所述源极选择层级间隔物材料条的步骤期间在形成于所述源极条之间的沟槽内沉积介电材料来形成源极选择层级介电隔离结构。
18.根据权利要求16所述的方法，其中：
所述穿孔沟槽包括横向延伸的腔体，所述横向延伸的腔体沿所述第一水平方向横向延伸并由一对横向起伏的侧壁横向限定，所述一对横向起伏的侧壁具有纵向笔直的且横向凸出的侧壁段，所述侧壁段在所述间隔物材料层的每个层级处彼此相连；并且
所述穿孔沟槽包括在所述绝缘层的每个层级处的一行圆柱形腔体段。
19.根据权利要求16所述的方法，所述方法还包括：
形成嵌入所述存储器开口填充结构上的存储器侧介电材料层中的存储器侧金属互连结构，以形成存储器裸片，其中所述存储器裸片包括位于所述存储器侧介电材料层中或所述存储器侧介电材料层上的存储器侧接合衬垫；
提供逻辑裸片，所述逻辑裸片包括外围电路，所述外围电路被配置为操作所述存储器开口填充结构内的存储器元件以及嵌入逻辑侧介电材料层中的逻辑侧金属互连结构，其中所述逻辑裸片包括位于逻辑侧介电材料层中或所述逻辑侧介电材料层上的逻辑侧接合衬垫；以及
将所述逻辑裸片接合到所述存储器裸片，使得所述逻辑侧接合衬垫接合到所述存储器侧接合衬垫中的相应存储器侧接合衬垫，
其中，在所述逻辑裸片与所述存储器裸片接合后，将所述牺牲衬底替换为所述源极层。
20.根据权利要求16所述的方法，其中：
所述间隔物材料层包括半导体材料；并且
通过所述存储器开口将至少一种金属元素引入所述间隔物材料层并通过执行热退火工艺诱导金属半导体合金的形成，以此将所述半导体材料金属化成所述金属半导体合金，从而形成所述导电层。
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