CN116885010A - 一种P型DSOI FinFET器件和抗单粒子效应反相器 - Google Patents

一种P型DSOI FinFET器件和抗单粒子效应反相器 Download PDF

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Abstract

本发明公开了一种P型DSOI FinFET器件和抗单粒子效应反相器，该P型DSOI FinFET器件包括衬底层，设置于衬底层上的第二埋氧层，设置于第二埋氧层上的绝缘体上硅，设置于绝缘体上硅上的第一埋氧层，设置于第一埋氧层上表面的两端的源极和漏极，设置于第一埋氧层的上表面且位于源极和漏极之间的栅极，分别垂直且间隔设置于第一埋氧层上的数条鳍，且数条鳍贯穿源极、栅极和漏极，设置于鳍和栅极之间的栅氧化层，本发明的P型DSOI FinFET器件可以有效控制第一埋氧层的内部电场，具有较好抗单粒子效应的能力。

Description

一种P型DSOI FinFET器件和抗单粒子效应反相器
技术领域
本发明属于半导体器件与集成电路技术领域，涉及一种P型DSOI FinFET器件和抗单粒子效应反相器。
背景技术
随着电子设备在航空航天领域的广泛应用，空间辐照环境对电子器件的影响受到了越来越多的关注。特别是高能粒子，如质子、中子、α粒子或重离子等与微电子器件的敏感区域相互作用而引发的单粒子效应（Single event effects，SEEs），对电子元件造成的影响越来越显著，逐渐成为了现代纳米级CMOS集成电路的主要失效模式。
单粒子效应的类型有很多种，在逻辑电路与存储电路中最为常见的是单粒子瞬态与单粒子翻转。当单个高能粒子(如重离子、中子和质子)进入电路中的敏感晶体管时，会引起一个瞬时的电压脉冲，这些电压脉冲会通过电路传播并最终被存储元件捕获，发生软错误。软错误表示存储单元中逻辑状态的改变，可能导致计算错误和数据损坏，直接威胁航天器的安全运行，因此抗单粒子效应器件与电路受到了广泛关注。
目前，抗单粒子效应的反相器设计多采用电路结构优化的方式进行，如专利CN107196636A公开了一种抑制单粒子瞬态效应的反相器，该反相器利用驱动等效的原理优化了电路结构，减弱了单粒子效应对反相器的干扰。但反向器电路层面的加固多采用冗余设计和容错设计来实现，但这会引入更多的晶体管，专利CN107196636A就使用了4个MOS管。这种方法会增加面积、延时和功耗，在使用时要根据实际情况进行权衡。
发明内容
本发明的目的是提供一种P型DSOI FinFET器件和抗单粒子效应反相器。本发明所采用的技术方案是：
一种P型DSOI FinFET器件，包括：
衬底层；
第二埋氧层，所述第二埋氧层设置于所述衬底层上；
绝缘体上硅，所述绝缘体上硅设置于所述第二埋氧层上；
第一埋氧层，所述第一埋氧层设置于所述绝缘体上硅上；
源极、漏极和栅极，所述源极和所述漏极分别设置于所述第一埋氧层上表面的两端，所述栅极设置于所述第一埋氧层的上表面且位于所述源极和所述漏极之间；
鳍，所述鳍有数条，分别垂直且间隔设置于所述第一埋氧层上，且数条所述鳍贯穿所述源极、所述栅极和所述漏极；
栅氧化层，所述栅氧化层设置于所述鳍和所述栅极之间，所述栅氧化层的外侧与所述栅极接触，所述栅氧化层的内侧与所述鳍接触。
在本发明的一个实施例中，所述栅极环绕所述栅氧化层的左面、右面和上面，所述栅氧化层环绕所述鳍的左面、右面和上面。
在本发明的一个实施例中，所述衬底层、所述绝缘体上硅和所述鳍的材料均为Si。
在本发明的一个实施例中，所述第一埋氧层和所述第二埋氧层的材料为HfO2。
在本发明的一个实施例中，所述栅极、所述漏极和所述源极的材料为Al、Ni、Ti、铬镍合金中的任意一种。
在本发明的一个实施例中，所述栅氧化层的材料为HfO2或SiO2。
一种抗单粒子效应反相器，包括：所述P型DSOI FinFET器件和N型FinFET器件；
所述P型DSOI FinFET器件的栅极和所述N型FinFET器件的栅极相连，连接处作为抗单粒子效应反相器的信号输入端；
所述P型DSOI FinFET器件的漏极和所述N型FinFET器件的漏极相连，连接处作为抗单粒子效应反相器信号输出端；
所述P型DSOI FinFET器件的源极连接电源VDD，所述P型DSOI FinFET器件的绝缘体上硅连接背栅偏置电压VBG；
所述N型FinFET器件的源极接地GND。
在本发明的一个实施例中，所述P型DSOI FinFET器件设置两个鳍，所述N型FinFET器件设置一个鳍。
本发明的有益效果：
1.本发明的P型DSOI FinFET器件，具有双埋氧层结构，且具有两个硅层，分别为器件的顶层Si(鳍)和中层Si(绝缘体上硅)，第一埋氧层和第二埋氧层之间的绝缘体上硅作为一个独立的栅电极，可以有效控制第一埋氧层的内部电场，具有较好抗单粒子效应的能力；
2.本发明的抗单粒子效应反相器包含P型DSOI FinFET器件，既增加了反相器抗单粒子效应的性能，又没有引入多余的晶体管，从而解决电路加固层面冗余晶体管的问题，同时提升了反相器单元电路在空间环境中抗单粒子辐照的性能，具有强大的应用潜力，是一种高稳定性、高性能的、抗单粒子效应的电路结构。
附图说明
图1为本发明实施例提供的P型DSOI FinFET器件的三维结构示意图；
图2为本发明实施例提供的P型DSOI FinFET器件的结构示意图；
图3为本发明实施例提供的基于P型DSOI FinFET器件的抗单粒子效应反相器的结构示意图；
图4为本发明实施例提供的抗单粒子效应未加固反相器的粒子入射示意图；
图5为本发明实施例提供的抗单粒子效应加固反相器的粒子入射示意图；
图6为本发明实施例提供的抗单粒子效应未加固反相器与抗单粒子效应加固反相器的抗单粒子效果对比图。
附图标记说明：
1-衬底层；2-第二埋氧层；3-绝缘体上硅；4-第一埋氧层；5-鳍；6-源极；7-漏极；8-栅极；9-栅氧化层。
具体实施方式
下面结合附图和具体实施方式对本发明进行详细说明。
实施例1：
本发明的实施例提供了一种P型双埋氧层绝缘体上硅鳍式场效应晶体管，即P型DSOI FinFET（Double silicon-on-insulator Fin Field-Effect Transistor）器件，参照附图1和附图2，附图1为P型DSOI FinFET器件的三维结构示意图，附图2为P型DSOI FinFET器件的结构示意图，本实施例的P型DSOI FinFET器件为一种三维MOS器件。
本发明实施例的P型DSOI FinFET器件包括：
衬底层1；
第二埋氧层2，第二埋氧层2设置于衬底层1上；
绝缘体上硅3，绝缘体上硅3设置于第二埋氧层2上；
第一埋氧层4，第一埋氧层4设置于绝缘体上硅3上；
源极6、漏极7和栅极8，源极6和漏极7分别设置于第一埋氧层4上表面的两端，栅极8设置于第一埋氧层4的上表面且位于源极6和漏极7之间；
鳍5，鳍5有数条，分别垂直且间隔设置于第一埋氧层4上，且数条鳍5贯穿源极6、栅极8和漏极7；
栅氧化层9，栅氧化层9设置于鳍5和栅极8之间，栅氧化层9的外侧与栅极8接触，栅氧化层9的内侧与鳍5接触。
在本发明的实施例中，栅氧化层9三面环绕导电沟道，且栅极8三面环绕栅氧化层9，三面环绕指的是左、右、上三面，即不与第一埋氧层4接触的三面。即栅氧化层9环绕鳍5的导电沟道的左面、右面和上面，栅极8环绕栅氧化层9的左面、右面和上面。 鳍5包括源区、漏区和导电沟道，导电沟道设置于源区、漏区之间，在晶体管导通时起导电作用。
在本发明的实施例中，鳍5设置有数条，分别垂直且间隔设置于第一埋氧层4上。附图1中，鳍5有两条，但鳍5不是必须有两个，鳍5越多，P型FinFET器件的输出电流越大。
在本发明的实施例中，衬底层1、绝缘体上硅3和鳍5的材料均为Si。从而使本实施例的P型DSOI FinFET器件具有两个硅层，分别为器件的顶层Si(鳍)和中层Si(绝缘体上硅)，第一埋氧层和第二埋氧层之间的绝缘体上硅作为一个独立的栅电极，可以有效控制第一埋氧层的内部电场，具有较好抗单粒子效应的能力。
本实施例的P型DSOI FinFET器件具有双埋氧层结构，第一埋氧层4和第二埋氧层2的材料为HfO2。栅极8、漏极7和源极6的材料为Al、Ni、Ti、铬镍合金中的任意一种。栅氧化层9的材料为HfO2或SiO2。本实施例P型DSOI FinFET的各部分厚度大概都在100nm，本发明的P型DSOI FinFET器件对各部分厚度没有具体要求，均具有较好抗单粒子效应的能力。
需要注意的是，栅极、源极和漏极的材料和掺杂配置是本领域技术人员所熟知的，在此不作赘述。
实施例2：
本发明的实施例提供了一种抗单粒子效应反相器，参照附图3，该抗单粒子效应反相器包括：P型DSOI FinFET器件和N型FinFET器件，将P型DSOI FinFET器件连接到抗单粒子效应反相器的电路中，既增加了反相器抗单粒子效应的性能，又没有引入多余的晶体管，从而解决电路加固层面冗余晶体管的问题。
附图3中，DSOI FinFET为P型结构、FinFET为N型结构。N型FinFET器件用的是常规FinFET结构，是本领域技术人员所熟知的，在此不作赘述。
本发明实施例的抗单粒子效应反相器，包括：本发明实施例1的P型DSOI FinFET器件和N型FinFET器件。P型DSOI FinFET器件的栅极和N型FinFET器件的栅极相连，连接处作为抗单粒子效应反相器的信号输入端；P型DSOI FinFET器件的漏极和N型FinFET器件的漏极相连，连接处作为抗单粒子效应反相器信号输出端；P型DSOI FinFET器件的源极连接电源VDD，P型DSOI FinFET器件的绝缘体上硅连接背栅偏置电压VBG；N型FinFET器件的源极接地GND。本实施例的抗单粒子效应反相器结构简单，没有引入冗余的晶体管，有助于提升电路速度，减小电路面积。
在本发明的实施例中，将P型DSOI FinFET设置为2个鳍，将N型FinFET设置为1个鳍。因为P型晶体管中是空穴导电，而N型晶体管中是电子导电，硅中空穴迁移率为电子迁移率的1/3 ~ 1/2，所以增加P型晶体管的鳍数，使得P管和N管的输出电流大小一致。
反相器NMOS中存在反向偏置的漏体PN结，当反相器输入为0时，输出为1，NMOS漏体PN结处的电场具有很大的电场强度，同时由于电子的迁移率大于空穴迁移率，因此当反相器输入为0，输出为1时，高能粒子入射NMOS晶体管时，是反相器的最敏感状态。
当高能粒子轰击反相器NMOS时，电离产生的电子空穴会在电场和载流子浓度差异下发生运动，电子被NMOS漏极收集从而拉低反相器输出端口电势，PMOS一直处于导通状态，PMOS开始对反相器输出端充电，使其恢复初始状态。通过反向偏置增大PMOS工作电流减小恢复时间，可以有效减弱单粒子瞬态脉冲对电路的影响。
附图4为一种抗单粒子效应未加固反相器的粒子入射示意图，，/>，入射粒子能量LET值为/>，特征半径为0.05 um，从漏极垂直入射。
附图5为一种抗单粒子效应加固反相器的粒子入射示意图，，/>，，入射粒子能量LET值为/>，特征半径为0.05 um，从漏极垂直入射。
附图6为抗单粒子效应未加固结构与抗单粒子效应加固结构的抗单粒子效果对比图。从附图6可以看出，在相同的单粒子入射条件下，本实施例中的抗单粒子效应反相器的电压变化更小，恢复时间更短，在单粒子辐照条件下具有更好的性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在未脱离本发明技术方案的内容，均应包含在本发明的保护范围之内。

Claims (8)

1.一种P型DSOI FinFET器件，其特征在于，包括：
衬底层；
第二埋氧层，所述第二埋氧层设置于所述衬底层上；
绝缘体上硅，所述绝缘体上硅设置于所述第二埋氧层上；
第一埋氧层，所述第一埋氧层设置于所述绝缘体上硅上；
源极、漏极和栅极，所述源极和所述漏极分别设置于所述第一埋氧层上表面的两端，所述栅极设置于所述第一埋氧层的上表面且位于所述源极和所述漏极之间；
鳍，所述鳍有数条，分别垂直且间隔设置于所述第一埋氧层上，且数条所述鳍贯穿所述源极、所述栅极和所述漏极；
栅氧化层，所述栅氧化层设置于所述鳍和所述栅极之间，所述栅氧化层的外侧与所述栅极接触，所述栅氧化层的内侧与所述鳍接触。
2.根据权利要求1所述的P型DSOI FinFET器件，其特征在于，所述栅极环绕所述栅氧化层的左面、右面和上面，所述栅氧化层环绕所述鳍的导电沟道的左面、右面和上面。
3.根据权利要求1所述的P型DSOI FinFET器件，其特征在于，所述衬底层、所述绝缘体上硅和所述鳍的材料均为Si。
4.根据权利要求1所述的P型DSOI FinFET器件，其特征在于，所述第一埋氧层和所述第二埋氧层的材料为HfO2。
5.根据权利要求1所述的P型DSOI FinFET器件，其特征在于，所述栅极、所述漏极和所述源极的材料为Al、Ni、Ti、铬镍合金中的任意一种。
6.根据权利要求1所述的P型DSOI FinFET器件，其特征在于，所述栅氧化层的材料为HfO2或SiO2。
7.一种抗单粒子效应反相器，其特征在于，包括：权利要求1-6任一项所述P型DSOIFinFET器件和N型FinFET器件；
所述P型DSOI FinFET器件的栅极和所述N型FinFET器件的栅极相连，连接处作为抗单粒子效应反相器的信号输入端；
所述P型DSOI FinFET器件的漏极和所述N型FinFET器件的漏极相连，连接处作为抗单粒子效应反相器信号输出端；
所述P型DSOI FinFET器件的源极连接电源VDD，所述P型DSOI FinFET器件的绝缘体上硅连接背栅偏置电压VBG；
所述N型FinFET器件的源极接地GND。
8.根据权利要求7所述的抗单粒子效应反相器，其特征在于，所述P型DSOI FinFET器件设置两个鳍，所述N型FinFET器件设置一个鳍。
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Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070218628A1 (en) * 2006-03-15 2007-09-20 Freescale Semiconductor, Inc. Electronic device including a semiconductor fin and a process for forming the electronic device
CN102576730A (zh) * 2009-09-02 2012-07-11 高通股份有限公司 鳍型装置系统和方法
CN103219384A (zh) * 2013-04-03 2013-07-24 北京大学 一种抗单粒子辐射的多栅器件及其制备方法
US9356163B1 (en) * 2015-06-16 2016-05-31 International Business Machines Corporation Structure and method of integrating waveguides, photodetectors and logic devices
CN114814507A (zh) * 2021-01-27 2022-07-29 中国科学院微电子研究所 一种寄生双极晶体管放大系数的测量方法及装置
WO2022237231A1 (zh) * 2021-05-10 2022-11-17 无锡华润上华科技有限公司 双绝缘体上硅器件及其制造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070218628A1 (en) * 2006-03-15 2007-09-20 Freescale Semiconductor, Inc. Electronic device including a semiconductor fin and a process for forming the electronic device
CN102576730A (zh) * 2009-09-02 2012-07-11 高通股份有限公司 鳍型装置系统和方法
CN103219384A (zh) * 2013-04-03 2013-07-24 北京大学 一种抗单粒子辐射的多栅器件及其制备方法
US9356163B1 (en) * 2015-06-16 2016-05-31 International Business Machines Corporation Structure and method of integrating waveguides, photodetectors and logic devices
CN114814507A (zh) * 2021-01-27 2022-07-29 中国科学院微电子研究所 一种寄生双极晶体管放大系数的测量方法及装置
WO2022237231A1 (zh) * 2021-05-10 2022-11-17 无锡华润上华科技有限公司 双绝缘体上硅器件及其制造方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
YUCHONG WANG ET AL, 《2023 IEEE INTERNATIONAL RELIABILITY PHYSICS SYMPOSIUM》, pages 1 - 6 *

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