TW201535726A - 用於穿隧場效電晶體（ｔｆｅｔ）的異質袋 - Google Patents

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Abstract

本文所描述之揭示的實施例包含穿隧場效電晶體(TFET)，其具有汲極區，導電類型與汲極區相反的源極區，配置於源極區與汲極區之間的通道區，配置於通道區上方的閘極，以及配置於源極區與通道區之接面附近的異質袋。該異質袋包含與通道區不同的半導體材料，且包含低於通道區中之能帶隙的穿隧能障，並在通道區中形成量子井，以在施加於該閘極之電壓高於臨界電壓時增加通過穿隧場效電晶體的電流。

Description

用於穿隧場效電晶體(TFET)的異質袋
本揭示之實施例係半導體封裝的領域，且特別是用於穿隧場效電晶體(TFET)的異質袋設計。
隨著積體電路(IC)內之電晶體的體積不斷縮小，供應給電晶體之電壓與電晶體的電容也下降。隨著電源電壓的降低，IC中之電晶體的臨界電壓也必須降低。
在習用的金屬氧化物半導體場效電晶體(MOSFET)中的臨界電壓很難降低，這是因為隨著臨界電壓的降低，導通電流與截止電流的比(Ion/Ioff)也下降。導通電流意指當施加於閘極的電壓高於臨界電壓時通過MOSFET的電流，而截止電流意指當施加於閘極的電壓低於臨界電壓時通過MOSFET的電流。
200‧‧‧穿隧場效電晶體
202‧‧‧半導體基板
204‧‧‧源極區
206‧‧‧汲極區
208‧‧‧通道區
210‧‧‧閘極介電質
212‧‧‧閘極導體
250‧‧‧異質袋
500‧‧‧計算系統
510‧‧‧積體電路
511‧‧‧積體電路
512‧‧‧處理器
513‧‧‧處理器
514‧‧‧通信電路
515‧‧‧通信電路
516‧‧‧晶粒上記憶體
517‧‧‧晶粒上記憶體
520‧‧‧系統匯流排
530‧‧‧電壓源
540‧‧‧外部記憶體
542‧‧‧主記憶體
544‧‧‧硬式磁碟機
546‧‧‧抽取式媒體
548‧‧‧嵌入式記憶體
550‧‧‧顯示裝置
560‧‧‧音頻輸出
570‧‧‧輸入裝置
580‧‧‧被動式裝置
以上參考以下圖式描述了所揭示之非限制且非詳盡的實施例，其中，除非另有說明，所有各視圖中之類似的參 考數字代表類似的組件。
圖1的曲線圖說明按照揭示之實施例之電晶體的電壓/汲極電流曲線。
圖2說明具有按照揭示之實施例之異質材料之諧振袋的穿隧場效電晶體。
圖3A的曲線圖說明按照揭示之實施例之穿隧場效電晶體的能帶隙行為。
圖3B的曲線圖說明按照揭示之實施例之各種不同穿隧場效電晶體的電壓/汲極電流曲線。
圖4的曲線圖說明具有按照揭示之實施例之異質袋之各種穿隧場效電晶體的電壓/汲極電流曲線。
圖5說明利用本發明之實施例的計算系統。
【發明內容及實施方式】
本發明的實施例描述用於穿隧場效電晶體(TFET)的異質袋設計。在以下的描述中，為提供對本發明之實施例的徹底瞭解，陳述了諸如封裝架構的諸多細節。熟悉此方面技藝之人士應明瞭，實行本發明之實施例不用這些特定的細節。為避免不必要地模糊了本發明的實施例，在其它例中未詳細描述諸如積體電路設計佈局等習知特徵。此外，須瞭解，各圖中所顯示的各不同實施例係為說明的表示法，並不必然按尺寸繪製。
圖1的曲線圖說明按照本揭示之實施例之電晶體的電壓/汲極電流曲線。在此實施例中，曲線圖100包含閘極 電壓值的x軸與汲極電流值的y軸(對通道寬度正常化)。曲線102代表金屬氧化物半導體場效電晶體(MOSFET)的電壓/電流特性，而曲線104代表TFET的電壓/電流特性。
在習用的MOSFET中的臨界電壓很難降低，這是因為當臨界電壓降低，導通電流與截止電流的比(Ion/Ioff)也隨之下降。如本文所提及，Ion意指當施加於閘極的電壓高於臨界電壓時通過電晶體的電流，而Ioff意指當施加於閘極的電壓低於臨界電壓時通過電晶體的電流。
MOSFET的次臨界斜率(即，電流從Ioff增加至Ion的速率，且定義為SS=1e3/[dlog10(I)/dVg])在室溫下具有60mV/dec的理論極限，意指無法大幅降低供應電壓同時保持高的Ion/Ioff比。任何Ioff的目標值係由電晶體的待機電力需求決定；例如，在給定的低待機電電力下，理論次臨界斜率為零的電晶體可在極低的施加電壓下工作。對於待機電力低的應用(例如，行動計算裝置)，Ioff值是重要參數。
此外，由於工作電力強烈依賴供應電壓，因此，對於在低電力工作的應用而言，電晶體在較低的供應電壓下操作極為有利；不過，由於MOSFET有60mv/dec之次臨界斜率的限制，當這些電晶體在低的供應電壓下操作時Ion極低，這是因為其在接近臨界電壓下操作。在圖1中，曲線102顯示電流上升的較慢，其中，切換到Ion需要大約0.5伏。
相較於MOSFET，TFET可實現較陡峭的導通行為(即，較低的次臨界斜率)及增進Ion/Ioff的比。圖2說明具有按照本揭示之實施例之異質材料之諧振袋部的TFET。
在此實施例中，所顯示的TFET 200係製造在半導體基板202上；該半導體基板可包含任何適合的半導體材料-例如，矽(Si)、鍺(Ge)、矽鍺(SiGe)、鉮化銦(InAs)、矽鍺(Sin)、鍺錫(GeSn)、矽鍺錫(SiGeSn)、或任何其它III-V或II-VI族的複合半導體。
基板202內部可以摻雜、不摻雜，或包含摻雜與未摻雜區兩者。基板202也可包括一或多個(n或p)摻雜區；如果其包括多個摻雜區，則這些區域可以相同，或具有不同的導電性及/或摻雜濃度。這些摻雜區係習知的“井”，且可用來界定各種不同的裝置區域。
在此實施例中，所顯示的TFET 200包括源極區204、汲極區206、位於該源極與汲極區之間的通道區208、以及配置在通道區上方，包含閘極介電質210與閘極導體212的閘極堆疊。TFET 200可包含n通道TFET或p通道TFET(例如，在n通道TFET中，源極區204可包含摻雜以p型摻雜物的半導體材料，汲極區206可包含摻雜有n型摻雜物的半導體材料)。在所有實施例中，汲極區與源極區皆摻雜以相反的載子。例如，對於nTFET，汲極區可以是n摻雜區而源極區可以是p摻雜區，而對於 pTFET，汲極區可以是p摻雜區而源極區可以是n摻雜區。為獲得最佳的效能，通道區208可摻雜、輕度摻雜、或不摻雜。施加高於臨界電壓之閘極電壓於閘極堆疊，將TFET從截止狀態切換到導通狀態。
當電子通過源極/通道接面處的勢障時發生穿隧，而其被施加的閘極電壓調變。當閘極電壓為0時，位於源極/通道接面處的勢障寬，且穿隧被抑制，得到低的Ioff電流。當閘極電壓為高時，勢障變窄，且穿隧電流為高的Ion電流，及高的Ion/Ioff比。此提供較低的次臨界斜率，其允許使用較低的工作電壓。在此實施例中，對於nTFET，電子在源極/通道接面處從價帶穿隧到導電帶，電子在此處很容易遷移到汲極區206。在此實施例中，對於pTFET，電洞在源極/通道接面處從導電帶穿隧到價帶，電洞在此處很容易遷移到汲極區206。對於nTFET(pTFET)，此勢障視源極處之價(導電)帶與通道中之導電(價)帶之間的能量間隔而定。由同質材料所構成之TFET中的此能帶間隔(其為穿隧障壁)係該材料的能帶隙。
因此，在低供應電壓處，相較於MOSFET，TFET能夠有較高的Ion值。現回頭參考圖1，曲線104說明鉮化銦TFET的電壓/電流特性，其顯示相較於曲線102的MOSFET能實現較陡峭的導通行為(即較低的次臨界斜率)。不過，如圖1所示，當電壓高於0.3伏時曲線104改平。現回頭參考圖2，此曲線視源極204與通道208之 間的能帶隙而定。
為進一步提升TFET 200的穿隧電流，在TFET裝置之源極/通道接面處提供異質材料250的諧振袋。袋部250可包含能帶隙與TFET 200之其它部分不同的任何半導體材料，諸如銻化鎵(GaSb)或鉮化銦(InAs)。選擇袋部250的能帶隙以使得異質裝置中的穿隧障壁低於同質裝置。
如以下進一步的詳細討論，袋部250的尺寸經過選擇以進一步提升TFET 200的接面電流(即，提升通道208內的穿隧電流)，以使得電晶體具有低的Ioff及高Ion的值。Ioff係由裝置的能帶隙決定-即，能帶隙愈大，Ioff愈低；不過，能帶隙高也會降低Ion。因此，在此實施例中，TFET 200的本體被組構成具有高的能帶隙，同時，為了低的穿隧障壁，袋部250在源極/通道接面處建立低的能帶隙。
圖3A的曲線圖說明按照所揭示之實施例之TFET的能帶隙行為。在此實施例中，曲線圖300說明具有鉮化銦袋部的TFET如何降低電晶體的有效穿隧障壁，藉以增加驅動電流。在此曲線圖中，x軸代表沿著裝置的距離(奈米)及y軸代表對應的能帶隙能量(eV)。
在截止狀態中，TFET之源極與通道之間係寬的勢障，且因此不發生穿隧。當閘極電壓超過臨界電壓時，TFET之源極與通道之間的勢障變窄，足以允許有效的穿隧電流(即，切換到導通狀態)。
如曲線圖300所示，關於鉮化銦袋部，在位於20奈米處之源極/袋部的能帶隙能量(eV，如y軸所示)降低；在袋部外側，能帶隙與同質TFET中的相同或甚至更大。袋部為載子在遷移的方向中建立了量子井。並非所有能量的載子都能等同地傳送通過此量子井。只能提升(或被諧振)最佳能量的傳送。因此，在TFET中實施異質材料袋而不瞭解諧振位準效應，恐導致不正確的裝置目標(即，袋部材料可能顯現與習用同質接面TFET相同或更差的行為)。在本文所描述的實施例中，可組構TFET電晶體本體之限制與異質材料之袋部的大小，以最佳化諧振狀態之能量位準，以提供增進的TFET電晶體特性。一旦瞭解了劣化背後的物理學，即可使用袋部之諧振與本體限制設計出能提供更佳電晶體特性的裝置。
圖3B的曲線圖說明按照本揭示之實施例之各種不同TFET的電壓/汲極電流曲線。在此實施例中，曲線351說明例示同質TFET之電壓/電流特性，曲線352說明包含含有70%之異質材料之袋部之例示TFET的電壓/電流特性，及曲線353說明包含含有100%之異質材料之袋部之例示TFET的電壓/電流特性。如此圖中所示，曲線352較其它曲線更快到達它的峰值電流(即Ion值)，說明TFET利用具有最多異質材料之袋部可對能帶隙做最大的收縮。
理論上，具有較小能帶隙之袋部區致使穿隧電流增加，與袋部之大小及袋部的能量深度無關；不過，在短閘極長度及本體尺寸受限之下，此直接關係到崩潰。當裝置 與閘極長度縮小以增加電晶體密度，由於短通道效應增加，漏電隨之增加，且裝置性能衰退。
此外，在實施例中，異質袋被窄化，其形成量子井。量子井之導電帶中的電子，被限制在由吾人所習知之由量子機制條件所決定的不連續能態。同樣地，量子井之價帶中的電洞也被限制在不連續的能態。當TFET之汲極區中之電子的能量與閘極區之此不連續能態對齊時，電子隧道通過量子井。此對齊可稱為量子井的“諧振條件”。因此，關於異質袋，可以選擇袋的寬度以提高能態對齊的機率；不過，如果袋部太大，其行為就與電晶體的本體類似，且降低Ion的位準。
圖4的曲線圖說明按照本揭示之實施例之各種不同TFET的電壓/汲極電流曲線。曲線圖400說明各種不同袋寬的數條曲線。在本例中，曲線601-606係增加袋寬的電壓/汲極電流曲線(即，曲線601對應於具有0.5奈米之袋寬的TFET、曲線602對應於具有1奈米之袋寬的TFET、曲線603對應於具有2奈米之袋寬的TFET、曲線604對應於具有4奈米之袋寬的TFET、曲線605對應於具有6奈米之袋寬的TFET、曲線606對應於具有8奈米之袋寬的TFET)。
如果TFET本體之設計、異質袋尺寸、及異質袋之材料非最佳，則袋部會產生不利的TFET I-V曲線。如此圖中所示，在導通區期間，相較於曲線601及602，曲線603包含較佳的裝置傳導。較大的異質袋，諸如對應於曲 線604-606的那些異質袋，於導通區期間提供有助於裝置傳導的不連續能態，但於截止狀態期間，對裝置導通也有不利的影響。因此，就此例而言，可選擇曲線602的袋部尺寸。此例並不意味限制本揭示之實施例中異質袋的尺寸，而是說明除了異質袋之材料之外，對於決定TFET本體之最佳設計及袋部尺寸的例示性方法。
因此，所描述的實施例設計一配置在TFET之源極區與通道區之接面附近的異質袋：異質袋包含與通道區不同的半導體材料，且其中，異質袋被設計成包含較低的穿隧障壁並在通道區中形成量子井，以在施加於閘極的電壓高於臨界電壓時，增加通過TFET電晶體的電流。
圖5說明利用本發明之實施例的計算系統。所描繪的計算系統500(也稱為電子系統500)包含的組件可包括任何包括有上述異質袋的TFET。計算系統500可以是諸如連網小筆電的行動裝置。計算系統500可以是諸如無線智慧型電話的行動裝置。計算系統500也可以是桌上型電腦。計算系統500可以是手持式讀取機。計算系統500可以是穿戴型計算裝置。
在實施例中，系統500係計算系統，其包括系統匯流排520，用以電性地耦接電子系統的各不同組件。按照各不同實施例，系統匯流排520係單一匯流排或多個匯流排的任何組合。系統500包括電壓源530，其提供電力給積體電路510。在某些實施例中，電壓源530經由系統匯流排520供應電流給積體電路510。
按照實施例，積體電路510電性地耦接至系統匯流排520，且包括任何電路或電路的組合。在實施例中，積體電路510包括任何型式的處理器512。如本文中所使用，處理器512可意指任何類型的電路，諸如但不限於微處理器、微控制器、圖形處理器、數位信號處理器、或其它處理器。在實施例中，在處理器的記憶體快取中可發現SRAM實施例。可包括在積體電路510內之其它類型的電路有客製化電路或專用積體電路(ASIC)，諸如用於無線裝置的通信電路514，無線裝置諸如手機、智慧型手機、呼叫器、可攜式電腦、雙向無線電、及類似的電子系統。在實施例中，處理器510包括晶粒上記憶體516，諸如靜態隨機存取記憶體(SRAM)。在實施例中，處理器510包括嵌入式晶粒上記憶體516，諸如嵌入式動態隨機存取記憶體(eDRAM)。
在實施例中，積體電路510與隨後的積體電路511互補。有用的實施例包括雙處理器513與雙通信電路515，及雙晶粒上記憶體517，諸如SRAM。在實施例中，雙積體電路511包括嵌入式晶粒上記憶體517，諸如eDRAM。
在實施例中，電子系統500也包括外部記憶體540，其依次可包括適合特定用途的一或多個記憶體單元，諸如RAM型式的主記憶體542，一或多個硬式磁碟機544、及/或一或多個處理抽取式媒體546(諸如磁碟片、光碟(CD)、數位多功能光碟(DVD))的碟片機、快閃記 憶體驅動器、及其它習知技藝的抽取式媒體。按照實施例，外部記憶體540也可以是嵌入式記憶體548，諸如嵌入式直通矽穿孔(TSV)晶粒堆疊中的第一個晶粒。
在實施例中，電子系統500也包括顯示裝置550及音頻輸出裝置560。在實施例中，電子系統500包括諸如控制器570的輸入裝置，其可以是鍵盤、滑鼠、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或任何其它將資訊輸入到電子系統500的輸入裝置。在實施例中，輸入裝置570係攝影機。在實施例中，輸入裝置570係數位式錄音機。在實施例中，輸入裝置570係攝影機與數位式錄音機。
如本文所顯示，積體電路510可在許多不同的實施例中實施，包括包含有包括按照數個揭示之任何實施例及其相等物之異質袋之TFET之具有電晶體的半導體封裝件、電子系統、計算系統、製造積體電路的一或多種方法、及製造電子組合件之一或多種方法，該電子組合件包括半導體封裝件，該半導體封裝件具有包含TFET之電晶體的封裝件，該TFET包括有如本文在各不同實施例及其在技藝上視為同等物中所陳述之數個揭示之任何實施例的異質袋。按照包含任何先前討論之包括有異質袋及其相等物之TFET之數個揭示之具有電晶體的任何半導體封裝組件，該等單元、材料、幾何、尺寸、及操作順序所有都可改變，以適合特定I/O耦接的需要，其包括用於嵌入在安裝於基板上之處理器中之微電子晶粒的陣列接點計數及陣列 接點組態。可包括基礎的基板，如圖5之虛線所代表。也可包括被動式裝置580，亦如圖5中之描繪。
在以上的描述中，基於解釋之目的，為了提供對實施例之徹底瞭解而陳述了諸多特定的細節。不過，熟悉此方面技藝之人士應明瞭，實行一或多個其它實施例並不需要某些這些特定細節。所描述的這些特定實施例並非限制本發明而是為了說明。本發明之範圍並非由以上所提供的特定例決定，而是僅由以下的申請專利範圍決定。在其它例中，為了避免模糊了對本描述之瞭解，習知的結構、裝置、及操作係以方塊圖的形式來顯示或不詳細說明。重複於各圖間的參考數字或參考數字之尾端部分用以指示對應或類似之單元被認為恰當，這些單元可以是具有類似特性的選用單元。
尚需理解，例如，在本說明書中從頭到尾所參考的例如“一實施例”、“實施例”、“一或多個實施例”、或“不同實施例”，意指包括了實行本發明的特定特徵。同樣地，須理解，在描述中，基於有系統的揭示及有助於瞭解各不同發明態樣之目的，有時在單一個實施例、圖、或對其的描述中群集了各種不同的特徵。不過，不能將所揭示的方法解釋成反映本發明需要比每一申請項所明確陳述之特徵更多的意圖。反之，如以下申請專利範圍所反映，發明態樣係少於所揭示之單一實施例的所有特徵。因此，特此明確地將接續於實施方式之後的申請專利範圍併入此實施方式，且每一申請專利範圍其本身即為本發明的獨立實施 例。
因此，本發明之實施例描述的穿隧場效電晶體(TFET)包含汲極區、導電類型與汲極區相反的源極區、配置在源極區與汲極區之間的通道區、配置在通道區上方的閘極、以及配置在源極區與通道區之接面附近的異質袋。該異質袋包含與通道區不同的半導體材料，且異質袋包含低於通道區之能帶隙的穿隧能障，並在通道區中形成量子井，以在施加於該閘極之電壓高於臨界電壓時增加通過TFET電晶體的電流。
在某些實施例中，源極區與通道區之接面包含矽(Si)、鍺(Ge)、矽鍺(SiGe)、鉮化銦(InAs)、矽鍺(Sin)、鍺錫(GeSn)、或矽鍺錫(SiGeSn)至少其中之一。在某些實施例中，通道區包含的半導體材料包括銦，且異質袋包含的半導體材料具有百分比較高的銦。在某些實施例中，源極區之價帶與異質袋的不連續能階對齊。
在某些實施例中，TFET包含奈米線結構，其包括源極區、汲極區、通道區、及異質袋。在某些實施例中，TFET包含雙閘極TFET。在某些實施例中，TFET包含n通道TFET或p通道TFET。
本發明的實施例描述包含處理器及通信地耦接至處理器的記憶體的系統。處理器或記憶體至少其中之一包括至少一個穿隧場效電晶體(TFET)，包含：汲極區、導電類型與汲極區相反的源極區、配置在源極區與汲極區之間 的通道區、配置在通道區上方的閘極、以及配置在源極區與通道區之接面附近的異質袋。該異質袋包含與通道區不同的半導體材料，且異質袋包含低於通道區之能帶隙的穿隧能障以在通道區中形成量子井，以在施加於該閘極之電壓高於臨界電壓時增加通過TFET電晶體的電流。
在某些實施例中，TFET之源極區與通道區之接面包含矽(Si)、鍺(Ge)、矽鍺(SiGe)、鉮化銦(InAs)、矽鍺(Sin)、鍺錫(GeSn)、或矽鍺錫(SiGeSn)的至少其中之一。在某些實施例中，TFET之通道區包含的半導體材料包括銦，且異質袋包含的半導體材料具有百分比較高的銦。在某些實施例中，TFET之源極區的價帶與異質袋的不連續能階對齊。
在某些實施例中，TFET包含奈米線結構，其包括源極區、汲極區、通道區、及異質袋。在某些實施例中，TFET包含雙閘極TFET。在某些實施例中，TFET包含n通道TFET或p通道TFET。
在某些實施例中，上述系統的處理器與記憶體包含分立之組件。在其它實施例中，系統包含系統晶片(SoC)架構，且處理器與記憶體係SoC組件。
200‧‧‧穿隧場效電晶體
202‧‧‧半導體基板
204‧‧‧源極區
206‧‧‧汲極區
208‧‧‧通道區
210‧‧‧閘極介電質
212‧‧‧閘極導體
250‧‧‧異質袋

Claims (18)

  1. 一種穿隧場效電晶體(tunneling field effect transistor；TFET)，包含：汲極區；源極區，具有與該汲極區相反的導電類型；通道區，配置在該源極區與該汲極區之間；閘極，配置在該通道區之上方；以及異質袋，配置在該源極區與該通道區之接面的附近，其中，該異質袋包含與該通道區不同的半導體材料，且其中，該異質袋包含比該通道區之能帶隙低的穿隧能障以形成量子井，以在施加於該閘極之電壓高於臨界電壓時，增加通過該穿隧場效電晶體之電流。
  2. 如申請專利範圍第1項之穿隧場效電晶體，其中，該源極區與該通道區之該接面包含矽(Si)、鍺(Ge)、矽鍺(SiGe)、鉮化銦(InAs)、矽鍺(Sin)、鍺錫(GeSn)、或矽鍺錫(SiGeSn)的至少其中之一。
  3. 如申請專利範圍第1項之穿隧場效電晶體，其中，該通道區包含的半導體材料包括銦，且該異質袋包含的半導體材料具有百分比較高的銦。
  4. 如申請專利範圍第1項之穿隧場效電晶體，其中，該源極區之價帶與該異質袋之個別能階對齊。
  5. 如申請專利範圍第1項之穿隧場效電晶體，其中，該穿隧場效電晶體包含奈米線結構，其包括該源極區、該汲極區、該通道區、及該異質袋。
  6. 如申請專利範圍第1項之穿隧場效電晶體，其中，該穿隧場效電晶體包含雙閘極穿隧場效電晶體。
  7. 如申請專利範圍第1項之穿隧場效電晶體，其中，該穿隧場效電晶體包含n通道穿隧場效電晶體。
  8. 如申請專利範圍第1項之穿隧場效電晶體，其中，該穿隧場效電晶體包含p通道穿隧場效電晶體。
  9. 一種系統，包含：處理器；以及記憶體，通信地耦接至該處理器；其中，該處理器或該記憶體至少其中之一包括至少一個穿隧場效電晶體(TFET)，包含：汲極區；源極區，具有與該汲極區相反的導電類型；通道區，配置在該源極區與該汲極區之間；閘極，配置在該通道區之上方；以及異質袋，配置在該源極區與該通道區之接面的附近，其中，該異質袋包含與該通道區不同的半導體材料，且其中，該異質袋包含比該通道區之能帶隙低的穿隧能障，用以在該通道區中形成量子井，以在施加於該閘極之電壓高於臨界電壓時，增加通過該穿隧場效電晶體之電流。
  10. 如申請專利範圍第9項之系統，其中，該穿隧場效電晶體之該源極區與該通道區之該接面包含矽(Si)、鍺(Ge)、矽鍺(SiGe)、鉮化銦(InAs)、矽鍺 (Sin)、鍺錫(GeSn)、或矽鍺錫(SiGeSn)的至少其中之一。
  11. 如申請專利範圍第9項之系統，其中，該穿隧場效電晶體之該通道區包含的半導體材料包括銦，且該異質袋包含的半導體材料具有百分比較高的銦。
  12. 如申請專利範圍第9項之系統，其中，該穿隧場效電晶體之該源極區的價帶與該異質袋的個別能階對齊。
  13. 如申請專利範圍第9項之系統，其中，該穿隧場效電晶體包含奈米線結構，其包括該源極區、該汲極區、該通道區、及該異質袋。
  14. 如申請專利範圍第9項之系統，其中，該穿隧場效電晶體包含雙閘極穿隧場效電晶體。
  15. 如申請專利範圍第9項之系統，其中，該穿隧場效電晶體包含n通道穿隧場效電晶體。
  16. 如申請專利範圍第9項之系統，其中，該穿隧場效電晶體包含p通道穿隧場效電晶體。
  17. 如申請專利範圍第9項之系統，其中，該處理器與該記憶體包含分立之組件。
  18. 如申請專利範圍第9項之系統，其中，該系統包含系統晶片(SoC)架構，且處理器與記憶體係SoC組件。
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