KR20160100927A - 터널링 전계 효과 트랜지스터(ｔｆｅｔ)용 이종 포켓 - Google Patents

터널링 전계 효과 트랜지스터(ｔｆｅｔ)용 이종 포켓 Download PDF

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Abstract

본 명세서에서 설명되는 본 발명의 실시예들은 드레인 영역, 드레인 영역과 반대인 도전성 타입을 갖는 소스 영역, 소스 영역과 드레인 영역 사이에 배치된 채널 영역, 채널 영역 위에 배치된 게이트, 및 소스 영역과 채널 영역의 접합 근처에 배치된 이종 포켓을 포함하는 터널링 전계 효과 트랜지스터(TFET)를 포함한다. 이종 포켓은 채널 영역과 다른 반도체 재료를 포함하고, 게이트에 인가되는 전압이 임계 전압 위일 때 TFET 트랜지스터를 통과하는 전류를 증가시키기 위한 양자 우물을 형성하기 위해 채널 영역의 밴드갭보다 낮은 터널링 장벽을 포함한다.

Description

터널링 전계 효과 트랜지스터(ＴＦＥＴ)용 이종 포켓{HETEROGENEOUS POCKET FOR TUNNELING FIELD EFFECT TRANSISTORS (TFETS)}
본 발명의 실시예들은 반도체 패키지의 분야에 관한 것으로서, 구체적으로는 터널링 전계 효과 트랜지스터(TFET)를 위한 이종 포켓 설계에 관한 것이다.
집적 회로(IC) 내의 트랜지스터의 크기가 계속 감소함에 따라, 트랜지스터에 대한 전원 전압 및 트랜지스터의 용량도 감소한다. 전원 전압이 감소함에 따라, IC 내의 트랜지스터의 임계 전압도 감소해야 한다.
전통적인 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)에서는 더 낮은 임계 전압을 얻기가 어려운데, 이는 임계 전압이 감소함에 따라 온 전류 대 오프 전류의 비율(Ion/Ioff)도 감소하기 때문이다. 온 전류는 인가된 게이트 전압이 임계 전압 위일 때 MOSFET를 통과하는 전류를 지칭하고, 오프 전류는 인가된 게이트 전압이 임계 전압 아래일 때 MOSFET를 통과하는 전류를 지칭한다.
본 발명의 비한정적이고 비포괄적인 실시예들이 아래의 도면들을 참조하여 설명되며, 달리 지정되지 않는 한은 다양한 도면 전반에서 동일한 참조 번호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터에 대한 전압/드레인 전류 곡선을 나타내는 그래프이다.
도 2는 본 발명의 일 실시예에 따른 이종 재료의 공진 포켓을 갖는 터널링 전계 효과 트랜지스터의 도면이다.
도 3a는 본 발명의 일 실시예에 따른 터널링 전계 효과 트랜지스터의 밴드갭(bandgap) 거동을 나타내는 그래프이다.
도 3b는 본 발명의 실시예들에 따른 다양한 터널링 전계 효과 트랜지스터들에 대한 전압/드레인 전류 곡선들을 나타내는 그래프이다.
도 4는 본 발명의 실시예들에 따른 이종 포켓들을 갖는 다양한 터널링 전계 효과 트랜지스터들에 대한 전압/드레인 전류 곡선들을 나타내는 그래프이다.
도 5는 본 발명의 일 실시예를 이용하기 위한 컴퓨터 시스템의 도면이다.
본 발명의 실시예들은 터널링 전계 효과 트랜지스터(TFET)를 위한 이종 포켓 설계를 설명한다. 아래의 설명에서는 본 발명의 실시예들의 충분한 이해를 제공하기 위해 패키징 아키텍처와 같은 다수의 특정 상세가 설명된다. 본 발명의 실시예들은 이러한 특정 상세 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 다른 예들에서는, 본 발명의 실시예들을 불필요하게 모호하게 하지 않기 위해 집적 회로 설계 레이아웃과 같은 공지된 특징들은 상세히 설명되지 않는다. 더구나, 도면들에 도시된 다양한 실시예들은 예시적인 표현들이며, 반드시 축척으로 그려진 것은 아니라는 것을 이해해야 한다.
도 1은 본 발명의 일 실시예에 따른 트랜지스터에 대한 전압/드레인 전류 곡선을 나타내는 그래프이다. 이 실시예에서, 그래프(100)는 (채널 폭에 대해 정규화된) 게이트 전압 값의 x축 및 드레인 전류 값의 y축을 포함한다. 곡선(102)은 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)의 전압/전류 특성을 나타내고, 곡선(104)은 TFET의 전압/전류 특성을 나타낸다.
전통적인 MOSFET에서는 더 낮은 임계 전압을 얻기가 어려운데, 이는 임계 전압이 감소함에 따라 온 전류 대 오프 전류의 비율(Ion/Ioff)도 감소하기 때문이다. 본 명세서에서 지시되는 바와 같이, Ion은 인가된 게이트 전압이 임계 전압 위일 때 트랜지스터를 통과하는 전류를 나타내고, Ioff는 인가된 게이트 전압이 임계 전압 아래일 때 트랜지스터를 통과하는 전류를 나타낸다.
MOSFET의 부임계 기울기(sub-threshold slope)(즉, Ioff로부터 Ion으로의 전류의 증가율로서, SS=1e3/[dlog10(I)/dVg]로서 정의됨)는 실온에서 60 mV/dec의 이론적인 한계를 가지며, 이는 높은 Ion/Ioff 비율이 유지되는 동안 전원 전압이 크게 감소할 수 없다는 것을 의미한다. 임의의 타겟 Ioff 값이 트랜지스터의 대기 전력 요구에 의해 결정되며; 예로서 0의 이론적인 부임계 기울기를 갖는 트랜지스터는 낮은 대기 전력을 제공하는 매우 낮은 인가 전압에서 동작할 수 있을 것이다. Ioff 값은 저전력 대기 응용(예로서, 이동 컴퓨팅 장치)에 대한 중요한 파라미터이다.
더구나, 낮은 활성 전력 응용의 경우, 활성 전력의 전원 전압에 대한 강한 의존성으로 인해 더 낮은 전원 전압에서 동작하는 것이 매우 유리하지만, 60 mv/dec의 MOSFET 부임계 기울기 한계로 인해, 이러한 트랜지스터가 낮은 전원 전압에서 동작할 때, Ion은 매우 낮은데, 이는 임계 전압 가까이서 동작할 수 있기 때문이다. 도 1에서, 곡선(102)은 비교적 낮은 전류 상승을 갖는 것으로 도시되며, 여기서 Ion으로 스위칭하기 위해서는 약 0.5 볼트가 필요하다.
TFET는 더 급격한 턴온 거동(즉, 더 낮은 부임계 기울기)을 달성하고, MOSFET에 비해 Ion/Ioff 비율을 개선할 수 있다. 도 2는 본 발명의 일 실시예에 따른 이종 재료의 공진 포켓을 갖는 TFET의 도면이다.
이 실시예에서, TFET(200)는 반도체 기판(202) 상에 제조된 것으로 도시되며, 상기 반도체 기판은 임의의 적절한 반도체 재료, 예로서 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 비화물(InAs), 실리콘 게르마늄(Sin), 게르마늄 주석(GeSn), 실리콘 게르마늄 주석(SiGeSn), 또는 임의의 다른 III-V 또는 II-VI 화합물 반도체들을 포함할 수 있다.
기판(202)은 도핑되거나, 도핑되지 않거나, 그 안에 도핑된 영역 및 도핑되지 않은 영역 둘 다를 포함할 수 있다. 기판(202)은 또한 하나 이상의 도핑된(n- 또는 p-) 영역을 포함할 수 있으며; 다수의 도핑된 영역을 포함하는 경우, 이러한 영역들은 동일할 수 있거나, 상이한 도전율들 및/또는 도핑 농도들을 가질 수 있다. 이러한 도핑된 영역들은 "우물들"로서 알려져 있으며, 다양한 장치 영역들을 정의하는 데 사용될 수 있다.
이 실시예에서, TFET(200)는 소스 영역(204), 드레인 영역(206), 소스 및 드레인 영역들 사이에 배치된 채널 영역(208), 및 채널 영역 위에 배치되고 게이트 유전체(210) 및 게이트 도체(210)를 포함하는 게이트 스택을 포함하는 것으로 도시된다. TFET(200)는 n 채널 TFET 또는 p 채널 TFET를 포함할 수 있다(예로서, n 채널 TFET에서, 소스 영역(204)은 p형 도펀트 종으로 도핑된 반도체 재료를 포함할 수 있고, 드레인 영역(206)은 n형 도펀트 종으로 도핑된 반도체 재료를 포함할 수 있다). 모든 실시예에서, 드레인 영역 및 소스 영역은 반대 캐리어들로 도핑된다. 예를 들어, nTFET에 대해 드레인 영역은 n 도핑 영역일 수 있고, 소스 영역은 p 도핑 영역일 수 있으며, pTFET에 대해 드레인 영역은 p 도핑 영역일 수 있고, 소스 영역은 n 도핑 영역일 수 있다. 채널 영역(208)은 최적의 성능을 위해 도핑되거나, 가볍게 도핑되거나, 도핑되지 않을 수 있다. 게이트 스택에 인가되는 임계 전압 위의 게이트 전압은 TFET를 오프 상태로부터 온 상태로 스위칭한다.
전자가 인가되는 게이트 전압에 의해 변경되는 소스/채널 접합에서의 전위 장벽을 통과할 때 터널링이 발생한다. 게이트 전압이 0일 때, 소스/채널 접합에서의 전위 장벽은 넓으며, 터널링이 억제되어 낮은 Ioff 전류를 제공한다. 게이트 전압이 높을 때, 전위 장벽은 좁아지며, 터널링 전류가 높아서 Ion 전류 및 높은 Ion/Ioff 비율을 제공한다. 이것은 더 낮은 부임계 기울기를 제공하며, 이는 더 낮은 동작 전압이 사용되는 것을 가능하게 한다. 이 실시예에서, 전자들은 nTFET에 대해 소스/채널 접합에서 가전자 대역으로부터 전도 대역으로 터널링하며, 그들은 드레인 영역(206)에 쉽게 도달한다. 이 실시예에서, 정공들은 pTFET에 대해 소스/채널 접합에서 전도 대역으로부터 가전자 대역으로 터널링하며, 그들은 드레인 영역(206)에 쉽게 도달한다. 전위 장벽은 nTFET(pTFET)에 대해 소스에서의 가전자(전도) 대역과 채널에서의 전도(가전자) 대역 사이의 에너지 간격에 의존한다. 동종 재료를 포함하는 TFET에서의 (터널링 장벽인) 이러한 대역 간격은 그 재료의 밴드갭이다.
따라서, TFET는 낮은 전원 전압에서 MOSFET에 비해 더 높은 Ion 값을 가능하게 한다. 도 1을 다시 참조하면, 곡선(104)은 InAs TFET의 전압/전류 특성을 나타내며, 이는 MOSFET 곡선(102)에 비해 더 급격한 턴온 거동(즉, 더 낮은 부임계 기울기)을 달성하는 것으로 도시된다. 그러나, 도 1에 도시된 바와 같이, 곡선(104)은 전압이 0.3 볼트보다 높을 때 레벨 오프된다. 도 2를 다시 참조하면, 이 곡선은 소스(204)와 채널(208) 사이의 밴드갭에 의존한다.
TFET(200)의 터널링 전류를 더 향상시키기 위하여, 이종 재료의 공진 포켓(250)이 TFET 장치의 소스/채널 접합에 제공된다. 포켓(250)은 갈륨 안티몬화물(GaSb) 또는 InAs와 같이 TFET(200)의 다른 컴포넌트들에 대해 사용되는 반도체 재료와 다른 밴드갭을 갖는 임의의 반도체 재료를 포함할 수 있다. 포켓(250)의 밴드갭은 동종 장치에 비해 이종 장치에서 터널링 장벽이 낮아지도록 선택된다.
아래에서 더 상세히 설명되는 바와 같이, 포켓(250)의 치수들은 트랜지스터가 낮은 Ioff 및 높은 Ion 값들을 갖게 하기 위해 TFET(200)의 접합 전류를 더 향상시키도록(즉, 채널(208)에서의 터널링 전류를 향상시키도록) 선택된다. Ioff는 장치의 밴드갭에 의해 결정되는데, 즉 밴드갭이 클수록, Ioff는 더 낮지만, 높은 밴드갭은 또한 Ion을 낮춘다. 따라서, 이 실시예에서, TFET(200)의 보디는 높은 밴드갭을 갖도록 구성되는 반면, 포켓(250)은 낮은 터널링 장벽을 위해 소스/채널 접합에서 낮은 밴드갭을 생성한다.
도 3a는 본 발명의 일 실시예에 따른 TFET의 밴드갭 거동을 나타내는 그래프이다. 이 실시예에서, 그래프(300)는 InAS 포켓 TFET가 어떻게 트랜지스터의 유효 터널링 장벽을 낮춰서 구동 전류를 증가시키는지를 나타낸다. 이 그래프에서, x축은 장치를 따른 거리(nm)를 나타내고, y축은 대응하는 밴드갭 에너지(eV)를 나타낸다.
오프 상태에서, TFET의 소스와 채널 사이에는 넓은 전위 장벽이 존재하며, 결과적으로 터널링이 발생하지 않는다. 게이트 전압이 임계 전압을 초과할 때, TFET의 소스와 채널 간의 전위 장벽은 상당한 터널링 전류(즉, 온 상태로의 스위칭)가 가능할 만큼 충분히 좁아진다.
그래프(300)에 나타난 바와 같이, InAS 포켓에 대해, 밴드갭 에너지(eV, y축에 도시됨)는 20 nm의 소스/포켓 위치에서 감소하며; 포켓 밖에서, 밴드갭은 동종 TFET에서와 동일하거나 그보다 훨씬 클 수 있다. 포켓은 이동 방향에서 캐리어들에 대한 양자 우물을 생성한다. 캐리어들은 모든 에너지들에서 동일하게 이 양자 우물을 통과하지는 못한다. 통과가 향상될 수 있는(또는 공진하지 않을 수 있는) 최적의 에너지들이 존재한다. 따라서, 공진 레벨 효과를 이해하지 않고서 TFET 내에 이종 재료의 포켓을 구현하는 것은 부정확한 장치 타겟팅을 유발할 것이다(즉, 포켓 재료는 전통적인 동종 접합 TFET와 동일하거나 그보다 더 불량한 거동을 나타낼 수 있다). 본 명세서에서 설명되는 실시예들에서, TFET 트랜지스터 보디의 제한 및 이종 재료의 포켓 크기는 향상된 TFET 트랜지스터 특성을 제공하기 위해 공진 상태의 에너지 레벨을 최적화하도록 구성될 수 있다. 열화 배후의 물리학이 이해되면, 장치는 포켓의 공진 및 보디 제한을 이용하여 더 양호한 트랜지스터 특성을 제공하도록 설계될 수 있다.
도 3b는 본 발명의 일 실시예에 따른 다양한 TFET에 대한 전압/드레인 전류 곡선들을 나타내는 그래프이다. 이 실시예에서, 곡선(351)은 예시적인 동종 TFET의 전압/전류 특성을 나타내고, 곡선(352)은 70% 이종 재료를 포함하는 포켓을 포함하는 예시적인 TFET의 전압/전류 특성을 나타내고, 곡선(353)은 100% 이종 재료의 포켓을 포함하는 예시적인 TFET의 전압/전류 특성을 나타낸다. 이 도면에 도시된 바와 같이, 곡선(352)은 다른 곡선들보다 빠르게 그의 피크 전류(즉, Ion 전류)에 도달하며, 이는 가장 많은 이종 재료를 갖는 포켓을 이용하는 TFET가 밴드갭을 가장 많이 줄인다는 것을 나타낸다.
이론적으로, 더 작은 밴드갭을 갖는 포켓 영역은 포켓 크기 및 포켓 에너지-깊이에 관계없이 터널링 전류를 증가시키지만, 이러한 직접적인 관계는 보디 치수를 제한하는 짧은 게이트 길이에서는 발생하지 않는다. 트랜지스터 밀도를 증가시키기 위해 장치 및 게이트 길이가 축소됨에 따라, 단채널 효과의 증가로 인해 누설 전류가 증가하고 장치 성능이 저하된다.
더구나, 이종 포켓이 좁아지는 실시예들에서, 이종 포켓은 양자 우물을 형성한다. 양자 우물의 전도 대역 내의 전자들은 이 분야에 알려진 양자 역학 조건들에 의해 결정되는 불연속 에너지 상태들(discrete energy states)로 제한된다. 유사하게, 양자 우물의 가전자 대역 내의 정공들도 불연속 에너지 상태들로 제한된다. TFET의 드레인 영역 내의 전자의 에너지가 게이트 영역의 그러한 불연속 에너지 상태와 정렬될 때, 전자는 양자 우물을 통해 터널링한다. 이러한 정렬은 양자 우물에 대한 "공진 조건"으로 지칭될 수 있다. 따라서, 이종 포켓들에 대해, 포켓의 폭은 에너지 상태들을 정렬하는 확률을 증가시키도록 선택될 수 있지만, 포켓이 너무 큰 경우, 포켓은 트랜지스터의 보디와 유사하게 거동하여 Ion 레벨을 저하시킨다.
도 4는 본 발명의 실시예들에 따른 다양한 TFET에 대한 전압/드레인 전류 곡선들을 나타내는 그래프이다. 그래프(400)는 다양한 포켓 폭에 대한 여러 곡선을 나타낸다. 이 예에서, 곡선(601-606)은 증가하는 포켓 폭들에 대한 전압/드레인 전류 곡선들이다(즉, 곡선(601)은 0.5 nm의 이종 포켓 폭을 갖는 TFET에 대응하고, 곡선(602)은 1 nm의 포켓 폭에 대응하고, 곡선(603)은 2 nm의 포켓 폭에 대응하고, 곡선(604)은 4 nm의 포켓 폭에 대응하고, 곡선(605)은 6 nm의 포켓 폭에 대응하고, 곡선(606)은 8 nm의 포켓 폭에 대응한다).
TFET 보디의 설계, 이종 포켓 치수들 및 이종 포켓의 재료가 최적이 아닌 경우, 포켓은 바람직하지 않은 TFET I-V 곡선을 유발한다. 이 도면에 도시된 바와 같이, 곡선(603)은 곡선들(601, 602)에 비해 온 영역 동안 더 양호한 장치 전도를 포함한다. 곡선들(604-606)에 대응하는 것들과 같은 더 큰 이종 포켓들은 온 영역 동안 장치 전도를 돕는 불연속 에너지 상태들을 제공하지만, 오프 상태 동안 장치 전도에 악영향을 주기도 한다. 따라서, 이 예에서는, 곡선(602)에 대한 포켓 치수들이 선택될 수 있다. 이 예는 본 발명의 실시예들에서 이종 포켓 치수들을 제한하는 것을 의도하는 것이 아니라, 이종 포켓의 재료에 더하여 TFET 보디의 최적 설계 및 이종 포켓 치수들을 결정하기 위한 예시적인 프로세스를 설명하기 위한 것이다.
따라서, 실시예들은 TFET의 소스 영역과 채널 영역의 접합 근처에 배치되는 이종 포켓의 설계를 설명하며, 이종 포켓은 채널 영역과 다른 반도체 재료를 포함하고, 이종 포켓은 더 낮은 터널링 장벽을 포함하도록 설계되고, 게이트에 인가되는 전압이 임계 전압 위일 때 TFET 트랜지스터를 통과하는 전류를 증가시키기 위해 채널 영역 내에 양자 우물을 형성한다.
도 5는 본 발명의 일 실시예를 이용하기 위한 컴퓨터 시스템의 도면이다. 도시된 바와 같은 컴퓨터 시스템(500)(전자 시스템(500)으로도 지칭됨)은 전술한 이종 포켓을 포함하는 임의의 TFET를 포함하는 컴포넌트들을 포함할 수 있다. 컴퓨터 시스템(500)은 넷북 컴퓨터와 같은 이동 장치일 수 있다. 컴퓨터 시스템(500)은 무선 스마트폰과 같은 이동 장치일 수 있다. 컴퓨터 시스템(500)은 데스크탑 컴퓨터일 수 있다. 컴퓨터 시스템(500)은 핸드헬드 판독기일 수 있다. 컴퓨터 시스템(500)은 웨어러블 컴퓨팅 장치일 수 있다.
일 실시예에서, 시스템(500)은 전자 시스템의 다양한 컴포넌트들을 전기적으로 결합하기 위한 시스템 버스(520)를 포함하는 컴퓨터 시스템이다. 시스템 버스(520)는 다양한 실시예들에 따라 단일 버스 또는 버스들의 임의 조합일 수 있다. 시스템(500)은 집적 회로(510)에 전력을 공급하는 전압원(530)을 포함한다. 일부 실시예들에서, 전압원(530)은 시스템 버스(520)를 통해 집적 회로(510)에 전류를 공급한다.
집적 회로(510)는 시스템 버스(520)에 전기적으로 결합되며, 일 실시예에 따라 임의의 회로 또는 회로들의 조합을 포함한다. 일 실시예에서, 집적 회로(510)는 임의 타입일 수 있는 프로세서(512)를 포함한다. 본 명세서에서 사용될 때, 프로세서(512)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서 또는 다른 프로세서와 같은, 그러나 이에 한정되지 않는 임의 타입의 회로를 의미할 수 있다. 일 실시예에서, SRAM 실시예들이 프로세서의 메모리 캐시들 내에서 발견된다. 집적 회로(510)에 포함될 수 있는 다른 타입의 회로들은 셀룰러 전화, 스마트폰, 페이저, 휴대용 컴퓨터, 양방향 라디오 및 유사한 전자 시스템과 같은 무선 장치들에서 사용하기 위한 맞춤형 회로 또는 주문형 집적 회로(ASIC), 예로서 통신 회로(514)이다. 일 실시예에서, 프로세서(510)는 정적 랜덤 액세스 메모리(SRAM)와 같은 온-다이 메모리(516)를 포함한다. 일 실시예에서, 프로세서(510)는 내장 동적 랜덤 액세스 메모리(eDRAM)와 같은 내장 온-다이 메모리(516)를 포함한다.
일 실시예에서, 집적 회로(510)는 후속 집적 회로(511)로 보완된다. 유용한 실시예들은 이중 프로세서(513), 이중 통신 회로(515) 및 SRAM과 같은 이중 온-다이 메모리(517)를 포함한다. 일 실시예에서, 이중 집적 회로(511)는 eDRAM과 같은 내장 온-다이 메모리(517)를 포함한다.
일 실시예에서, 전자 시스템(500)은 외부 메모리(540)도 포함하며, 이 외부 메모리는 또한 RAM 형태의 주 메모리(542), 하나 이상의 하드 드라이브(544), 및/또는 이동식 매체(546), 예로서 디스켓, 컴팩트 디스크(CD), 디지털 가변 디스크(DVD), 플래시 메모리 드라이브 및 이 분야에 공지된 다른 이동식 매체를 처리하는 하나 이상의 드라이브와 같은 특정 응용에 적합한 하나 이상의 메모리 요소를 포함할 수 있다. 외부 메모리(540)는 또한 일 실시예에 따라 내장 TSV 다이 스택 내의 제1 다이와 같은 내장 메모리(548)일 수 있다.
일 실시예에서, 전자 시스템(500)은 디스플레이 장치(550) 및 오디오 출력(560)도 포함한다. 일 실시예에서, 전자 시스템(500)은 키보드, 마우스, 트랙볼, 게임 제어기, 마이크, 음성 인식 장치, 또는 전자 시스템(500) 내에 정보를 입력하는 임의의 다른 입력 장치일 수 있는 제어기(570)와 같은 입력 장치를 포함한다. 일 실시예에서, 입력 장치(570)은 카메라이다. 일 실시예에서, 입력 장치(570)는 디지털 사운드 레코더이다. 일 실시예에서, 입력 장치(570)는 카메라 및 디지털 사운드 레코더이다.
여기서 설명되는 바와 같이, 집적 회로(510)는 임의의 다양한 개시되는 실시예 및 그의 균등물에 따른 이종 포켓들을 포함하는 TFET들을 포함하는 트랜지스터들을 갖는 반도체 패키지, 전자 시스템, 컴퓨터 시스템, 집적 회로를 제조하는 하나 이상의 방법, 및 본 명세서에서 다양한 실시예들 및 이 분야에 인식되는 그들의 균등물들에서 설명되는 바와 같은 임의의 다양한 개시되는 실시예에 따른 이종 포켓들을 포함하는 TFET들을 포함하는 트랜지스터들을 갖는 패키지를 갖는 반도체 패키지를 포함하는 전자 조립체를 제조하는 하나 이상의 방법을 포함하는 다수의 상이한 실시예에서 구현될 수 있다. 요소들, 재료들, 기하구조들, 치수들 및 동작들의 순서 모두는 이종 포켓들 및 그들의 균등물들을 포함하는 임의의 이전에 개시된 TFET를 포함하는 트랜지스터들을 갖는 임의의 다양한 개시된 반도체 패키지에 따른 프로세서 실장 기판 내에 내장된 마이크로 전자 다이에 대한 어레이 콘택 카운트, 어레이 콘택 구성을 포함하는 특정 I/O 결합 요구들에 맞도록 변경될 수 있다. 도 5의 점선에 의해 나타난 바와 같이 기초 기판이 포함될 수 있다. 도 5에 또한 도시된 바와 같이 수동 장치들(580)도 포함될 수 있다.
위의 설명에서는 설명의 목적으로, 실시예들의 충분한 이해를 제공하기 위해 다수의 특정 상세가 설명되었다. 그러나, 하나 이상의 다른 실시예가 이러한 특정 상세들 중 일부 없이도 실시될 수 있다는 것이 이 분야의 기술자에게 명백할 것이다. 설명된 특정 실시예들은 본 발명을 한정하기 위해서가 아니라 설명을 위해 제공된다. 본 발명의 범위는 위에서 제공된 특정 예들에 의해서가 아니라 아래의 청구항들에 의해서만 결정된다. 다른 예들에서, 설명의 이해를 불명확하게 하지 않기 위해 공지 구조들, 장치들 및 동작들은 블록도 형태로 또는 상세하지 않게 도시되었다. 적절한 것으로 간주될 경우, 참조 번호들 또는 참조 번호들의 끝 부분들은 옵션으로서 유사한 특성들을 가질 수 있는 대응하는 또는 유사한 요소들을 지시하기 위해 도면들 사이에서 반복되었다.
본 명세서 전반에서 예를 들어 "하나의 실시예", "일 실시예", "하나 이상의 실시예" 또는 "상이한 실시예들"에 대한 참조는 특정 특징이 본 발명의 실시에 포함될 수 있다는 것을 의미한다는 것도 알아야 한다. 유사하게, 설명에서 다양한 특징들은 때때로 개시를 능률화하고 다양한 발명 양태들의 이해를 돕기 위해 단일 실시예, 도면 또는 그의 설명에서 함께 그룹화된다는 것을 알아야 한다. 그러나, 이러한 개시 방법은 본 발명이 각각의 청구항에 명확히 기재된 것보다 많은 특징을 요구한다는 의도를 반영하는 것으로 해석되지 않아야 한다. 오히려, 아래의 청구항들이 나타내듯이, 발명의 양태들은 단일의 개시되는 실시예의 모든 특징들보다 적은 특징 내에 존재할 수 있다. 따라서, 상세한 설명에 이어지는 청구항들은 상세한 설명에 명확히 포함되며, 각각의 청구항은 본 발명의 개별 실시예로서 그 자신에 의거한다.
따라서, 본 발명의 실시예들은 드레인 영역, 상기 드레인 영역과 반대인 도전성 타입을 갖는 소스 영역, 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역 위에 배치된 게이트, 및 상기 소스 영역과 상기 채널 영역의 접합 근처에 배치된 이종 포켓을 포함하는 터널링 전계 효과 트랜지스터(TFET)를 설명한다. 상기 이종 포켓은 상기 채널 영역과 다른 반도체 재료를 포함하고, 상기 이종 포켓은 상기 게이트에 인가되는 전압이 임계 전압 위일 때 상기 TFET 트랜지스터를 통과하는 전류를 증가시키기 위한 양자 우물을 형성하기 위해 상기 채널 영역의 밴드갭보다 낮은 터널링 장벽을 포함한다.
일부 실시예들에서, 상기 소스 영역과 상기 채널 영역의 상기 접합은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 비화물(InAS), 실리콘 게르마늄(Sin), 게르마늄 주석(GeSn) 또는 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나를 포함한다. 일부 실시예들에서, 상기 채널 영역은 인듐을 포함하는 반도체 재료를 포함하고, 상기 이종 포켓은 더 높은 백분율의 인듐을 갖는 반도체 재료를 포함한다. 일부 실시예들에서, 상기 소스 영역의 가전자 대역은 상기 이종 포켓의 불연속 에너지 레벨들과 정렬된다.
일부 실시예들에서, 상기 TFET는 상기 소스 영역, 상기 드레인 영역, 상기 채널 영역 및 상기 이종 포켓을 포함하는 나노와이어 구조를 포함한다. 일부 실시예들에서, 상기 TFET는 이중 게이트 TFET를 포함한다. 일부 실시예들에서, 상기 TFET는 n 채널 TFET 또는 p 채널 TFET를 포함한다.
본 발명의 실시예들은 프로세서, 및 상기 프로세서에 통신적으로 결합된 메모리를 포함하는 시스템을 설명한다. 상기 프로세서 또는 상기 메모리 중 적어도 하나는 드레인 영역, 상기 드레인 영역과 반대인 도전성 타입을 갖는 소스 영역, 상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역, 상기 채널 영역 위에 배치된 게이트, 및 상기 소스 영역과 상기 채널 영역의 접합 근처에 배치된 이종 포켓을 포함하는 적어도 하나의 터널링 전계 효과 트랜지스터(TFET)를 포함한다. 상기 이종 포켓은 상기 채널 영역과 다른 반도체 재료를 포함하고, 상기 이종 포켓은 상기 게이트에 인가되는 전압이 임계 전압 위일 때 상기 TFET 트랜지스터를 통과하는 전류를 증가시키기 위한 양자 우물을 형성하기 위해 상기 채널 영역의 밴드갭보다 낮은 터널링 장벽을 포함한다.
일부 실시예들에서, 상기 TFET의 상기 소스 영역과 상기 채널 영역의 상기 접합은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 비화물(InAS), 실리콘 게르마늄(Sin), 게르마늄 주석(GeSn) 또는 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나를 포함한다. 일부 실시예들에서, 상기 TFET의 상기 채널 영역은 인듐을 포함하는 반도체 재료를 포함하고, 상기 이종 포켓은 더 높은 백분율의 인듐을 갖는 반도체 재료를 포함한다. 일부 실시예들에서, 상기 TFET의 상기 소스 영역의 가전자 대역은 상기 이종 포켓의 불연속 에너지 레벨들과 정렬된다.
일부 실시예들에서, 상기 TFET는 상기 소스 영역, 상기 드레인 영역, 상기 채널 영역 및 상기 이종 포켓을 포함하는 나노와이어 구조를 포함한다. 일부 실시예들에서, 상기 TFET는 이중 게이트 TFET를 포함한다. 일부 실시예들에서, 상기 TFET는 n 채널 TFET 또는 p 채널 TFET를 포함한다.
일부 실시예들에서, 전술한 시스템의 상기 프로세서 및 상기 메모리는 개별 컴포넌트들을 포함한다. 다른 실시예들에서, 상기 시스템은 시스템 온 칩(SoC) 아키텍처를 포함하며, 상기 프로세서 및 상기 메모리는 SoC 컴포넌트들이다.

Claims (18)

  1. 터널링 전계 효과 트랜지스터(TFET)로서,
    드레인 영역;
    상기 드레인 영역과 반대의 도전성 타입을 갖는 소스 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역;
    상기 채널 영역 위에 배치된 게이트; 및
    상기 소스 영역과 상기 채널 영역의 접합 근처에 배치된 이종 포켓
    을 포함하고,
    상기 이종 포켓은 상기 채널 영역과 다른 반도체 재료를 포함하고, 상기 이종 포켓은 상기 게이트에 인가되는 전압이 임계 전압 위일 때 상기 TFET 트랜지스터를 통과하는 전류를 증가시키도록 양자 우물을 형성하기 위해 상기 채널 영역의 밴드갭(bandgap)보다 낮은 터널링 장벽을 포함하는 TFET.
  2. 제1항에 있어서,
    상기 소스 영역과 상기 채널 영역의 상기 접합은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 비화물(InAS), 실리콘 게르마늄(Sin), 게르마늄 주석(GeSn) 또는 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나를 포함하는 TFET.
  3. 제1항에 있어서,
    상기 채널 영역은 인듐을 포함하는 반도체 재료를 포함하고, 상기 이종 포켓은 더 높은 백분율의 인듐을 갖는 반도체 재료를 포함하는 TFET.
  4. 제1항에 있어서,
    상기 소스 영역의 가전자 대역은 상기 이종 포켓의 불연속 에너지 레벨들과 정렬되는 TFET.
  5. 제1항에 있어서,
    상기 TFET는 상기 소스 영역, 상기 드레인 영역, 상기 채널 영역 및 상기 이종 포켓을 포함하는 나노와이어 구조를 포함하는 TFET.
  6. 제1항에 있어서,
    상기 TFET는 이중 게이트 TFET를 포함하는 TFET.
  7. 제1항에 있어서,
    상기 TFET는 n 채널 TFET를 포함하는 TFET.
  8. 제1항에 있어서,
    상기 TFET는 p 채널 TFET를 포함하는 TFET.
  9. 시스템으로서,
    프로세서; 및
    상기 프로세서에 통신적으로 결합된 메모리
    를 포함하고,
    상기 프로세서 또는 상기 메모리 중 적어도 하나는
    드레인 영역;
    상기 드레인 영역과 반대의 도전성 타입을 갖는 소스 영역;
    상기 소스 영역과 상기 드레인 영역 사이에 배치된 채널 영역;
    상기 채널 영역 위에 배치된 게이트; 및
    상기 소스 영역과 상기 채널 영역의 접합 근처에 배치된 이종 포켓
    을 포함하는 적어도 하나의 터널링 전계 효과 트랜지스터(TFET)를 포함하고,
    상기 이종 포켓은 상기 채널 영역과 다른 반도체 재료를 포함하고, 상기 이종 포켓은 상기 게이트에 인가되는 전압이 임계 전압 위일 때 상기 TFET 트랜지스터를 통과하는 전류를 증가시키도록 상기 채널 내에 양자 우물을 형성하기 위해 상기 채널 영역의 밴드갭보다 낮은 터널링 장벽을 포함하는 시스템.
  10. 제9항에 있어서,
    상기 TFET의 상기 소스 영역과 상기 채널 영역의 상기 접합은 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 인듐 비화물(InAS), 실리콘 게르마늄(Sin), 게르마늄 주석(GeSn) 또는 실리콘 게르마늄 주석(SiGeSn) 중 적어도 하나를 포함하는 시스템.
  11. 제9항에 있어서,
    상기 TFET의 상기 채널 영역은 인듐을 포함하는 반도체 재료를 포함하고, 상기 이종 포켓은 더 높은 백분율의 인듐을 갖는 반도체 재료를 포함하는 시스템.
  12. 제9항에 있어서,
    상기 TFET의 상기 소스 영역의 가전자 대역은 상기 이종 포켓의 불연속 에너지 레벨들과 정렬되는 시스템.
  13. 제9항에 있어서,
    상기 TFET는 상기 소스 영역, 상기 드레인 영역, 상기 채널 영역 및 상기 이종 포켓을 포함하는 나노와이어 구조를 포함하는 시스템.
  14. 제9항에 있어서,
    상기 TFET는 이중 게이트 TFET를 포함하는 시스템.
  15. 제9항에 있어서,
    상기 TFET는 n 채널 TFET를 포함하는 시스템.
  16. 제9항에 있어서,
    상기 TFET는 p 채널 TFET를 포함하는 시스템.
  17. 제9항에 있어서,
    상기 프로세서 및 상기 메모리는 개별 컴포넌트들을 포함하는 시스템.
  18. 제9항에 있어서,
    상기 시스템은 시스템 온 칩(SoC) 아키텍처를 포함하며, 상기 프로세서 및 상기 메모리는 SoC 컴포넌트들인 시스템.
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