CN116799030A - 半导体结构及其形成方法 - Google Patents

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CN116799030A CN202210538561.1A CN202210538561A CN116799030A CN 116799030 A CN116799030 A CN 116799030A CN 202210538561 A CN202210538561 A CN 202210538561A CN 116799030 A CN116799030 A CN 116799030A
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Abstract

本申请提供一种半导体结构及其形成方法。所述半导体结构包括具有第一导电型态的基板与外延层、具有第二导电型态的第一导电插塞与第二导电插塞及晶体管结构。外延层设置在基板上。第一导电插塞及第二导电插塞设置于外延层中。第二导电插塞与第一导电插塞交错设置且彼此分离。晶体管结构设置于外延层中。晶体管结构直接设置于第二导电插塞上。晶体管结构包括与第二导电插塞接触的衬层、具有第一导电型态且设置于衬层上的遮蔽电极、设置于遮蔽电极上的中间介电层、设置于中间介电层上的栅极介电层及设置于中间介电层上的栅极电极。

Description

半导体结构及其形成方法
技术领域
本发明是关于半导体结构及其形成方法，特别是关具有高崩溃电压的半导体结构及其形成方法。
背景技术
由于沟槽式金属氧化物半导体场效晶体管(metal oxide semiconductor fieldeffect transistor，MOSFET)具有沟槽结构，所以能降低元件间距(pitch)及栅极-漏极间电容(gate-to-drain capacitor)，进而有效降低导通电阻(on-state resistance)与开关损耗(switching loss)。
在沟槽式MOSFET中，遮蔽栅极沟槽式(shielded gate trench，SGT)MOSFET能够借由电荷平衡效应来调整电场的分布。举例而言，由于在SGT-MOSFET中设置遮蔽电极(shieldelectrode)在栅极电极的下方作为场板，且前述遮蔽电极受到介电层围绕而产生硅空乏区，所以能借由硅空乏区的范围来调整电场的分布。然而，SGT-MOSFET的崩溃电压仍难以符合高压应用。
是以，虽然现存的半导体结构及其形成方法已逐步满足它们既定的用途，但它们仍未在各方面皆彻底的符合要求。因此，关于半导体结构及其形成方法仍有一些问题需要克服。
发明内容
本申请提供一种具有高崩溃电压的半导体结构及其形成方法，以解决一般SGT-MOSFET的崩溃电压不足的问题。举例而言，由于SGT-MOSFET的通道长度较短，因此可能会产生击穿(punch through)的问题。
鉴于上述问题，本申请借由设置第一导电插塞及第二导电插塞的技术手段，来实现提升半导体结构的崩溃电压的效果。具体而言，在外延层中且在邻近晶体管结构处设置第一导电插塞，并在晶体管结构下方设置第二导电插塞。因此，在以剖面图观察时，第一导电插塞的上部及晶体管结构可视为SGT-MOSFET结构，且第一导电插塞的下部与第二导电插塞可视为接面场效晶体管(junction field-effect transistor，JFET)结构。所以，本申请的半导体结构能够视为将SGT-MOSFET结构与JFET结构进行串联之后的半导体结构。如此一来，在本申请的半导体结构同时包括SGT-MOSFET结构及JFET结构之两者，也就是设置有第一导电插塞及第二导电插塞的情况下，能提高本申请的半导体结构的崩溃电压，而提升半导体结构的应用广泛性。
根据一些实施例，提供半导体结构。所述半导体结构包括基板、外延层、第一导电插塞、第二导电插塞及晶体管结构。基板具有第一导电型态。外延层具有第一导电型态且设置在基板上。第一导电插塞具有不同于第一导电型态的第二导电型态且设置于外延层中。第二导电插塞具有第二导电型态且设置于外延层中。第二导电插塞与第一导电插塞交错设置且彼此分离。晶体管结构设置于外延层中且直接设置于第二导电插塞上。晶体管结构包括：衬层、遮蔽电极、中间介电层、栅极介电层及栅极电极。衬层与第二导电插塞接触。遮蔽电极具有第一导电型态且设置于衬层上。中间介电层设置于遮蔽电极上。栅极电极具有第一导电型态且设置于中间介电层上。衬层及中间介电层环绕遮蔽电极。
根据一些实施例，提供半导体结构的形成方法。所述半导体结构的形成方法包括：形成第一掩膜层及外延层在基板上。形成第一沟槽及第二沟槽在第一掩膜层及外延层中。沉积导电材料在第一沟槽及第二沟槽中，以形成在第一沟槽中的第一导电插塞及在第二沟槽中的第二导电插塞。移除第二导电插塞，以使第二导电插塞的顶表面低于外延层的顶表面。形成晶体管结构在第二导电插塞上。
本申请的半导体结构可应用于多种类型的半导体装置，为让本申请的部件及优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。
附图说明
借由以下的详述配合所附图式，能够更加理解本申请实施例的观点。值得注意的是，根据工业上的标准惯例，一些部件(feature)可能没有按照比例绘制。事实上，为了能清楚地讨论，不同部件的尺寸可能被增加或减少。
图1至图10是根据本申请的一些实施例，绘示在各个阶段形成半导体结构的剖面示意图。
图11A是根据本申请的一些实施例，绘示半导体结构的剖面示意图。
图11B是根据本申请的一些实施例，绘示半导体结构的等效电路图。
图11C是根据本申请的一些实施例，绘示半导体结构的空乏区分布示意图。
图12是根据本申请的一些实施例，绘示半导体结构的俯视示意图。
图13是根据本申请的一些实施例，绘示半导体结构的剖面示意图。
附图标号：
1,2:半导体结构
100:基板
200:外延层
201:第一掩膜层
202:第二掩膜层
203:图案化光阻
210:第一沟槽
220:第二沟槽
300:导电材料
310:第一导电插塞
320:第二导电插塞
400:衬层
400’:栅极介电层
500:遮蔽电极
600:中间介电层
700:栅极电极
800:半导体层
810:第一掺杂区
820:第二掺杂区
821:第一子掺杂区
822:第二子掺杂区
830:层间介电层
840:金属层
911:第一栅极接触物
912:第二栅极接触物
920:源极接触物
930:漏极接触物
D1:第一漏极
D2:第二漏极
h1:第一高度
h2:第二高度
G1:第一栅极
G2:第二栅极
PO:夹止位置
S1:第一源极
S2:第二源极
R1:第一区域
R2:第二区域
R3:第一空乏区
R4:第二空乏区
具体实施方式
以下本申请提供了很多不同的实施例或范例，用于实施所提供的半导体结构的不同部件。各部件及其配置的具体范例描述如下，以简化本申请实施例。当然，这些仅仅是范例，并非用以限定本申请。举例而言，叙述中若提及第一部件形成在第二部件之上，可能包括第一部件及第二部件直接接触的实施例，也可能包括额外的部件形成在第一部件及第二部件之间，使得它们不直接接触的实施例。此外，本申请实施例可能在不同的范例中重复元件符号及/或字符。如此重复是为了简明及清楚，而非用以表示所讨论的不同实施例及/或态样之间的关系。
以下描述实施例的一些变化。在不同图式及说明的实施例中，相似的元件符号被用来标明相似的元件。可以理解的是，在方法的之前、期间中、之后可以提供额外的操作，且一些叙述的操作可为了前述方法的其他实施例被取代或删除。
再者，空间上的相关用语，例如“在…上”、“在…下”、“在…上方”、“在…下方”及类似的用词，除了包括图式绘示的方位外，也包括使用或操作中的装置的不同方位。当装置被转向至其他方位时(旋转90度或其他方位)，则在此所使用的空间相对描述可同样依旋转后的方位来解读。在此，“大约”、“实质上”或其类似用语通常表示在一给定值或范围的20％之内，较佳是10％之内，且更佳是5％之内，或3％之内，或2％之内，或1％之内，或0.5％之内。应注意的是，说明书中所提供的数量为大约的数量，亦即在没有特定说明“大约”、“实质上”或其类似用语的情况下，仍可隐含“大约”、“实质上”或其类似用语的含义。
图1至图10是根据本申请的一些实施例，绘示在各个阶段形成半导体结构1的剖面示意图。
参照图1，在基板100上依序形成外延层200及第一掩膜层201。在一些实施例中，基板100可以为或包括块材半导体(bulk semiconductor)基板、绝缘体上覆半导体(semiconductor-on-insulator，SOI)基板或其类似基板。一般而言，绝缘体上覆半导体基板包括形成于绝缘体上的半导体膜层。举例而言，前述绝缘层可包括或可为氧化硅(silicon oxide)层、氮化硅(silicon nitride)层、多晶硅(poly-silicon)层或其组合，且提供前述绝缘层于硅(silicon)基板或氮化铝(AlN)基板上。基板100可为经掺杂的基板或未掺杂的基板。举例而言，使用P型或N型掺质(dopant)来掺杂。
基板100亦可为其他种类的基板，例如多层(multi-layered)基板或渐变(gradient)基板。在一些实施例中，基板100可为元素半导体，且前述元素半导体可包括：硅(silicon)、锗(germanium)；基板100亦可为化合物半导体，且前述化合物半导体可包括：举例而言，碳化硅(silicon carbide)、砷化镓(gallium arsenide)、磷化镓(galliumphosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indiumantimonide)，但不限于此；基板100亦可为合金半导体，且前述合金半导体可包括：举例而言，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其任意组合，但不限于此。在一些实施例中，基板100为硅基板。
在一些实施例中，外延层200可包括硅、锗、硅锗、III-V族化合物或其组合。前述外延层200可借由诸如有机金属化学气相沉积(Metal Organic Chemical VaporDeposition，MOCVD)、原子层沉积(Atomic Layer Deposition，ALD)、分子束外延(Molecular Beam Epitaxy，MBE)、液相外延(Liquid Phase Epitaxy，LPE)、其组合、或其类似工艺的沉积工艺或外延工艺来形成。
在一些实施例中，可进一步形成半导体层800在外延层200中，或者可形成在外延层200上方。在一些实施例中，可在形成第一掩膜层201之前或之后形成半导体层800。在一些实施例中，半导体层800与外延层200的材料及形成工艺可为相同或不同。
在一些实施例，基板100及外延层200可具有第一导电型态，且半导体层800可具有不同于第一导电型态的第二导电型态。在一些实施例中，基板100及外延层200具有的第一导电型态为N型，则半导体层800具有的第二导电型态为P型。在一些实施例中，基板100及外延层200具有的第一导电型态为P型，则半导体层800具有的第二导电型态为N型。第一导电型态与第二导电型态可依据需求调整，同时，掺杂浓度、掺杂深度及掺杂区域的大小亦可依据需求调整。为了便于说明，在后续实施例中，以基板100及外延层200具有N型导电型态，且半导体层800具有P型导电型态来描述。
如图1所示，在一些实施例中，可直接形成第一掩膜层201在外延层200上。在一些实施例中，第一掩膜层201可包括或可为诸如氧化硅的氧化物、诸如氮化硅的氮化物、诸如氮氧化硅的氮氧化物、其类似物或其组合。在一些实施例中，第一掩膜层201可为氧化硅。
参照图2，刻蚀第一掩膜层201，以图案化第一掩膜层201。在刻蚀工艺之后，第一掩膜层201可作为具有开口的图案化掩膜，并能够借由经图案化的第一掩膜层201来刻蚀外延层200，而在外延层200中形成第一沟槽210及第二沟槽220。在一些实施例中，以剖面图观察时，第一沟槽210及第二沟槽220彼此交错且彼此分离。在一些实施里中，以俯视图观察时，第一沟槽210可环绕第二沟槽220。举例而言，以俯视图观察时，第一沟槽210可包括具有封闭形状的一部分，且第二沟槽220可设置于具有封闭形状的前述部分中。
具体而言，在一些实施例中，先形成图案化光阻(未显示出)在第一掩膜层201上，并借由图案化光阻作为刻蚀掩膜来图案化第一掩膜层201。接着，借由经图案化的第一掩膜层201作为刻蚀掩膜来刻蚀在第一掩膜层201下方的外延层200，以在第一掩膜层201及外延层200中形成第一沟槽210及第二沟槽220。在一些实施例中，第一沟槽210及第二沟槽220贯穿第一掩膜层201且未贯穿外延层200。在一些实施例中，第一沟槽210及第二沟槽220的底表面可高于基板100的顶表面。然后，可借由诸如灰化的移除工艺来移除图案化光阻。
在一些实施例中，刻蚀工艺可包括干法刻蚀、湿法腐蚀或其他刻蚀工艺。干法刻蚀可包含但不限于等离子体刻蚀、无等离子体气体刻蚀、溅射刻蚀(sputter etching)、离子研磨(ion milling)、反应离子刻蚀(reactive ion etching，RIE)。湿法腐蚀可包含但不限于使用酸性溶液、碱性溶液或是溶剂来移除待移除结构的至少一部分。
需特别说明的是，如图2所示，第一沟槽210的宽度可小于第二沟槽220的宽度，然本申请不限于此。第一沟槽210的宽度可实质上等于或大于第二沟槽220的宽度。在一些实施例中，可借由调整第一沟槽210及第二沟槽220的深度及宽度，来获得具有较大深宽比的沟槽，而利于在后续填充导电材料时能够减少空隙或接缝的产生，进而提升半导体结构的可靠性。另外，第一沟槽210的深度及宽度可用于调整后续形成于第一沟槽210中的第一导电插塞310的电阻及/或电容。在一些实施例中，可调整第一沟槽210的深宽比，以使得在本申请的半导体结构于截止状态(off-state)下时，第一导电插塞310具有0位准。
继续参照图2，沉积导电材料300在第一沟槽210及第二沟槽220中，以形成在第一沟槽210中的第一导电插塞310及在第二沟槽220中的第二导电插塞320。具体而言，在一些实施例中，毯覆式地沉积导电材料300在第一掩膜层201上且第一沟槽210及第二沟槽220中。接着，执行移除工艺以移除导电材料300的一部份，来暴露第一掩膜层201的顶表面。
在一些实施例中，移除工艺可为平坦化工艺。因此，可借由执行平坦化工艺来移除导电材料300而暴露第一掩膜层201的顶表面，并形成第一导电插塞310及第二导电插塞320。在此实施例中，第一掩膜层201、第一导电插塞310及第二导电插塞320的顶表面可实质上齐平。或者，可因为执行平坦化工艺而存在的刻蚀选择比的差异，使得第一导电插塞310及第二导电插塞320的顶表面实质上低于第一掩膜层201的顶表面。在另一些实施例中，移除工艺可为回蚀工艺。借由回蚀工艺来移除位于第一掩膜层201上的导电材料，以暴露第一掩膜层201的顶表面及侧表面，且使得第一导电插塞310及第二导电插塞320的顶表面实质上低于第一掩膜层201的顶表面。
在一些实施例中，导电材料300可包括多晶硅、非晶硅、金属、金属氮化物、导电金属氧化物、其他合适的材料或其组合。在一些实施例中，导电材料300可为多晶硅。需特别说明的是，在本申请中，由于在后续会利用因不同导电类型的半导体材料相互接触而产生的空乏区(depleting region)，来调整夹止(pinched off)位置，因此在本申请的基板100及外延层200具有第一导电类型的情况下，导电材料300具有不同于第一导电类型的第二导电类型。在一些实施例中，基板及外延层具有N型导电类型，因此导电材料300具有P型导电类型。举例而言，导电材料300可为P型多晶硅。
在一些实施例中，第一导电插塞310及第二导电插塞320设置于外延层200中。第一导电插塞310与基板100彼此分离。第二导电插塞320与基板100彼此分离。第一导电插塞310的底表面可与基板100的顶表面间隔一距离。第二导电插塞320的底表面可与基板100的顶表面间隔一距离。换句话说，外延层200介于第一导电插塞310与基板100之间且介于第二导电插塞320与基板100之间。在一些实施例中，第一导电插塞310及第二导电插塞320的底表面齐平，以利于控制夹止位置在外延层200中。
在一些实施例中，以剖面图观察时，第一导电插塞310及第二导电插塞320可交错设置。在一些实施例中，第一导电插塞310及第二导电插塞320可物理上地彼此分离。在一些实施例中，第一导电插塞310与外延层200直接接触。在一些实施例中，第二导电插塞320与外延层200直接接触。因此，在第二导电插塞320与外延层200直接接触的情况下，可在本申请的半导体结构中形成JFET结构，并使得外延层200作为JFET结构的通道(channel)。在一些实施例中，如图2所示的多个第一导电插塞310可彼此分离或彼此连接。
参照图3，可形成第二掩膜层202在第一掩膜层201上，以覆盖第一掩膜层201的顶表面及侧表面、第一导电插塞310的顶表面及第二导电插塞320的顶表面。在一些实施例中，第二掩膜层202的材料及形成方法可与第一掩膜层201的材料及形成方法相同或不同。接着，形成图案化光阻203在第二掩膜层202上。在一些实施例中，图案化光阻203具有开口，且所述开口对应图案化光阻203下方的第二导电插塞320设置。换句话说，图案化光阻203的开口用于后续暴露第二导电插塞320的顶表面。
参照图4，可借由图案化光阻203作为刻蚀掩膜，以移除第二掩膜层202的一部分，来图案化第二掩膜层202。在一些实施例中，图案化第二掩膜层202暴露第二导电插塞320的顶表面。第二掩膜层202可覆盖第一掩膜层201的顶表面及侧表面及第一导电插塞310的顶表面。因此，借由设置第二掩膜层202在第一导电插塞310上，可避免第一导电插塞310受到后续刻蚀工艺的损伤。在另一些实施例中，第二掩膜层202可设置在第一导电插塞310上且暴露第一掩膜层201的顶表面。在又一些实施例中，第二掩膜层202可设置在第一导电插塞310上，且第二掩膜层202可覆盖第一掩膜层201的顶表面的一部分并暴露第一掩膜层201的顶表面的另一部分。因此，可提升形成第二掩膜层202的工艺容忍度。
参照图5，借由使用第二掩膜层202及位于第二掩膜层202下方的第一掩膜层201作为刻蚀掩膜，来移除第二导电插塞320的一部分。换句话说，借由第二掩膜层202及第一掩膜层201来回蚀第二导电插塞320，使得第二导电插塞320的顶表面可实质上低于外延层200的顶表面。在一些实施例中，回蚀的深度可依据后续电性需求来调整。如图5所示，第一导电插塞310可具有第一高度h1，且第二导电插塞320可具有第二高度h2，且第一高度h1可大于第二高度h2。接着，可借由诸如灰化工艺的移除工艺来移除图案化光阻203。在一些实施例中，第一导电插塞310的顶表面可高于第二导电插塞320的顶表面。
参照图6，形成晶体管结构在外延层200中的第二沟槽220中且形成在第二导电插塞320上。具体而言，晶体管结构可直接设置在第二导电插塞320上，以与第二导电插塞320接触。在一些实施例中，所述晶体管结构可为金属氧化物半导体场效晶体管(MOSFET)结构。举例而言，晶体管结构可包括如图6所示的衬层400及遮蔽电极500与如图7所示的中间介电层600、栅极介电层400’及栅极电极700。需特别说明的是，虽然本申请显示晶体管结构可为SGT-MOSFET结构，然本申请不限制于此。举例而言，在一些实施例中，可省略遮蔽电极500，以直接形成沟槽式MOSEFT结构在第二沟槽220中。
如图6所示，可顺应性地(conformally)形成衬层400在如图4所示的第二沟槽220中。具体而言，在一些实施例中，可顺应性地形成衬层400在第二导电插塞320的顶表面及外延层200的侧表面上。衬层400可与第二导电插塞320的顶表面直接接触。在一些实施例中，衬层400可借由沉积工艺或热氧化工艺来形成。沉积工艺可为低压化学气相沉积法(lowpressure chemical vapor deposition，LPCVD)、低温化学气相沉积法(low temperaturechemical vapor deposition，LTCVD)、快速升温化学气相沉积法(rapid thermalchemical vapor deposition，RTCVD)、PECVD、原子层沉积法(atomic layer deposition，ALD)或其它合适的沉积工艺。在一些实施例中，衬层400由热氧化工艺形成，因此衬层400可暴露第一掩膜层201及第二掩膜层202的侧表面。在另一些实施例中，衬层400由沉积工艺形成，因此衬层400可覆盖第一掩膜层201及第二掩膜层202的侧表面。
在一些实施例中，衬层400可包括或可为诸如氧化硅的氧化物、诸如氮化硅的氮化物、诸如氮氧化硅的氮氧化物、介电材料、其它任何合适的介电材料或其组合。前述介电材料可包括金属氧化物、金属氮化物、金属硅化物、过渡金属氧化物、过渡金属氮化物、过渡金属硅化物、金属的氮氧化物、金属铝酸盐、其类似物或其组合。在一些实施例中，衬层400可为氧化硅。在一些实施例中，衬层400可视为本申请的半导体结构中的遮蔽电极介电层。
接续上述，如图6所示，形成遮蔽电极500在衬层400上。遮蔽电极500可借由化学气相沉积、溅射法、电阻加热蒸镀法、电子束蒸镀法、或其它任何适合的沉积工艺来形成。在一些实施例中，遮蔽电极500的顶表面可低于外延层200的顶表面。在一些实施例中，可先毯覆式地形成遮蔽电极材料在衬层400形成的沟槽中，接着执行回蚀(etch back)工艺，来形成遮蔽电极500。在一些实施例中，遮蔽电极材料可包括多晶硅、非晶硅、金属、金属氮化物、导电金属氧化物、其他合适的材料或其组合。在一些实施例中，遮蔽电极500可为多晶硅。在一些实施例中，遮蔽电极500具有与基板100相同的第一导电型态。具体而言，遮蔽电极500为经N型掺质掺杂的N型多晶硅。换句话说，遮蔽电极500与第一导电插塞310及第二导电插塞320具有相反的导电型态。
参照图7，接续上述，在一些实施例中，可移除衬层400的一部分，使得衬层400的顶表面与遮蔽电极500的顶表面实质上齐平。换句话说，可借由移除衬层400来暴露外延层200的侧表面。在另一些实施例中，衬层400的顶表面可低于遮蔽电极500的顶表面。在一些实施例中，可形成中间介电层600在遮蔽电极500上。中间介电层600可覆盖遮蔽电极500的顶表面及衬层400的顶表面。在一些实施例中，形成中间介电层600的材料与形成方法可与形成衬层400的材料与形成方法相同或不同。在一些实施例中，中间介电层600可为氧化硅。在一些实施例中，可借由热氧化工艺或沉积工艺来形成中间介电层600。接着，可形成栅极介电层400’在中间介电层600上。形成栅极介电层400’的材料与形成方法可与形成衬层400及/或中间介电层600的材料与形成方法相同或不同。在一些实施例中，借由热氧化工艺或沉积工艺来形成栅极介电层400’。在一些实施例中，栅极介电层400’可覆盖外延层200的侧表面。栅极介电层400’可暴露中间介电层600的顶表面。在另一些实施例中，栅极介电层400’可进一步覆盖中间介电层600的顶表面。可借由调整栅极介电层400’的厚度来调整后续形成的栅极电极700的宽度。如图7所示，栅极介电层400’的厚度可小于衬层400的厚度，因此后续形成的栅极电极700的宽度可大于遮蔽电极500的宽度，以获得优异的电性条件，然本申请不限于此。
接续上述，在一些实施例中，可形成栅极电极700在中间介电层600上。在一些实施例中，形成栅极电极700的材料与形成方法与形成遮蔽电极500的材料与形成方法可为相同或不同。在一些实施例中，栅极电极700具有与遮蔽电极500相同的第一导电型态。具体而言，栅极电极700为N型多晶硅。换句话说，遮蔽电极500及栅极电极700之两者的导电型态与第一导电插塞310及第二导电插塞320之两者的导电型态不同。在一些实施例中，衬层400及中间介电层600可共同环绕遮蔽电极500。具体而言，衬层400可覆盖遮蔽电极500的底表面及侧表面且中间介电层600可覆盖遮蔽电极500的顶表面。
参照图8，可进一步执行移除工艺，以暴露第一导电插塞310、第二导电插塞320及栅极电极700的顶表面。在一些实施例中，移除工艺可为平坦化工艺，以使外延层200、第一导电插塞310、栅极介电层400’及栅极电极700的顶表面实质上齐平。在另一些实施例中，可沉积诸如层间介电层的其他层，并执行刻蚀工艺来形成所需的电性互连结构。
参照图9，可形成半导体层800、第一掺杂区810及第二掺杂区820于外延层200的远离基板100的表面处。在一些实施例中，形成半导体层800、第一掺杂区810及/或第二掺杂区820的方式包括离子植入(ion implantation)或扩散(diffusion)工艺，但不限于此。另外，还可借由快速热退火(rapid thermal annealing，RTA)工艺来活化被植入的掺质。
在一些实施例中，半导体层800可具有第二导电类型，且可介于第一导电插塞310及第二导电插塞320之间。在一些实施例中，形成第一掺杂区810在半导体层800上，且第一掺杂区810具有第一导电型态。第一掺杂区810可与栅极介电层400’直接接触。形成第二掺杂区820在半导体层800上，且第二掺杂区820具有不同于第一导电形态的第二导电形态。第二掺杂区820可与第一掺杂区810直接接触。在一些实施例中，第一掺杂区810及/或第二掺杂区820的掺杂浓度可大于半导体层800的掺杂浓度。具体而言，当基板100与外延层200为N型，半导体层800为P型，则第一掺杂区810可为重掺杂的N+型态，且第二掺杂区820可为重掺杂的P+型态。
在一些实施例中，第二掺杂区820可包括第一子掺杂区821及第二子掺杂区822。在一些实施例中，可掺杂具有第二导电型态的掺质至半导体层800的上部中，以形成第一子掺杂区821。可掺杂具有第二导电型态的掺质至第一导电插塞310的上部，以形成第二子掺杂区822。换句话说，可借由直接将掺质进一步掺杂至第一导电插塞310的一部分来形成第二掺杂区820。在一些实施例中，第二掺杂区820的宽度大于第一导电插塞310的宽度。
参照图10，在一些实施例中，可形成层间介电(interlayer dielectric)层830于栅极电极700、栅极介电层400’及第一掺杂区810上。在一些实施例中，用于形成层间介电层830的材料及工艺可与用于形成衬层400及/或中间介电层600的材料及形成方法相同或不同。如图10所示，可进一步形成金属层840于层间介电层830上，且金属层840可与第二掺杂区820电性连接，以获得半导体结构1。在一些实施例中，金属层840可进一步包括贯穿层间介电层830的接触插塞(未显示出)。在一些实施例中，金属层840可包括金属材料、导电材料、其他合适的材料或其组合。在一些实施例中，可执行进一步工艺于半导体结构1上。
参照图11A，可进一步形成接触物于半导体结构1上。在一些实施例中，接触物可包括金属材料、导电材料、其他合适的材料或其组合。在一些实施例中，可形成第一栅极接触物911及第二栅极接触物912在栅极电极700上，以使栅极电极700分别与第一栅极接触物911及第二栅极接触物912电性连接。在一些实施例中，可形成源极接触物920在第二掺杂区820上，以使源极接触物920与第二掺杂区820及第一导电插塞310电性连接。
在一些实施例中，可形成漏极接触物930在基板100下方，以使漏极接触物930与基板100电性连接。在一些实施例中，遮蔽电极500可与源极接触物920电性连接，使得遮蔽电极500作为源极遮蔽电极。换句话说，遮蔽电极500可实质上与第一导电插塞310电性连接。在一些实施例中，可对漏极接触物930施加电压，且源极接触物920、第二掺杂区820及第一导电插塞310可共同接地。
如图11A所示，借由以虚线显示的第一区域R1及第二区域R2来例示性说明本申请的半导体结构1中的结构。在第一区域R1中的结构可视为具有N型通道的SGT-MOSFET结构，且在第二区域R2中的结构可视为具有N型通道的JFET结构。因此，本申请的半导体结构1中包括经串联的SGT-MOSFET结构及JFET结构，以借由额外设置JFET结构来提升半导体结构1的崩溃电压。
在一些实施例中，在第一区域R1中，第一导电插塞310的上部可视为SGT-MOSFET结构中的源极电极，也就是视为后续图11B中的第一源极S1。栅极电极700可视为SGT-MOSFET结构中的栅极电极，也就是视为后续图11B中的第一栅极G1。在一些实施例中，在第二区域R2中，第一导电插塞310的下部可视为JFET结构中的栅极电极，也就是视为后续图11B中的第二栅极G2。第二导电插塞320可视为JFET结构中的基板，也就是JFET结构中的另一栅极。介于第一导电插塞310的下部及第二导电插塞320之间的外延层200可视为JFET结构中的N形通道。在一些实施例中，漏极接触物930可视为后续图11B中的第二漏极D2。在一些实施例中，后续图11B中的第一漏极D1及第二源极S2的位置可依据半导体结构1的电性需求来设置。
参照图11B，显示半导体结构1中的第一区域R1及第二区域R2的等效电路示意图。如图11B所示，诸如电子的多数载子流至第一区域R1中的第一源极S1及第二区域R2中的第二源极S2，因此SGT-MOSFET结构及JFET结构为串联。因此，在本申请中，可借由额外设置作为源极电极的第一导电插塞310及浮置(floating)的第二导电插塞320，来额外设置JFET结构于SGT-MOSFET结构下方，进而提升崩溃电压。
参照图11C，显示半导体结构1在截止状态下的空乏区分布示意图。在一些实施例中，在截止状态中，第一导电插塞310与外延层200之间形成第一空乏区R3。第二导电插塞320与外延层200之间形成第二空乏区R4。需特别说明的是，本申请借由控制第一导电插塞310及/第二导电插塞320的尺寸、深度、掺质种类、掺杂浓度及或其他类似条件，使得第一空乏区R3与第二空乏区R4在夹止位置PO处直接接触，且前述夹止位置PO位于外延层200中。因此，能够将靠近漏极接触物930的通道被夹止，而呈现饱和的定电流。由于前述夹止位置PO位于外延层200中，所以在到达半导体装置的突崩溃(avalanche breakdown)之前，JFET结构已经完全空乏，而使得半导体结构1的崩溃电压提升。
在一些实施例中，由于第一导电插塞310可实质上环绕第二导电插塞320，且第一导电插塞310与第二导电插塞320不接触，而使得第二导电插塞320为浮置(floating)。因此第一空乏区R3可实质上环绕第二空乏区R4。据此，在第一空乏区R3与第二空乏区R4接触的位置上产生的夹止位置PO亦可环绕第二导电插塞320，而可环绕SGT-MOSFET结构的主动区，避免半导体结构1在未产生夹止位置PO处崩溃。
参照图12，显示半导体结构1的俯视示意图。为了便于说明，仅显示第一导电插塞310、栅极介电层400’、栅极电极700及半导体层800。如图12所示，第一导电插塞310可环绕栅极电极700。搭配图10所示，由于遮蔽电极500及第二导电插塞320设置在栅极电极700下方，因此第一导电插塞310可环绕遮蔽电极500及第二导电插塞320。在第一导电插塞310具有封闭形状的一部分的情况下，可以完全围绕SGT-MOSFET结构中的主动区域。在一些实施例中，具有封闭形状的前述部分可为环状或框状。在一些实施例中，第一导电插塞310可包括多个彼此连接的具有封闭形状的部分。在一些实施例中，相邻的SGT-MOSFET结构可共用具有封闭形状的前述部分。在另一些实施例中，以俯视图观察时，第一导电插塞310可为彼此平行的条状形状。
参照图13，显示半导体结构2。为了简要说明，相同或相似的元件符号不予赘述。在一些实施例中，半导体结构2中的栅极电极700的宽度可实质上等于遮蔽电极500的宽度。在一些实施例中，栅极介电层400’的厚度可实质上等于衬层400的厚度，因此栅极电极700的宽度可实质上等于遮蔽电极500的宽度。在一些实施例中，本申请的半导体结构1、2可适用于超高压应用。
综上所述，根据本申请的一些实施例，借由设置第一导电插塞310及第二导电插塞320，进而降低崩溃电压，来达到提升半导体结构的可靠性的目的。举例而言，借由形成彼此串联的SGT-MOSFET结构及JFET结构，来增加额外的电阻及/或电容，进而提升半导体结构整体的崩溃电压。
本申请的保护范围并未局限于说明书内所述特定实施例中的工艺、机器、制造、物质组成、装置、方法及步骤，本领域技术人员可从本申请一些实施例的公开内容中理解现行或未来所发展出的工艺、机器、制造、物质组成、装置、方法及步骤，只要可以在此处所述实施例中实施大抵相同功能或获得大抵相同结果皆可根据本申请一些实施例使用。因此，本申请的保护范围包括前述工艺、机器、制造、物质组成、装置、方法及步骤。另外，每一申请专利范围构成个别的实施例，且本申请的保护范围也包括各个申请专利范围及实施例的组合。
以上概述数个实施例，以便本领域技术人员可以更理解本申请实施例的观点。在所属技术领域中具有通常知识者应该理解，他们能以本申请实施例为基础，设计或修改其他工艺及结构，以达到与在此介绍的实施例相同目的及/或优点。在所属技术领域中具有通常知识者也应该理解到，此类等效的工艺及结构并无悖离本申请的精神与范围，且他们能在不违背本申请的精神及范围下，做各式各样的改变、取代及替换。

Claims (12)

1.一种半导体结构，其特征在于，包括：
一基板，具有一第一导电型态；
一外延层，具有所述第一导电型态且设置在所述基板上；
一第一导电插塞，具有不同于所述第一导电型态的一第二导电型态，设置于所述外延层中；
一第二导电插塞，具有所述第二导电型态，设置于所述外延层中，与所述第一导电插塞交错设置且彼此分离；以及
一晶体管结构，设置于所述外延层中，直接设置于所述第二导电插塞上，且所述晶体管结构包括：
一衬层，与所述第二导电插塞接触；
一遮蔽电极，具有所述第一导电型态且设置于所述衬层上；
一中间介电层，设置于所述遮蔽电极上；
一栅极介电层，设置于所述中间介电层上；以及
一栅极电极，具有所述第一导电型态且设置于所述中间介电层上，且所述衬层及所述中间介电层环绕所述遮蔽电极。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一导电插塞环绕所述第二导电插塞。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一导电插塞环绕所述遮蔽电极与所述栅极电极。
4.根据权利要求1所述的半导体结构，其特征在于，所述第一导电插塞与所述外延层之间形成一第一空乏区，所述第二导电插塞与所述外延层之间形成一第二空乏区，且所述第一空乏区与所述第二空乏区在一夹止位置处直接接触，且所述夹止位置位于所述外延层中。
5.根据权利要求1所述的半导体结构，其特征在于，所述第一导电插塞的顶表面高于所述第二导电插塞的顶表面。
6.根据权利要求1所述的半导体结构，其特征在于，还包括：
一半导体层，具有所述第二导电型态，设置于所述外延层中，且介于所述第一导电插塞及所述第二导电插塞之间；
一第一掺杂区，具有所述第一导电型态，设置于所述半导体层中，且与所述栅极介电层直接接触；
一第二掺杂区，具有所述第二导电型态，设置于所述第一导电插塞上；
一层间介电层，设置于所述栅极电极上；以及
一金属层，设置于所述层间介电层上。
7.一种半导体结构的形成方法，其特征在于，包括：
形成一第一掩膜层及一外延层在一基板上；
形成一第一沟槽及一第二沟槽在所述第一掩膜层及所述外延层中；
沉积一导电材料在所述第一沟槽及所述第二沟槽中，以形成在所述第一沟槽中的一第一导电插塞及在所述第二沟槽中的一第二导电插塞；
移除所述第二导电插塞，以使所述第二导电插塞的顶表面低于所述外延层的顶表面；以及
形成一晶体管结构在所述第二导电插塞上。
8.根据权利要求7所述的形成方法，其特征在于，还包括：
形成一第二掩膜层以覆盖所述第一导电插塞的顶表面；且
其中，借由所述第一掩膜层及所述第二掩膜层作为刻蚀掩膜，来移除所述第二导电插塞。
9.根据权利要求7所述的形成方法，其特征在于，形成所述晶体管结构在所述第二导电插塞上还包括：
顺应性地形成一衬层在所述第二导电插塞及所述外延层上；
形成一遮蔽电极在所述衬层上；
形成一中间介电层在所述遮蔽电极上；
形成一栅极介电层在所述中间介电层上；以及
形成一栅极电极在所述中间介电层上。
10.根据权利要求9所述的形成方法，其特征在于，还包括：
形成一半导体层在所述外延层中，且所述半导体层具有所述第二导电型态并介于所述第一导电插塞及所述第二导电插塞之间；
形成一第一掺杂区在所述半导体层上，且所述第一掺杂区具有所述第一导电型态；
形成一第二掺杂区在所述第一导电插塞上，且所述第二掺杂区具有所述第二导电型态；
形成一层间介电层在所述栅极电极上；以及
形成一金属层在所述层间介电层上。
11.根据权利要求10所述的形成方法，其特征在于，所述第二掺杂区还包括一第一子掺杂区及一第二子掺杂区，且形成所述第二掺杂区还包括：
掺杂具有所述第二导电型态的掺质至所述半导体层的上部中，以形成所述第一子掺杂区；以及
掺杂具有所述第二导电型态的掺质至所述第一导电插塞的上部，以形成所述第二子掺杂区。
12.根据权利要求8所述的形成方法，其特征在于，在形成所述第二掩膜层之前，所述方法还包括：
移除所述第一导电插塞及所述第二导电插塞，以使所述第一导电插塞及所述第二导电插塞的顶表面低于所述第一掩膜层的顶表面。
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