CN116454117A - 沟槽型mosfet器件 - Google Patents
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- 238000005192 partition Methods 0.000 claims abstract description 70
- 239000004065 semiconductor Substances 0.000 claims abstract description 52
- 230000000903 blocking effect Effects 0.000 claims 3
- 230000005684 electric field Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 14
- 239000000758 substrate Substances 0.000 description 10
- 238000000034 method Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
本申请涉及一种沟槽型MOSFET器件，沟槽型MOSFET器件包括第一表面、第二表面、在第一表面与第二表面之间层叠设置的第一半导体层和第二半导体层、由第一表面向第二表面延伸设置的多个第一沟槽和多个第二沟槽。第一半导体层为阱区，第一沟槽和第二沟槽通过阱区间隔设置。第一沟槽内设置有栅极，第二沟槽设置有源极连接部和掺杂层，掺杂层至少位于第二沟槽底部，掺杂层为第二掺杂类型。第二半导体层内设置有隔断部，隔断部至少与第一沟槽间隔设置，隔断部沿沟槽型MOSFET器件厚度方向上的投影至少与第一沟槽沿厚度方向上投影的边缘交叠，隔断部为第二掺杂类型。根据本申请能够提高器件的可靠性。
Description
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种沟槽型MOSFET器件。
背景技术
碳化硅（SiC）功率金属氧化物半导体场效应晶体管（Metal Oxide SemiconductorField Effect Transistor，MOSFET）以击穿电压高、开关速度快、热导率高、低导通电阻、低开关损耗和低驱动功率等特点，成为发展最成熟且最具有应用前景的SiC功率器件。
MOSFET器件可包括平面栅MOSFET器件和沟槽型MOSFET器件。相对于平面栅MOSFET器件，沟槽型MOSFET器件消除了结型场效应管（PN Junction Field Effect Transistor，JFET）电阻，具有更高的导通电阻和更高的功率密度。
相关技术中，沟槽型MOSFET器件的栅极沟槽结构底部拐角的氧化层电场集中，极易承受巨大的电场强度，导致栅极沟槽结构底部拐角的氧化层可靠性低，进而影响器件的可靠性。
发明内容
本申请实施例提供的沟槽型MOSFET器件，能够提高栅极沟槽结构底部拐角的氧化层的可靠性，进而提高器件的可靠性。
一方面，根据本申请实施例提出了一种沟槽型MOSFET器件，包括第一表面、第二表面、在第一表面与第二表面之间层叠设置的第一半导体层和第二半导体层、由第一表面向第二表面延伸设置的多个第一沟槽和多个第二沟槽，第二半导体层为第一掺杂类型，第一半导体层为第二掺杂类型，第一半导体层为阱区，第一沟槽和第二沟槽通过阱区间隔设置，第一沟槽内设置有栅极，第二沟槽设置有源极连接部和掺杂层，掺杂层至少位于第二沟槽底部，掺杂层为第二掺杂类型，第二半导体层内设置有隔断部，隔断部至少与第一沟槽间隔设置，隔断部沿沟槽型MOSFET器件厚度方向上的投影至少与第一沟槽沿厚度方向上投影的边缘交叠，隔断部为第二掺杂类型。
根据本申请实施例的一个方面，第二沟槽的数量包括两个，两个第二沟槽沿第一方向分设于第一沟槽的两侧，第一方向与厚度方向相交。
根据本申请实施例的一个方面，第二沟槽沿厚度方向至第一表面的距离大于第一沟槽沿厚度方向至第一表面的距离。
根据本申请实施例的一个方面，第二沟槽沿厚度方向至第一表面的距离大于或等于隔断部沿厚度方向至第一表面的距离。
根据本申请实施例的一个方面，第一沟槽沿厚度方向上投影位于隔断部沿厚度方向上的投影内。
根据本申请实施例的一个方面，隔断部包括多个子隔断部，多个子隔断部分设于第一沟槽沿第一方向的两侧，相邻两个子隔断部间隔设置，第一方向与厚度方向相交。
根据本申请实施例的一个方面，沿第一方向，子隔断部以第一沟槽为中心对称设置。
根据本申请实施例的一个方面，隔断部与掺杂层间隔设置。
根据本申请实施例的一个方面，隔断部与至少部分掺杂层抵接设置。
根据本申请实施例的一个方面，第二沟槽包括第一子级沟槽和第二子级沟槽，第一子级沟槽由第一表面向第二表面延伸设置，第二子级沟槽位于第一子级沟槽背向第一表面的一侧，第一子级沟槽沿第一方向上的尺寸大于第二子级沟槽沿第一方向上的尺寸，掺杂层至少位于第二子级沟槽侧壁和底壁，第一方向与厚度方向相交。
根据本申请实施例的一个方面，隔断部与第二子级沟槽沿第一方向间隔设置。
根据本申请提供的沟槽型MOSFET器件中，沟槽型MOSFET器件包括第一半导体层、第二半导体层以及多个第一沟槽和第二沟槽。第二沟槽包括掺杂层，第二半导体层中包括隔断部，当沟槽型MOSFET器件处于反向偏压状态时，第二沟槽中的掺杂层与隔断部形成的耗尽区互相扩展并相连，使得漏极发出的电场线终止于耗尽区内，从而能够有效降低第一沟槽的沟槽底部拐角的氧化层的电场强度，进而提高第一沟槽的沟槽底部拐角的氧化层的可靠性，从而提高器件的可靠性。
附图说明
下面将参考附图来描述本申请示例性实施例的特征、优点和技术效果。
图1是本申请实施例提供的沟槽型MOSFET器件的一种结构示意图；
图2是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图；
图3是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图；
图4是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图；
图5是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图；
图6是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图；
图7是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图。
标记说明：
S1、第一表面；S2、第二表面；
11、第一半导体层；12、第二半导体层；
20、第一沟槽；21、栅极；22、第一氧化层；
30、第二沟槽；31、源极连接部；32、掺杂层；33、第二氧化层；34、第一子级沟槽；35、第二子级沟槽；
40、隔断部；41、子隔断部；
51、衬底； 52、第三半导体层；53、第四半导体层；54、介质层；55、源极结构；56、漏极结构；
X、第一方向。
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
沟槽型MOSFET器件的栅极沟槽的沟槽底部拐角的氧化层电场集中，极易承受巨大的电场强度，导致栅极沟槽结构的沟槽底部拐角的氧化层可靠性低，进而影响器件的可靠性。
具体而言，根据高斯定理，外延层的高电场会导致栅极氧化层上的电场增加，尤其是在栅极氧化层的沟槽底部拐角的电场更加集中，导致电场强度相较于周边区域更高，使得栅极氧化层更容易被击穿，严重降低器件对恶劣环境的静电效应以及电路中的高压尖峰的耐受能力，进而影响器件的可靠性。
为了更好地理解本申请，一方面，下面结合图1至图7根据本申请实施例的沟槽型MOSFET器件进行详细描述。
图1是本申请实施例提供的沟槽型MOSFET器件的一种结构示意图。
如图1所示，本申请实施例提供了一种沟槽型MOSFET器件，沟槽型MOSFET器件包括第一表面S1、第二表面S2、在第一表面S1与第二表面S2之间层叠设置的第一半导体层11和第二半导体层12、由第一表面S1向第二表面S2延伸设置的多个第一沟槽20和多个第二沟槽30。第二半导体层12为第一掺杂类型，第一半导体层11为第二掺杂类型。第一半导体层11为阱区，第一沟槽20和第二沟槽30通过阱区间隔设置。第一沟槽20内设置有栅极21，第二沟槽30设置有源极连接部31和掺杂层32，掺杂层32至少位于第二沟槽30底部，掺杂层32为第二掺杂类型。第二半导体层12内设置有隔断部40，隔断部40至少与第一沟槽20间隔设置，隔断部40沿沟槽型MOSFET器件厚度方向上的投影至少与第一沟槽20沿厚度方向上投影的边缘交叠，隔断部40为第二掺杂类型。
可选地，第一表面S1背向第二表面S2的一侧可以设置有源极结构55。第二表面S2背向第一表面S1的一侧可以设置有漏极结构56。
可选地，第一掺杂类型与第二掺杂类型相反，可以理解的是，第一掺杂类型为N型或P型的一者，第二掺杂类型为N型或P型的另一者。例如，第一掺杂类型为N型时，第二掺杂类型为P型。又例如，第一掺杂类型为P型时，第二掺杂类型为N型。
本申请实施例以第一掺杂类型为N型，第二掺杂类型为P型为例进行说明。在其他实施例中，第一掺杂类型可以为P型，第二掺杂类型可以为N型。
可选地，第二半导体层12内设置有P型的隔断部40，第二沟槽30中的掺杂层32也为P型。
在一些示例中，第二半导体层12与第一半导体层11层叠设置，第一半导体层11可以与第二沟槽30的掺杂层32接触设置，并且第一半导体层11为第二掺杂类型，换言之，第一半导体层11可以为P型的阱区。
在一些示例中，第二半导体层12朝向第一表面S1的一侧可设置衬底51。可选地，衬底51可为碳化硅衬底，也可以为除碳化硅衬底以外的其他衬底，在此不做限定。
在一些示例中，第一沟槽20内设置有栅极21，具体地，第一沟槽20的内壁上设置有第一氧化层22以及位于第一氧化层22背向内壁一侧的栅极21。可选地，第一氧化层22的材料可以包括氧化物。栅极21的材料可以包括多晶硅。
在一些示例中，第二沟槽30内设置有源极连接部31，具体地，第二沟槽30的内壁上设置有第二氧化层33，第二氧化层33背向第二沟槽30内壁的一侧设置源极连接部31。可选地，第二氧化层33的材料可以包括氧化物。源极连接部31的材料可以包括多晶硅。
可选地，掺杂层32可以位于第二沟槽30的底部。当然，掺杂层32也可以位于第二沟槽30的侧壁部。
可选地，第二半导体层12内设置的隔断部40可以在制作第二半导体层12的过程中一并制作而成。并且隔断部40至少与第一沟槽20间隔设置，使得隔断部40扩展形成耗尽区的过程中，耗尽区与第一沟槽20之间具有一定的距离，减小漏极电压下第一沟槽20角部的电场聚集的可能性。
在本申请实施例中，隔断部40沿沟槽型MOSFET器件厚度方向上的投影至少与第一沟槽20沿厚度方向上投影的边缘交叠，换言之，沿厚度方向，隔断部40至少遮挡第一沟槽20的边缘，从而保证隔断部40扩展形成的耗尽区至少可以遮挡第一沟槽20的沟槽底部拐角，从而提高隔断部40的可靠性。
需要说明的是，第一沟槽20的沟槽底部拐角为第一沟槽20的底壁与侧壁相连接的区域。可选地，第一沟槽20的底部与隔断部40之间的间距大于或者等于3μm。
可选地，沟槽型MOSFET器件还可包括：设置第一沟槽20靠近顶部的侧面外围区域的第一掺杂类型的第三半导体层52以及设置在第三半导体层52背向第一沟槽20的第二掺杂类型的第四半导体层53。
示例性地，第一半导体层11朝向第一表面S1的一侧设置有N型的第三半导体层52，第三半导体层52与第一沟槽20靠近顶部的外围区域接触设置。第三半导体层52背向第一沟槽20的一侧设置有P型的第四半导体层53。
可选地，沟槽型MOSFET器件还可包括：设置在第一沟槽20朝向第一表面S1的一侧，且与栅极21和第一氧化层22均接触的介质层54。可选地，介质层54的材料包括氧化物。
根据本申请提供的沟槽型MOSFET器件中，沟槽型MOSFET器件包括第一半导体层11、第二半导体层12以及多个第一沟槽20和第二沟槽30。第二沟槽30包括掺杂层32，第二半导体层12中包括隔断部40，当沟槽型MOSFET器件处于反向偏压状态时，第二沟槽30中的掺杂层32与隔断部40形成的耗尽区互相扩展并相连，使得漏极发出的电场线终止于耗尽区内，从而能够有效降低第一沟槽20的沟槽底部拐角的氧化层的电场强度，进而提高第一沟槽20的沟槽底部拐角的氧化层的可靠性，从而提高器件的可靠性。
如图1所示，在一些可选地实施例中，第二沟槽30的数量包括两个，两个第二沟槽30沿第一方向X分设于第一沟槽20的两侧，第一方向X与厚度方向相交。也就是说，在第一方向X上，在第一沟槽20的两侧均设置有第二沟槽30。如此，当沟槽型MOSFET器件处于反向偏压状态时，隔断部40与两侧的第二沟槽30均可扩展形成耗尽区，并且形成的耗尽区连接形成整体，形成整体的耗尽区能够有效降低第一沟槽20的沟槽底部拐角的氧化层的电场强度，进而提高第一沟槽20的沟槽底部拐角的氧化层可靠性，从而提高器件的可靠性。
如图1所示，在一些可选地实施例中，第二沟槽30沿厚度方向至第一表面S1的距离大于第一沟槽20沿厚度方向至第一表面S1的距离。
在本申请实施例中，由于第二沟槽30沿厚度方向至第一表面S1的距离大于第一沟槽20沿厚度方向至第一表面S1的距离，第二沟槽30中的掺杂层32扩展形成的耗尽区位于第一沟槽20朝向第二表面S2的一侧，提高对第一沟槽20的沟槽底部拐角的保护性能，有利于掺杂层32扩展的耗尽区与隔断部40扩展的耗尽区形成整体。
图2是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图。
如图1和图2所示，在一些可选地实施例中，第二沟槽30沿厚度方向至第一表面S1的距离大于或等于隔断部40沿厚度方向至第一表面S1的距离。
在本申请实施例中，由于第二沟槽30沿厚度方向至第一表面S1的距离大于或等于隔断部40沿厚度方向至第一表面S1的距离，第二沟槽30中掺杂层32扩展形成的耗尽区与隔断部40扩展形成的耗尽区连接形成整体的同时，耗尽区的边界更加平滑，使得电场更加平滑，减小耗尽区出现局部电场集中的可能性。
图3是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图。
如图3所示，在一些可选地实施例中，第一沟槽20沿厚度方向上投影位于隔断部40沿厚度方向上的投影内。
在本申请实施例中，当沟槽型MOSFET器件处于反向偏压状态时，隔断部40扩展形成的耗尽区至少可以将第一沟槽20朝向第二表面S2的一侧完全遮挡，提高对第一沟槽20的保护性能，减小第一沟槽20的沟槽底部拐角被击穿的可能性。
图4是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图。图5是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图。
如图4和图5所示，在一些可选地实施例中，隔断部40包括多个子隔断部41，多个子隔断部41分设于第一沟槽20沿第一方向X的两侧，相邻两个子隔断部41间隔设置，第一方向X与厚度方向相交。
在本申请实施例中，由于子隔断部41在基板上的投影至少与第一沟槽20在基板上的投影边缘交叠设置，使得沟槽型MOSFET器件处于反向偏压状态时，子隔断部41扩展形成的耗尽区至少能够保护第一沟槽20的沟槽底部拐角。并且，由于相邻两个字隔断部40间隔设置，因此，各子隔断部41均不会影响正向偏置时的导通通道。
可选地，子隔断部41的数量包括多个，示例性地，子隔断部41的数量包括2个、3个、4个或者更多。
可选地，第一沟槽20两侧的子隔断部41的数量可以是相同的或者是不同的，当然，第一沟槽20两侧的子隔断部41也可以是不对称的。可选地，一部分子隔断部41在基板上的正投影也可以位于第一沟槽20在基板上的正投影内。
如图5所示，在一些可选地实施例中，沿第一方向X，子隔断部41以第一沟槽20为中心对称设置。当沟槽型MOSFET器件处于反向偏压状态时，子隔断部41所扩展形成的耗尽区形状更加容易控制，并且提高与掺杂层32扩展所形成的整体耗尽区对于漏极发出的电场所能够起到的耗尽作用。此外，对称设置子隔断部41对于沟槽型MOSFET器件的正向导通通道更加的规律性，有利于对沟槽型MOSFET器件的失效分析。
如图5所示，在一些可选地实施例中，隔断部40与掺杂层32间隔设置。由此，可以保证沟槽型MOSFET器件正向导通面积，提高器件的可靠性。
图6是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图。
如图6所示，在一些可选地实施例中，隔断部40与至少部分掺杂层32抵接设置。
本申请实施例通过上述设置，可以降低隔断部40的掺杂浓度，在保证沟槽型MOSFET器件处于反向偏压状态时，隔断部40与掺杂层32所形成的耗尽区对第一沟槽20的沟槽底部拐角的保护的同时，减小对沟槽型MOSFET器件正向导通时的影响。
可选地，隔断部40与第二沟槽30靠近第二表面S2一侧的侧壁上的掺杂层32抵接设置。
可选地，部分隔断部40也可以与第二沟槽30朝向第二表面S2一侧的底壁上的掺杂层32抵接设置。
图7是本申请实施例提供的沟槽型MOSFET器件的又一种结构示意图。
如图7所示，在一些可选地实施例中，第二沟槽30包括第一子级沟槽34和第二子级沟槽35，第一子级沟槽34由第一表面S1向第二表面S2延伸设置，第二子级沟槽35位于第一子级沟槽34背向第一表面S1的一侧，第一子级沟槽34沿第一方向X上的尺寸大于第二子级沟槽35沿第一方向X上的尺寸，掺杂层32至少位于第二子级沟槽35侧壁和底壁，第一方向X与厚度方向相交。
本申请实施例通过设置子级沟槽，可以降低沟槽在制程过程中对沟槽型MOSFET器件的损坏，提高掺杂层32在第二沟槽30侧壁处和底壁处的离子浓度的均匀性。此外，多个子级沟槽形成的第二沟槽30还可以增加沟槽型MOSFET器件正向导通面积，从而降低导通电阻。
可选地，第一子级沟槽34沿厚度方向距离第一表面S1的尺寸与第二子级沟槽35沿厚度方向距离第一表面S1的尺寸可以是相同的，当然，也可以是不同的。
本申请实施例对第二沟槽30中子级沟槽的数量不做特殊限制，第二沟槽30还可以包括第三子级沟槽、第四子级沟槽或者更多。可以理解的是，第三子级沟槽位于第二子级沟槽35背向第一子级沟槽34的一侧，并且，第三子级沟槽沿第一方向X上的尺寸小于第二子级沟槽35沿第一方向X上的尺寸。
可选地，掺杂层32可以位于第二子级沟槽35的侧壁和底壁。或者，掺杂层32还可以位于第一子级沟槽34的侧壁和底壁。
在一些示例中，在第一沟槽20的两侧设置的第二沟槽30可以是相同的，示例性地，第一沟槽20两侧均为包括一个沟槽的第二沟槽30。或者，第一沟槽20两侧均为包括多个子级沟槽的第二沟槽30。当然，在第一沟槽20的两侧设置的第二沟槽30可以是不同的，示例性地，第一沟槽20的两侧分别设置一个沟槽的第二沟槽30和多个子级沟槽的第二沟槽30。或者，第一沟槽20的两侧设置的第二沟槽30包括的子级沟槽数量不同。
如图7所示，在一些可选地实施例中，隔断部40与第二子级沟槽35沿第一方向X间隔设置，如此，当沟槽型MOSFET器件处于反向偏压状态时，隔断部40与第二子级沟槽35区域的掺杂层32均扩展形成的耗尽区可以形成整体，并且，能够平滑电场，减小耗尽区或者第一沟槽20的沟槽底部拐角被击穿的可能性，提高器件的可靠性。
虽然已经参考优选实施例对本发明进行了描述，但在不脱离本发明的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本发明并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。
Claims (11)
1.一种沟槽型MOSFET器件，其特征在于，包括第一表面、第二表面、在所述第一表面与所述第二表面之间层叠设置的第一半导体层和第二半导体层、由所述第一表面向所述第二表面延伸设置的多个第一沟槽和多个第二沟槽，所述第二半导体层为第一掺杂类型，所述第一半导体层为第二掺杂类型，所述第一半导体层为阱区，所述第一沟槽和所述第二沟槽通过所述阱区间隔设置，所述第一沟槽内设置有栅极，所述第二沟槽设置有源极连接部和掺杂层，所述掺杂层至少位于所述第二沟槽底部，所述掺杂层为所述第二掺杂类型，所述第二半导体层内设置有隔断部，所述隔断部至少与所述第一沟槽间隔设置，所述隔断部沿所述沟槽型MOSFET器件厚度方向上的投影至少与所述第一沟槽沿所述厚度方向上投影的边缘交叠，所述隔断部为第二掺杂类型。
2.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述第二沟槽的数量包括两个，两个所述第二沟槽沿第一方向分设于所述第一沟槽的两侧，所述第一方向与所述厚度方向相交。
3.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述第二沟槽沿所述厚度方向至所述第一表面的距离大于所述第一沟槽沿所述厚度方向至所述第一表面的距离。
4.根据权利要求3所述的沟槽型MOSFET器件，其特征在于，所述第二沟槽沿所述厚度方向至所述第一表面的距离大于或等于所述隔断部沿所述厚度方向至所述第一表面的距离。
5.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述第一沟槽沿所述厚度方向上投影位于所述隔断部沿所述厚度方向上的投影内。
6.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述隔断部包括多个子隔断部，多个所述子隔断部分设于所述第一沟槽沿第一方向的两侧，相邻两个所述子隔断部间隔设置，所述第一方向与所述厚度方向相交。
7.根据权利要求6所述的沟槽型MOSFET器件，其特征在于，沿所述第一方向，所述子隔断部以所述第一沟槽为中心对称设置。
8.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述隔断部与所述掺杂层间隔设置。
9.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述隔断部与至少部分所述掺杂层抵接设置。
10.根据权利要求1所述的沟槽型MOSFET器件，其特征在于，所述第二沟槽包括第一子级沟槽和第二子级沟槽，所述第一子级沟槽由所述第一表面向所述第二表面延伸设置，所述第二子级沟槽位于所述第一子级沟槽背向所述第一表面的一侧，所述第一子级沟槽沿第一方向上的尺寸大于所述第二子级沟槽沿所述第一方向上的尺寸，所述掺杂层至少位于所述第二子级沟槽侧壁和底壁，所述第一方向与所述厚度方向相交。
11.根据权利要求10所述的沟槽型MOSFET器件，其特征在于，所述隔断部与所述第二子级沟槽沿所述第一方向间隔设置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202310639556.4A CN116454117B (zh) | 2023-06-01 | 2023-06-01 | 沟槽型mosfet器件 |
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| Application Number | Priority Date | Filing Date | Title |
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| CN202310639556.4A CN116454117B (zh) | 2023-06-01 | 2023-06-01 | 沟槽型mosfet器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116454117A true CN116454117A (zh) | 2023-07-18 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN202310639556.4A Active CN116454117B (zh) | 2023-06-01 | 2023-06-01 | 沟槽型mosfet器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116454117B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN115732565A (zh) * | 2022-11-30 | 2023-03-03 | 上海华虹宏力半导体制造有限公司 | 提高栅氧耐压性能的mos结构及其制造方法 |
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| Publication number | Publication date |
|---|---|
| CN116454117B (zh) | 2023-09-12 |
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