CN116404033B - 半导体器件的终端结构 - Google Patents
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Abstract
本申请涉及一种半导体器件的终端结构，半导体器件的终端结构包括：第一表面、第二表面、在第一表面与第二表面之间层叠设置的第一半导体层和第二半导体层、由第一表面向第二表面延伸设置的多个沟槽，第一半导体层为主结，沟槽位于第一半导体层沿第一方向上的一侧，沟槽设置有掺杂层，至少部分沟槽的延伸尺寸沿第一方向呈逐渐减小的趋势。其中，沟槽包括子沟槽，沿第一表面至第二表面的方向上，各沟槽内第一级子沟槽至第N级子沟槽依次分布，至少部分相邻两个沟槽中靠近主结的一者包括M个子沟槽，另一者包括M‑1个子沟槽，第一方向为主结指向沟槽的方向，N≥1，且M≥2。本申请能够有效改善终端耐压性能的同时，降低耐压结构的工艺要求。
Description
技术领域
本申请涉及半导体器件技术领域，尤其涉及一种半导体器件的终端结构。
背景技术
碳化硅（SiC）功率金属氧化物半导体场效应晶体管（Metal Oxide SemiconductorField Effect Transistor，MOSFET）以击穿电压高、开关速度快、热导率高、低导通电阻、低开关损耗和低驱动功率等特点，成为发展最成熟且最具有应用前景的SiC功率器件。
传统设计上的功率半导体器件(以MOSFET及IGBT)在终端耐压结构方面常采用场限环(结合金属或多晶场板)结构、结终端扩展结构、横向变掺杂结构等等，其中结终端扩展结构和横向变掺杂结构在占用终端宽度上有较大的优势。
现有的终端结构，多是从版图设计和调整终端离子注入工艺两个方向进行，实现变掺杂结构。此种结构在实际生产时，需要精确控制离子注入剂量，对注入工装的要求度高，制作难度较高。
发明内容
本申请实施例提供的半导体器件的终端结构，能够有效改善终端耐压性能的同时，降低耐压结构的工艺要求。
一方面，根据本申请实施例提出了一种半导体器件的终端结构，半导体器件的终端结构包括：第一表面、第二表面、在第一表面与第二表面之间层叠设置的第一半导体层和第二半导体层、由第一表面向第二表面延伸设置的多个沟槽，第二半导体层为第一掺杂类型，第一半导体层为第二掺杂类型，第一半导体层为主结，沟槽位于第一半导体层沿第一方向上的一侧，沟槽设置有掺杂层，掺杂层为第二掺杂类型，至少部分沟槽的延伸尺寸沿第一方向呈逐渐减小的趋势。其中，沟槽包括子沟槽，沿第一表面至第二表面的方向上，各沟槽内第一级子沟槽至第N级子沟槽依次分布，至少部分相邻两个沟槽中靠近主结的一者包括M个子沟槽，另一者包括M-1个子沟槽，第一方向为主结指向沟槽的方向，N≥1，且M≥2。
根据本申请实施例的一个方面，同一沟槽中相邻两个子沟槽中，靠近第一表面的子沟槽沿第一方向的尺寸大于靠近第二表面的子沟槽沿第一方向的尺寸。
根据本申请实施例的一个方面，与主结相邻的沟槽与主结抵接设置。
根据本申请实施例的一个方面，多个沟槽中的至少部分沟槽等间距设置。
根据本申请实施例的一个方面，相邻两个沟槽之间设有间距，至少部分间距沿第一方向呈逐渐增大的趋势。
根据本申请实施例的一个方面，掺杂层至少位于沟槽靠近第二表面的一端。
根据本申请实施例的一个方面，至少部分沟槽中掺杂层内的掺杂浓度沿第一方向呈逐渐减小的趋势。
根据本申请实施例的一个方面，靠近主结的部分沟槽与第一表面之间的距离大于或等于主结与第一表面之间的距离。
根据本申请实施例的一个方面，包括第N级子沟槽的沟槽的数量包括多个，第N级子沟槽的至少部分沟槽与第一表面之间的距离沿第一方向呈逐渐减小的趋势。
根据本申请实施例的一个方面，包括第N级子沟槽的沟槽的数量包括多个，第N级子沟槽的至少部分沟槽与第一表面之间的距离均相同。
根据本申请实施例的一个方面，还包括掺杂部，掺杂部由第一表面向第二表面延伸设置，掺杂部为第二掺杂类型，掺杂部位于沟槽远离主结的一侧。
根据本申请实施例的一个方面，掺杂部的数量为多个，至少部分掺杂部的延伸尺寸沿第一方向呈逐渐减小的趋势。
根据本申请提供的半导体器件的终端结构中，终端结构包括第一半导体层和第二半导体层以及多个沟槽。一方面，多个沟槽中至少部分构成的延伸尺寸沿第一方向成逐渐减小的趋势，可以有效降低器件终端面积，有效平滑终端边缘区的电场，降低电场强度，从而提高耐压。另一方面，采用沟槽包括N个子沟槽，且至少部分相邻两个沟槽中靠近主结的一者包括M个子沟槽，另一者包括M-1个子沟槽，可以简化沟槽的制程工艺，减小沟槽在制作过程中对器件造成的损坏，提高工艺稳定性的同时，降低对掺杂层注入工装的使用要求。
附图说明
下面将参考附图来描述本申请示例性实施例的特征、优点和技术效果。
图1是本申请实施例提供的半导体器件的终端结构的一种结构示意图；
图2是本申请实施例提供的半导体器件的终端结构的又一种结构示意图；
图3是本申请实施例提供的半导体器件的终端结构的又一种结构示意图；
图4是本申请实施例提供的半导体器件的终端结构的又一种结构示意图；
图5是本申请实施例提供的半导体器件的终端结构的又一种结构示意图；
图6是本申请实施例提供的半导体器件的终端结构的又一种结构示意图。
标记说明：
S1、第一表面；S2、第二表面；
10、第一半导体层；
20、第二半导体层；
30、沟槽；31、掺杂层；32、子沟槽；321、第一级子沟槽；322、第二级子沟槽；323、第三级子沟槽； 33、第一沟槽；34、第二沟槽；35、第三沟槽； 36、第三氧化层；37、填充层；
40、掺杂部；
50、衬底；51、第一氧化层；52、金属层；53、第二氧化层；
X、第一方向。
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例绘制。
具体实施方式
下面将详细描述本发明的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅意在解释本申请，而不是限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。
需要说明的是，在本文中，诸如第一子和第二子等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
现有的终端结构位于器件重复元胞区的边缘，而在现有的终端结构中，在主结背向元胞区一侧的边缘通常存在耗尽区曲率半径较小，从而导致电场集中，使得电场强度过大进而击穿器件，导致器件损坏。
为了更好地理解本申请，一方面，下面结合图1至图6根据本申请实施例的半导体器件的终端结构进行详细描述。
图1是本申请实施例提供的半导体器件的终端结构的一种结构示意图。图2是本申请实施例提供的半导体器件的终端结构的又一种结构示意图。
如图1和图2所示，本申请实施例提供了一种半导体器件的终端结构，半导体器件的终端结构包括：第一表面S1、第二表面S2、在第一表面S1与第二表面S2之间层叠设置的第一半导体层10和第二半导体层20、由第一表面S1向第二表面S2延伸设置的多个沟槽30，第二半导体层20为第一掺杂类型，第一半导体层10为第二掺杂类型，第一半导体层10为主结，沟槽30位于第一半导体层10沿第一方向X上的一侧，沟槽30设置有掺杂层31，掺杂层31为第二掺杂类型，至少部分沟槽30的延伸尺寸沿第一方向X呈逐渐减小的趋势。其中，沟槽30包括子沟槽32，沿第一表面S1至第二表面S2的方向上，各沟槽30内第一级子沟槽321至第N级子沟槽依次分布，至少部分相邻两个沟槽30中靠近主结的一者包括M个子沟槽，另一者包括M-1个子沟槽，第一方向X为主结指向沟槽30的方向，N≥1，且M≥2。
可以理解的是，半导体器件包括元胞和终端结构，终端结构环绕元胞周围设置，终端结构中的多个沟槽30形成耐压结构。
可选地，第一掺杂类型与第二掺杂类型相反，可以理解为，第一掺杂类型为N型或P型中的一者，第二掺杂类型为N型或P型中的另一者。例如，第一掺杂类型为N型时，第二掺杂类型为P型。又例如，第一掺杂类型为P型时，第二掺杂类型为N型。
本申请实施例以第一掺杂类型为N型，第二掺杂类型为P型为例进行说明。在其他实施例中，第一掺杂类型可以为P型，第二掺杂类型可以为N型。
在一些示例中，第二半导体层20与第一半导体层10层叠设置，第一半导体层10可以与沟槽30的掺杂层31接触设置，并且第一半导体层10为第二掺杂类型，换言之，第一半导体层10可以为P型的主结。当然，第一半导体层10与沟槽30的掺杂层31之间也可具有间隙。可选地，掺杂层31为第二掺杂类型，示例性地，掺杂层31为P型。
在一些示例中，第二半导体层20朝向第二表面S2的一侧可设置衬底50。可选地，衬底50可为碳化硅衬底，也可以为除碳化硅衬底以外的其他衬底，在此不做限定。
在本申请实施例中，沟槽30位于第一半导体层10沿第一方向X上的一侧，换言之，沟槽30位于主结的边缘，多个沟槽30中的掺杂层31与主结扩展形成的耗尽区平滑，使得该区域处的电场边界平衡，减小电场在局部区域出现聚集的可能性，提高半导体器件在反向偏压状态下的稳定性。并且，多个沟槽30均设置有掺杂层31，多个掺杂层31能够有效平滑主结边缘的电场，降低电场强度，从而提高耐压。
可选地，多个沟槽30在主结的边缘沿背离主结的第一方向X间隔分布。本申请实施例对沟槽30的数量不做特殊限制，能够保证沟槽30中的掺杂层31与主结扩展所形成的耗尽区平滑即可。
在一些示例中，沟槽30包括子沟槽32。示例性地，沟槽30包括1子沟槽32、2个子沟槽32、3个子沟槽32、4个子沟槽32或者更多子沟槽32。可以理解的是，多个沟槽30中，越靠近主结的沟槽30包括的子沟槽32数量越多，越远离主结的沟槽30包括的子沟槽32数量越少。示例性地，靠近主结的沟槽30可以包括3个子沟槽32，沿第一方向X，多个沟槽30包括的子沟槽32数量依次为3个子沟槽32、2个子沟槽32以及1个子沟槽32。
可选地，沿第一表面S1至第二表面S2的方向上，各沟槽30内的子沟槽32以第一级子沟槽321至第N级子沟槽的布置方式依次分布。可选地，N包括1、2、3、4或者更多。示例性地，以N为3为例，一个沟槽30内可以包括第一级子沟槽321、第二级子沟槽322以及第三级子沟槽323。可选地，第二级子沟槽322沿第一方向X上的尺寸小于第一级子沟槽321沿第一方向X上的尺寸。同理，第三级子沟槽323沿第一方向X上的尺寸小于第二级子沟槽322沿第一方向X上的尺寸。可以理解的是，多个沟槽30中的至少部分沟槽30包括的子沟槽32数量是不少于两个的。
在本申请实施例的一些示例中，至少部分相邻两个所述沟槽30中靠近主结的一者包括M个子沟槽，另一者包括M-1个子沟槽。具体地，如图1所示，以靠近主结的沟槽30为第一沟槽33，第一沟槽33包括两个子沟槽32，第一沟槽33背离主结的一侧设置的沟槽30为第二沟槽34为例。第一沟槽33和第二沟槽34间隔设置，且第二沟槽34包括一个子沟槽32。可选地，第一沟槽33的数量可以包括多个，即多个第一沟槽33依次分布，且多个第一沟槽33中，远离主结的第一沟槽33背离主结的一侧设置第二沟槽34。可选地，第二沟槽34的数量也可包括多个。可选地，各沟槽30设置的掺杂层31掺杂浓度可以是不同的。示例性地，多个第一沟槽33沿第一方向X上，掺杂层31的掺杂浓度依次减少。多个第二沟槽34沿第一方向X上，掺杂层31的掺杂浓度依次减少。当然，各沟槽30设置的掺杂层31掺杂浓度可以是相同的。
在本申请实施例的另一些示例中，如图2所示，沟槽30还包括第三沟槽35，第一沟槽33包括的子沟槽32数量为3个。第二沟槽34包括的子沟槽32数量为2个，第三沟槽35包括的子沟槽32数量为1个。
可选地，在半导体器件的终端结构中，第一表面S1背向第二表面S2的一侧还包括第一氧化层51、金属层52以及第二氧化层53，其中，第一氧化层51覆盖至少部分的第一半导体层10以及沟槽30。金属层52位于第一表面S1背向第二表面S2的一侧，且金属层52覆盖部分第一半导体层10。第二氧化层53位于金属层52背向第一表面S1的一侧以及第一氧化层51背向第一表面S1的一侧。
沟槽30还包括第三氧化层36以及填充层37，其中，第三氧化层36位于沟槽30的侧壁以及底壁，第三氧化层36位于填充层37以及沟槽30侧壁与底壁之间。
可选地，第一氧化层51的材料和第二氧化层53的材料可包括氧化硅（SiO2），填充层37材料包括多晶硅。
根据本申请提供的半导体器件的终端结构中，终端结构包括第一半导体层10和第二半导体层20以及多个沟槽30。一方面，多个沟槽30中至少部分构成的延伸尺寸沿第一方向X成逐渐减小的趋势，可以有效降低器件终端面积，有效平滑终端边缘区的电场，降低电场强度，从而提高耐压。另一方面，采用沟槽30包括N个子沟槽，且至少部分相邻两个沟槽30中靠近主结的一者包括M个子沟槽，另一者包括M-1个子沟槽，可以简化沟槽30的制程工艺，减小沟槽30在制作过程中对器件造成的损坏，提高工艺稳定性的同时，降低对掺杂层31注入工装的使用要求。
如图1和图2所示，在一些可选地实施例中，同一沟槽30中相邻两个子沟槽32中，靠近第一表面S1的子沟槽32沿第一方向X的尺寸大于靠近第二表面S2的子沟槽32沿第一方向X的尺寸。
本申请实施例通过上述设置，可以在增加沟槽30的延伸尺寸的同时，减小形成沟槽30的制作过程对器件的损坏。
可选地，如图2所示，以一个沟槽30内包括第一级子沟槽321、第二级子沟槽322以及第三级子沟槽323为例，第二级子沟槽322沿第一方向X上的尺寸小于第一级子沟槽321沿第一方向X上的尺寸。同理，第三级子沟槽323沿第一方向X上的尺寸小于第二级子沟槽322沿第一方向X上的尺寸。
如图1和图2所示，在一些可选地实施例中，与主结相邻的沟槽30与主结抵接设置，使得与主结相邻的掺杂层31与主结扩展形成的耗尽区更加平滑，减小耗尽区出现局部电场聚集的可能性，提高终端的可靠性。
如图1和图2所示，在一些可选地实施例中，多个沟槽30中的至少部分沟槽30等间距设置，使得多个沟槽30中的掺杂层31扩展所形成的耗尽区保证逐渐截止第一表面S1的同时，对耗尽区的调整以及分析更加便捷简单。
可选地，多个沟槽30均等间距设置。或者，多个沟槽30中包括两部分沟槽30，一部分沟槽30等间距设置，另一部分沟槽30间距按照其他分布规则布置。
可选地，等间距设置的多个沟槽30的掺杂层31的掺杂浓度可以均是相同的。
图3是本申请实施例提供的半导体器件的终端结构的又一种结构示意图。
如图3所示，在一些可选地实施例中，相邻两个沟槽30之间设有间距，至少部分间距沿第一方向X呈逐渐增大的趋势，使得多个沟槽30中的掺杂层31扩展所形成的耗尽区保证逐渐截止第一表面S1的同时，形成的耗尽区边界更加的平滑，减小局部电场聚集的可能性。
在一些示例中，至少部分间距沿第一方向X呈逐渐增大的趋势，换言之，越靠近主结的两个沟槽30之间的间距沿第一方向X上的尺寸越小，越远离主结的两个沟槽30之间的间距沿第一方向X上的尺寸越大。
可选地，越靠近主结的沟槽30的掺杂浓度越大，越远离主结的沟槽30的掺杂浓度越小。
如图3所示，在一些可选地实施例中，掺杂层31至少位于沟槽30靠近第二表面S2的一端，使得多个沟槽30中的掺杂层31与主结扩展形成的耗尽区至少位于第二表面S2与沟槽30和主结之间，提高器件耐压稳定性以及器件在反向偏置状态下的可靠性。
可选地，沟槽30包括多个子沟槽32，每个子沟槽32的侧壁以及底壁均设置有掺杂层31。当然，也可以在靠近第二表面S2的子沟槽32的侧壁以及底壁处设置掺杂层31。示例性地，沟槽30包括四个子沟槽32，分别为第一级子沟槽321，第二级子沟槽322，第三级子沟槽323以及第四级子沟槽32。掺杂层31可以位于第一级子沟槽321至第四级子沟槽32的侧壁以及底壁。或者掺杂层31位于第四级子沟槽32的侧壁以及底壁。或者，掺杂层31位于第三级子沟槽323和第四级子沟槽32的侧壁和底壁。
在一些可选地实施例中，至少部分沟槽30中掺杂层31内的掺杂浓度沿第一方向X呈逐渐减小的趋势，有利于主结与多个沟槽30的掺杂层31扩展形成的耗尽区进一步耗尽，提高终端结构的利用率，减小器件的面积。
如图2所示，在一些可选地实施例中，靠近主结的部分沟槽30与第一表面S1之间的距离大于或等于主结与第一表面S1之间的距离，使得主结扩展形成的耗尽区与掺杂层31扩展形成的耗尽区形成整体的同时，减小耗尽区出现局部曲率过大导致的耗尽区出现局部电场聚集的可能性，减小器件被击穿的可能性。
在一些示例中，以多个沟槽30依次为第一沟槽33、第二沟槽34以及第三沟槽35，且第一沟槽33靠近主结为例，第一沟槽33与第一表面S1之间的距离可以大于或者等于主结与第一表面S1之间的距离。可选地，第二沟槽34与第一表面S1之间的距离可以大于或者等于主结与第一表面S1之间的距离。第三沟槽35与第一表面S1之间的距离可以小于或者等于主结与第一表面S1之间的距离。在另一些示例中，第二沟槽34和第三沟槽35与第一表面S1之间的距离均小于或者等于主结与第一表面S1之间的距离。需要说明的是，第一沟槽33、第二沟槽34以及第三沟槽35每个沟槽30所包括的子沟槽32数量是不同的。
图4是本申请实施例提供的半导体器件的终端结构的又一种结构示意图。图5是本申请实施例提供的半导体器件的终端结构的又一种结构示意图。
如图4和图5所示，在一些可选地实施例中，包括第N级子沟槽的沟槽30的数量包括多个，第N级子沟槽的至少部分沟槽30与第一表面S1之间的距离沿第一方向X呈逐渐减小的趋势。
本申请实施例通过上述设置，减小沟槽30制作过程对器件损坏的可能性的同时，提高掺杂层31扩展形成耗尽区的平滑度，进一步降低耗尽区出现局部电场聚集的可能性。当然，在本申请实施例中，远离主结的沟槽30背向主结的一侧可以设置直接注入的掺杂部40，来进一步提高耗尽区的平滑度。
在一些示例中，以包括第N级子沟槽的沟槽30为第一沟槽33为例，第一沟槽33的数量可以包括多个，多个第一沟槽33与第一表面S1之间的距离沿第一方向X呈逐渐减小的趋势。或者，多个第一沟槽33包括两部分，一部分第一沟槽33与第一表面S1之间的距离沿第一方向X呈逐渐减小的趋势，另一部分第一沟槽33可以按照其他布置规则设置。
可选地，多个第一沟槽33呈逐渐减小的趋势可以为，第一沟槽33包括的多个子沟槽32以预设倍数均进行缩小。或者，第一沟槽33包括的多个子沟槽32中的至少部分同级子沟槽32距离第一表面S1之间的距离成逐渐减小的趋势。可以理解的是，以沟槽30包括第一沟槽33和第二沟槽34为例，第一沟槽33中的第N级子沟槽与第二沟槽34中的第N级子沟槽为同级子沟槽32。
可选地，继续以沟槽30包括第一沟槽33和第二沟槽34，第一沟槽33包括M个子沟槽，第二沟槽34包括M-1个子沟槽为例，多个第一子沟槽32中，靠近第二沟槽34的第一沟槽33中的子沟槽32与其相邻的第二沟槽34中的子沟槽32沿第一方向X上的尺寸以及距离第一表面S1的尺寸可以均相同。
如图1所示，在一些可选地实施例中，包括第N级子沟槽的沟槽30的数量包括多个，第N级子沟槽的至少部分沟槽30与第一表面S1之间的距离均相同。
本申请实施例通过上述设置，简化沟槽30的制作工艺，简化沟槽30的排布，降低制作成本。
在一些示例中，以包括第N级子沟槽的沟槽30为第一沟槽33为例，第一沟槽33的数量可以包括多个，多个第一沟槽33与第一表面S1之间的距离均相同。或者，多个第一沟槽33包括两部分，一部分第一沟槽33与第一表面S1之间的距离均相同，另一部分第一沟槽33可以按照其他布置规则设置。
可以理解的是，各第一沟槽33中的多个子沟槽32与第一表面S1之间的距离均相同，且各第一沟槽33中的多个子沟槽32沿第一方向X上的尺寸均相同。
图6是本申请实施例提供的半导体器件的终端结构的又一种结构示意图。
如图6所示，在一些可选地实施例中，还包括掺杂部40，掺杂部40由第一表面S1向第二表面S2延伸设置，掺杂部40为第二掺杂类型，掺杂部40位于沟槽30远离主结的一侧，在主结边缘的末端，可以不设置沟槽30，使用掺杂部40来替代沟槽30，简化工艺的同时，有利于主结与多个沟槽30的掺杂层31扩展形成的耗尽区进一步耗尽，提高终端结构的利用率，减小器件的面积。
在一些示例中，掺杂部40为第二掺杂类型，掺杂部40可以为P型。
可选地，掺杂部40与第一表面S1之间的距离可以小于或者等于远离主结的沟槽30与第一表面S1之间的距离。
可选地，掺杂部40的数量可以为多个，多个掺杂部40的掺杂浓度可以是相同的。或者，多个掺杂部40的掺杂浓度沿第一方向X呈逐渐减小的趋势。
如图6所示，在一些可选地实施例中，掺杂部40的数量为多个，至少部分掺杂部40的延伸尺寸沿第一方向X呈逐渐减小的趋势，有利于多个掺杂部40扩展形成的耗尽区进一步耗尽。
可选地，多个掺杂部40的延伸尺寸沿第一方向X均呈逐渐减小的趋势。或者，多个掺杂部40包括第一部分和第二部分，第一部分掺杂部40的延伸尺寸沿第一方向X呈逐渐减小的趋势，第一部分掺杂部40的延伸尺寸相同。可选地，第二部分掺杂部40的掺杂浓度沿第一方向X呈逐渐减小的趋势。
虽然已经参考优选实施例对本申请进行了描述，但在不脱离本申请的范围的情况下，可以对其进行各种改进并且可以用等效物替换其中的部件。尤其是，只要不存在结构冲突，各个实施例中所提到的各项技术特征均可以任意方式组合起来。本申请并不局限于文中公开的特定实施例，而是包括落入权利要求的范围内的所有技术方案。
Claims (11)
1.一种半导体器件的终端结构，其特征在于，包括：第一表面、第二表面、在所述第一表面与所述第二表面之间层叠设置的第一半导体层和第二半导体层、由所述第一表面向所述第二表面延伸设置的多个沟槽，所述第二半导体层为第一掺杂类型，所述第一半导体层为第二掺杂类型，所述第一半导体层为主结，所述沟槽位于所述第一半导体层沿第一方向上的一侧，所述沟槽设置有掺杂层，所述掺杂层为第二掺杂类型，至少部分所述沟槽的延伸尺寸沿所述第一方向呈逐渐减小的趋势；
其中，所述沟槽包括子沟槽，同一所述沟槽中相邻两个所述子沟槽中，靠近所述第一表面的子沟槽沿所述第一方向的尺寸大于靠近所述第二表面的子沟槽沿所述第一方向的尺寸，沿所述第一表面至所述第二表面的方向上，各所述沟槽内第一级子沟槽至第N级子沟槽依次分布，至少部分相邻两个所述沟槽中靠近所述主结的一者包括M个子沟槽，另一者包括M-1个子沟槽，所述第一方向为所述主结指向所述沟槽的方向，N≥1，且M≥2。
2.根据权利要求1所述的半导体器件的终端结构，其特征在于，与所述主结相邻的所述沟槽与所述主结抵接设置。
3.根据权利要求1所述的半导体器件的终端结构，其特征在于，多个所述沟槽中的至少部分所述沟槽等间距设置。
4.根据权利要求1所述的半导体器件的终端结构，其特征在于，相邻两个所述沟槽之间设有间距，至少部分所述间距沿所述第一方向呈逐渐增大的趋势。
5.根据权利要求1所述的半导体器件的终端结构，其特征在于，所述掺杂层至少位于所述沟槽靠近所述第二表面的一端。
6.根据权利要求1所述的半导体器件的终端结构，其特征在于，至少部分所述沟槽中所述掺杂层内的掺杂浓度沿所述第一方向呈逐渐减小的趋势。
7.根据权利要求1所述的半导体器件的终端结构，其特征在于，靠近所述主结的部分所述沟槽与所述第一表面之间的距离大于或等于所述主结与所述第一表面之间的距离。
8.根据权利要求1所述的半导体器件的终端结构，其特征在于，包括第N级所述子沟槽的所述沟槽的数量包括多个，第N级所述子沟槽的至少部分所述沟槽与所述第一表面之间的距离沿所述第一方向呈逐渐减小的趋势。
9.根据权利要求1所述的半导体器件的终端结构，其特征在于，包括第N级所述子沟槽的所述沟槽的数量包括多个，第N级所述子沟槽的至少部分所述沟槽与所述第一表面之间的距离均相同。
10.根据权利要求1所述的半导体器件的终端结构，其特征在于，还包括掺杂部，所述掺杂部由所述第一表面向所述第二表面延伸设置，所述掺杂部为第二掺杂类型，所述掺杂部位于所述沟槽远离所述主结的一侧。
11.根据权利要求10所述的半导体器件的终端结构，其特征在于，所述掺杂部的数量为多个，至少部分所述掺杂部的延伸尺寸沿所述第一方向呈逐渐减小的趋势。
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