CN1164291A - 有源寻址显示器的驱动方法和装置 - Google Patents

Abstract

显示系统(500)，处理输入信号以产生图象。该输入信号包括数据定义行的相继帧，这些行包括图象值并具有一个行方向。显示器(100)具有多个第二电极(104)，而这些电极沿着与该行方向对应的方向。视频存储器(640)存储数据帧，它包括单行缓存器(602)和单帧缓存器(608)。控制器(622)控制数据帧至该视频存储器(640)中的存储，并在一个时隙中产生一个预定的图象独立函数。计算引擎(632)在该时隙期间计算具有多个值的图象相关输出信号。

Description

有源寻址显示器的驱动方法和装置

本发明一般地涉及电子显示器，更具体地说是涉及用于驱动有源寻址、均方根(rms)响应显示系统以降低存储器要求和功率消耗的方法和装置。

直接多路复用的rms响应电子显示器的一个例子，是众所周知的液晶显示器(LCD)。在这种显示器中，一向列液晶材料被置于两个平行的玻璃板之间-在这些玻璃板与液晶材料相接触的的每一个表面上都有电极。这些电极通常在一个板上被排列成垂直的列，而在另一个板上被排列成水平的行，以在列和行电极重叠的地方驱动一个图象元素(象素)。高信息内容的显示器，例如在便携式膝上型计算机中用作监视器的显示器，要求大量的象素以形成任意的图形信息。具有480行和640列即307，200个象素的矩阵LCD，今天被广泛地应用在计算机中，且预计具有上百万个象素的矩阵LCD不久也将出现。

在所谓的rms响应显示器中，象素的光学状态基本上响应于加在象素上的电压，即加在象素相对电极上的电压差，的平方。LCD具有固有的时间常数，该时间常数表征了象素的光学状态在该光学状态已经通过改变加到象素上的电压而得到改变之后返回到平衡状态下所需的时间。近来的技术进展已经产生了其时间常数接近很多视频显示器中采用的帧周期(大约16.7毫秒)的LCD。这样短的时间常数使LCD能够进行迅速的响应，且对于在显示的图象没有显著的模糊的情况下描述运动是特别有利的。

一种有源寻址方法通常被用于优化视频信息显示器所用的LCD的对比度。在通常采用的有源寻址方法中，由图象的帧所组成的视频信息构成了发送到显示系统的一系列行图象值。各个图象值代表了将要出现在显示器的一个象素上的图象象素的一个值(在黑白显示器中为灰度值，灰度系统)。该有源寻址方法连续地用包括周期脉冲串的信号对行电极进行驱动，该脉冲串具有与该帧周期相对应的公共周期T。该行信号独立于所要显示的图象且最好是正交和归一的，即正交归一的。术语正交指的是如果加到行之一上的信号的幅度与加在另一行上的信号的幅度相乘，该积在帧周期上的积分值为零。术语归一指的是所有的行信号都具有相同的在帧周期T上积分的rms电压。

有源寻址的一个问题在于每秒所需的大量的计算。例如，具有480行和640列且帧速率60帧/秒的灰度显示器所要求的计算为接近100亿/秒。目前通常得到的采用有源寻址的显示器系统具有两组视频图象存储器，且都能够存储480乘640图象值，其每一个图象值通常为一个八位值。这些存储器组中的一个被用于将图象值帧组成行，而第二组存储器被用作图象值源-其中图象值在帧周期中保持为常数。这种恒定的列信息对于避免图象的抖动和模糊是重要的。虽然借助今天的技术可以以所述速率进行计算，但至今所提出的用于计算引擎的结构还没有得到优化以减小存储器要求。该存储器要求问题对于便携应用-其中过度的存储器导致了过度的功率要求、更大的部件以及存储器的更高的成本-是非常重要的。过度的功率要求对于诸如便携计算机的便携应用是特别重要的，因为其大小和电池寿命是第一位的设计考虑。

因此，所需要的，是用于以适当的方式控制和驱动有源寻址显示器以减小存储器要求进而减小图象处理系统的功率消耗和尺寸的方法和装置。

在本发明的第一方面，显示系统处理一个输入信号以产生图象。该输入信号包括相继的数据帧，每一个帧都限定了相继发送的多行图象值。这些行具有行方向。该显示系统包括有源寻址显示器、视频存储器、控制器、计算引擎、第一驱动器元件、以及第二驱动器元件。

该有源寻址显示器用于显示图象并具有多个第一电极和多个第二电极，这两种电极在形成象素的交点处彼此相交。多个第二电极沿着与行方向相对应的方向。该视频存储器包括单行缓存器和单帧缓存器。单行缓存器与输入信号耦合并用于累加存储行-它包括多行相继发送的图象值之中的一行。该单帧缓存器与单帧缓存器耦合，并用于存储包括多个存储行的数据帧。控制器与视频存储器耦合。在存储行被完全存储到所述单行缓冲器之后，该控制器将存储行从所述单行缓存器传送到所述单帧缓存器中，并在一个时隙中产生具有至少M个值的预定图象独立函数。计算引擎与该控制器和视频存储器耦合。该计算引擎计算该时隙期间的图象相关输出信号。该图象相关输出信号具有N个值。该N个值中的每一个都是从预定的图象独立函数和N组图象值之一确定的。该计算引擎从存储在所述单帧缓存器中的多个存储行中的不同行读取N组图象值中的每一组。第一驱动器元件与该控制器和有源寻址显示器相耦合。在该时隙期间，第一驱动电路产生M个第一电压-这些电压被耦合到M个第一电极。这M个第一电压之每一个都与至少M个值之一成比例。第二驱动器元件与计算引擎和有源寻址显示器耦合。在该时隙期间，第二驱动器元件产生N个第二电压-这N个第二电压被耦合到N个第二电极。N个第二电压的每一个都与N个值之一成比例。

在本发明的第二方面，一种显示系统处理输入信号以产生图象。该输入信号包括相继的数据帧-这些数据帧限定了相继发送的多列图象值。该显示系统包括一个有源寻址显示器、一个视频存储器、一个控制器、一个计算引擎、一个行驱动器元件、以及一个列驱动器元件。

该有源寻址显示器用于显示图象并具有多个行电极和多个列电极-这两种电极在形成象素的交点处彼此相交。该视频存储器用于存储数据帧并包括一个单列缓存器和一个单帧缓存器。该单列缓存器与输入信号耦合并用于累加存储列-该列包括多个相继发送的图象值列之一。该单帧缓存器与该单列缓存器耦合并用于存储包括多个存储列的数据帧。该控制器与该视频存储器耦合。该控制器在来自相应存储列的图象值没有被从所述单帧缓存器读出时以及在存储列被完全存储在所述单列缓存器之后，将存储列从所述单列缓存器传送到所述单帧缓存器。该控制器产生预定的图象独立函数-它在一个时隙期间具有至少M个值。该计算引擎与该控制器和视频存储器耦合。该计算引擎在时隙期间计算一个图象相关输出信号。该图象相关输出信号具有N个值。这N个值之每一个都是从预定的图象独立函数和N组图象值之一确定的，且其中所述计算引擎从存储在单帧缓存器中的多个存储列中的不同列读出N组图象值中的每一组。该行驱动器元件与该控制器和有源寻址显示器耦合。该行驱动器电路产生M个行电压-它们被耦合到M个行电极。M个行电压中的每一个都与该时隙期间的M个值之一成比例。该列驱动器元件与计算引擎和有源寻址显示器耦合。列驱动器元件产生N个列电压-这些电压耦合到N个列电极。在该时隙期间N个列电压中的每一个都与N个值之一成比例。

在本发明的第三方面，一种方法被用在一种电子装置中-该装置处理一个输入信号以在一个有源寻址显示器上产生一个图象。该输入信号包括一数据帧-该数据帧限定了相继发送的多行图象值。该多个相继发送的行具有一个行方向。该方法包括累加、传送、产生、读出、计算、重复、产生第一电压以及产生第二电压的步骤。

在累加步骤中，包括相继发送的多行图象值之一的一个存储行在一个单行缓存器中得到累加。在产生步骤中，在一个时隙期间产生出一个预定的图象独立函数-它具有至少M个值。在读出步骤中，从存储在该单帧缓存器中的多个存储行之一读出多个图象值。在计算步骤中，在时隙期间计算出图象相关输出信号的N个值之一。各个N个值都是从预定图象独立函数和在读出步骤中读出的多个图象值确定的。在重复步骤中，在该时隙期间读出和计算步骤被重复N次，对于每一次重复都使用多个存储行中的不同的一行。在产生第一电压的步骤中，在该时隙期间产生出M个第一电压-这些电压被耦合到有源寻址显示器的M个第一电极。M个第一电压之每一个都与预定图象独立函数的至少M个值之一成比例。在产生第二电压的步骤中，在该时隙期间产生出N个第二电压-这些电压被耦合到具有与该行方向对应的方向的有源寻址显示器的N个第二电极。N个第二电压之每一个都与N个值中的一个成比例。

在本发明的第四方面，一种电子装置包括微型计算机、外壳、以及显示系统。该微型计算机用于发送包括相继的数据帧的输入信号，每一个帧限定了相继发送的多行的图象值。这多个相继发送的行具有一个行方向。该外壳与该微型计算机耦合，以支撑并保护该微型计算机和显示系统。该显示系统与微型计算机耦合并处理该输入信号以产生一个图象。该显示系统包括有源寻址显示器、视频存储器、控制器、计算引擎、第一驱动器元件、以及第二驱动器元件。

该有源寻址显示器用于显示图象并具有多个第一电极和多个第二电极-这些电极在形成象素的交点处彼此相交。这多个第二电极沿着与该行方向相应的方向。该视频存储器包括一个单行缓存器和一个单帧缓存器。该单行缓存器与该输入信号耦合并用于累加一个存储行-该行包括相继发送的多行图象值之一。该单帧缓存器与该单帧缓存器耦合并用于存储包括多个存储行的一帧数据。该控制器与该视频存储器耦合。在所述存储行被完全存储在所述单行缓存器之后该控制器将该存储行从所述单行缓存器传送到所述单帧缓存器，并在一个时隙期间产生一个预定的图象独立函数-该函数具有至少M个值。该计算引擎与该控制器和该视频存储器耦合。该计算引擎在该时隙期间计算一个图象相关输出信号。该图象相关输出信号具有N个值。这N个值中的每一个都是从该预定图象独立函数和N组图象值之一确定的。该计算引擎从存储在所述单帧缓存器中的多个存储行中的不同的存储行读出这N组图象值中的每一组。该第一驱动器元件与控制器和有源寻址显示器耦合。在该时隙期间，第一驱动电路产生M个第一电压-这些电压被耦合到M个第一电极。M个第一电压中的每一个都与至少M个值中的一个成比例。该第二驱动器元件与该计算引擎和有源寻址显示器耦合。在该时隙期间，第二驱动器元件产生N个第二电压-这些电压被耦合到N个第二电极。N个第二电压中的每一个与N个值中的一个成比例。

图1是常规液晶显示器的一个部分的正视剖视图。

图2是沿着图1的常规液晶显示器的部分的行2-2的横截面图。

图3是根据本发明的最佳实施例的Walsh函数的8×8矩阵。

图4描述了与图3的根据本发明的最佳实施例的Walsh函数相对应的驱动信号。

图5是根据本发明的最佳实施例的显示系统的电子框图。

图6是根据本发明的最佳实施例的显示系统的处理系统的电子框图。

图7是根据本发明的第一替换实施例的显示系统的电子框图。

图8是根据本发明的最佳实施例和替换实施例的处理系统的一个rms校正因子计算器的电子框图。

图9是根据本发明的最佳和替换实施例的处理系统的计算引擎的电子框图。

图10是根据本发明的最佳和替换实施例的处理系统的控制器的电子框图。

图11是根据本发明的最佳和替换实施例的个人计算机的电子框图。

图12是根据本发明的最佳和替换实施例的个人计算机的正视剖视图。

图13是描述根据本发明的最佳和第一替换实施例的操作和装载的流程图。

图14是描述根据本发明的最佳和替换实施例的rms校正因子计算器的操作的流程图。

图15是流程图，描述了根据本发明的最佳和替换实施例的计算引擎的操作。

以下更详细地描述根据本发明的最佳和替换实施例的一种显示处理系统-其中该显示处理系统驱动一个显示器，该显示器具有多个第一电极和多个第二电极以显示一个图象-该图象以由图象值行组成的相继帧的形式被发送到显示处理系统，其中这些行的方向(行或列)与第二电极的方向相对应。在多个时隙的每一个期间，第一电极受到预定图象独立信号的驱动且第二电极受到一个图象相关信号的驱动。在各个时隙期间，该图象相关信号具有多个值-每一个值用于一个第二电极。根据本发明的最佳和替换实施例的、在下面所描述的独特体系结构，只根据一行的发送图象值来计算出该图象相关信号的各个值，这减小了图象值存储器要求和显示处理系统的互连要求。

参见图1和2，常规液晶显示器(LCD)100的一部分的正视和剖视图，显示了第一和第二透明基底102、206-它们之间有一个用液晶材料202所填充的空间。一个周边密封器204防止该液晶材料从LCD100中泄漏。LCD100进一步包括多个透明电极，包括位于第二透明基底206上的行电极106和位于第一透明基底102上的列电极104。在列电极104与行电极106相重叠的每一点，诸如重叠点108，加到重叠的电极104、106上的电压能够控制它们之间的液晶材料202的光学状态，从而形成可控图象元素(象素)。虽然LCD是根据本发明的最佳实施例的最佳显示元件，可以理解的是也可以采用其他类型的显示元件，只要这些其他类型的显示元件具有类似于LCD的rms响应的、响应于加到各个象素上的电压的平方的特性。

参见图3和4，其中显示了根据本发明的最佳实施例的Walsh函数300的8×8(三阶)矩阵和相应的Walsh波400。Walsh函数是正交的且最好被用于一种有源寻址显示器系统中，如在上述的本发明背景部分中描述的。当用于这种显示系统中时，具有由Walsh波400表示的电平的电压被唯一地加到LCD100的选定的多个电极上。例如，Walsh波404、406和408可分别被加到第一(最上边的)、第二、和第三行电极106上，依此类推。以此方式，各个Walsh波400可以被唯一地加到相应的一个行电极106上。较好地是在LCD应用中不采用Walsh波402，因为Walsh波402可能以不希望的直流电压偏置LCD。

应该注意的是，Walsh波400的值在各个时隙T期间是恒定的。八个Walsh波400的时隙T的持续时间，是从开始410至结束412的Walsh波400的整个一个周期的持续时间的八分之一。当Walsh波被用于对一个显示器进行有源寻址时，Walsh波400的一个完整周期的持续时间被设定为等于该帧持续时间，即接收用于控制LCD100的所有象素108的完整的一组数据的时间。

八个Walsh波400能够唯一地驱动多至八个行电极106(如果不用Walsh波402则为七个)。应该理解的是，实际的显示器具有更多的行。例如，具有480行和640列的显示器今天被广泛地用于膝上型计算机。由于可以得到由2的幂所确定的完整的Walsh函数矩阵组，且由于正交要求不允许一个以上的电极受到各个Walsh波的驱动，所以需要512×512(2⁹×2⁹)个Walsh函数矩阵来驱动具有480个行电极106的显示器。在此情况下，时隙T的持续时间为帧持续时间的1/512。480个Walsh波将被用来驱动480个行电极106，而其余的32个将不被使用，较好地是包括具有直流偏置的第一Walsh波402。

参见图5，根据本发明的最佳实施例的显示系统500的电子框图包括多个处理系统510，而这些处理系统510与数据输入线508耦合-较好地是八位宽的，以接收包括所要显示的相继数据帧的输入信号。该相继的数据帧限定了图象值，而这些图象值被分成多行。根据本发明的最佳实施例，这些行是图象值的垂直扫描或列。该相继的数据帧包括640个行，每一个行都包括480个串行发送的图象值。LCD100为常规设计的并具有水平地横过LCD100的480个行电极(以下称为第一电极)和两组列电极(以下称为第二电极)。应该理解的是，这些行的图象值具有纵向或列方向-该方向对应于第二组电极。各组第二电极从边缘(上或下)纵向地几乎延伸到显示器501的中心，各个第二(列)电极因而与第一(行)电极的一半相交。这种常规电极设置减小了各个处理系统所处理的计算量，并以简单和低成本的方式改进了现有技术以及根据本发明的最佳实施例的显示系统500中的有源寻址显示器的显示系统的对比度和最大帧速率。第二显示电极的这种排列方式在下面被称为分离第二电极。为了降低各个处理系统510的计算要求，LCD100已经被分成八个区511，每一个都由一个处理系统510进行服务，且每一个都包含160个列电极104和240个行电极106。应该理解的是，本发明的最佳实施例中所需的Walsh矩阵是2⁸×2⁸(256×256)大小的，因而时隙T为帧周期的1/256。

处理系统510由图象相关(列)输出行512-最好是八位宽的-耦合到数字模拟转换器(DAC)502(诸如Sony公司制作的CXD1178Q DAC)，以将图象相关(列)输出行512上的数字输出信号转换成相应的模拟第二(列)驱动信号。DAC502与一个模拟类型的第二(列)驱动元件504(诸如Seiko Epson公司制作的SED1779DOA型)相耦合，用于以该模拟第二(列)驱动信号对LCD100的第二(列)电极104进行驱动。处理系统510中的两个还由图象独立(行)输出线514耦合到数字型的第一(行)驱动元件506(诸如Seiko Epson公司制作的SED1704驱动器)相耦合，以借助预定的Walsh信号组来驱动LCD100的上和下部分的第一(行)电极106。应该理解的是，其他类似的部件也可以被用于DAC502、第二(列)驱动元件504、以及第一(行)驱动元件506。

第二(列)和第一(行)驱动元件504、506在时隙T的持续时间里接收并存储一批驱动电平信息-这些信息是用于各个第二(列)和第一(行)电极104、106的。第二(列)和第一(行)驱动元件504、506随后根据接收到的驱动电平信息而依次同时施加并保持第二(列)和第一(行)电极104、106的每一个的驱动电平，直到下一批-例如与下一个时隙T对应的一批-被第二(列)和第一(行)驱动元件504、506所接收。以此方式，所有第二(列)和第一(行)电极104、106的驱动信号的转移都是彼此基本上同步进行的。

参见图6，根据本发明的最佳实施例的显示系统的处理系统510之一的电子框图包括一个控制器622、一个视频存储器640、一个图象相关输出计算器650、以及一个图象独立函数移位寄存器614。视频存储器640包括行缓存器602和帧缓存器608。数据输入线508与行缓存器602耦合。行缓存器602通过一个时序信号639而与控制器622耦合。该行缓存器用于接收来自单数据帧行的240个串行发送图象值、存储这240个图象值、并在一条并行总线633上输出这240个图象值。应该理解的是，行缓存器602所存储的是由480个图象值组成的整个的一行的一部分-因为处理系统510处理的是用于显示器100的图象值的一个块511，因而也可以被称为部分单行缓存器602。时序信号639提供了与发送的图象值的同步。该行缓存器602包括常规输入电路、常规计数器、常规随机存取存储器(RAM)、常规控制逻辑、以及常规移位寄存器元件-这些元件具有足够但不过度的尺寸，且这些装置以常规方式彼此耦合以提供所述的接收、存储和传送单行图象值的功能。应该理解的是，在某些显示系统500中，输入信号可以是模拟的，在此情况下显示系统500也可以包括模拟数字转换器，以产生耦合到行缓存器602的数字信号。

并行总线633将行缓存器602耦合到帧缓存器608，用于在已经接收到完整行的图象值时将该行图象值传送到帧缓存器608，并用于从前面的数据帧中擦除传送到帧缓存器608中的相应行的图象值。并行总线633是240×8位宽的总线。帧缓存器608是具有对于存储160行的240个图象值来说足够但不过分的存储位置的RAM，并由常规存储器、输入端、输出端、以及寻址元件构成，而这些存储器、寻址元件、输入端和输出端被适当地结合起来以便以常规方式进行图象值行的并行输入和输出。应该理解的是，帧缓存器608所存储的是640行的单完整帧的一部分，因为处理系统500所处理的是用于显示器100的图象值的一个块511，因而该单帧存储器608也可以被称为部分单帧缓存器608。

控制器622由一条控制总线624耦合到行缓存器602和帧缓存器608，用于控制行缓存器602和帧缓存器608的操作。控制器622进一步地由控制总线624耦合到图象独立函数移位寄存器614，用于控制图象独立函数移位寄存器614的操作。控制器622由一个图象独立函数总线635耦合，以将控制器622所产生的预定图象独立函数传送到图象独立函数移位寄存器614。图象相关输出计算器650包括一个rms校正因子计算器632、一个校正因子缓存器601、以及一个计算引擎610。控制器622进一步地被控制总线624，通过一个时序信号637，并通过一个虚值信号656，耦合到计算引擎610，以控制计算引擎610的操作。控制器622还被控制总线624耦合到rms校正因子计算器632以控制rms校正因子计算器632，并通过时序信号639进行耦合以提供与数据输入线508上的输入信号同步的图象值。rms校正因子计算器632还被耦合到数据输入线508，以接收图象值行从而确定各行的校正因子，如以下结合图7所描述的。校正因子缓存器601通过一个第一校正因子信号607耦合到rms校正因子计算器632，以接收并存储rms校正因子计算器632为各行确定和传送的校正因子。控制器622进一步地被控制总线624耦合到校正因子缓存器601，以控制校正因子缓存器601。对于一个帧周期，各个校正因子被存储在校正因子缓存器601中，而校正因子缓存器601存储有与160个最近接收的图象值行相对应的160个校正因子。校正因子缓存器601通过一个第二校正因子信号609而被耦合到图象独立函数移位寄存器614，以将一个校正因子传送到计算引擎610。

帧缓存器608中的图象值被控制器622组成块，各个块基本上对应于由单一组第二电极104所控制的所有象素108，该组的大小是根据本发明确定的，且第二电极104位于由处理系统510提供服务的区域511中。该块的大小为160行，每一行由240个图象值组成，如上面所述的。控制器622控制着行缓存器602和帧缓存器608的操作，以转换并存储一个数据帧内许多块中的一个预定块的图象值。当该预定块中的一整行图象值在数据输入线508上得到发送时，控制器622控制行缓存器602以将存储在行缓存器602中的图象值传送到帧缓存器608中与所发送的图象值行相对应的预定行位置处。

帧缓存器608被一个并行数据总线630耦合到计算引擎610，用于计算各个Walsh信号时隙T中驱动第二电极104的值。并行数据总线630足够地宽，以同时发送用于实质上所有的象素108的图象值-这些象素108受到单一组第二电极104控制并位于处理系统510所服务的LCD100的区域511之内。例如，在服务240行并具有八位象素值的处理系统510中，并行数据总线630必须具有一千九百二十(1920)个并行通路。

图象独立函数移位寄存器614的作用，是从控制器622接收与处理系统510在各个时隙T中所服务的第一电极相对应的Walsh函数值。当接收到图象独立函数总线635上在时隙T中的Walsh函数值之后，图象独立函数移位寄存器614随后将接收到的时隙T中的Walsh函数值传送到计算引擎610，以用于计算该时隙的图象相关信号。该图象独立函数移位寄存器614还以一个速率驱动图象独立输出线514-该速率由控制器622根据本发明的最佳实施例并借助与处理系统510在时隙T中最初服务相对应的Walsh函数值进行控制。该图象独立函数移位寄存器614较好地是常规240×1位串行输入/并行输出移位寄存器。该图象独立函数移位寄存器614简单得足够使它能够作为替换方式而被包含在控制器622中，特别是在采用高度集成的电路的实施例中。

计算引擎610通过并行传输总线636而与图象独立函数移位寄存器614耦合，以将Walsh函数值传送到计算引擎610。该并行传输总线636必须足够地宽，以为处理系统510所服务的每一个第一电极传送一位的Walsh函数值。例如，在为240个第一电极提供服务的处理系统510中，该并行传输总线636必须具有240个并行通路。应该理解的是，尽管Walsh函数是较好的，但计算引擎610还可以采用其他的正交函数来进行计算。计算引擎610在各个时隙期间计算具有160个值的图象相关信号。这160个值每一个都被用于驱动一个第二电极，并由存储在帧缓存器608中的一行图象值、存储在校正因子缓存器601中的一个校正因子、以及时隙T中的Walsh函数(图象独立函数)确定。该校正因子是基于相应的一行图象值的。因此计算引擎610在各个时隙中进行160行图象相关值的计算，各个值只与一行图象值有关。计算引擎610的操作和结构，将在下面得到更为详细的描述。控制器622对各行图象值至帧缓存器608中的存储进行控制，从而使各行的存储在两个图象相关信号的值的相继的值计算之间进行，而不在涉及相应行的图象值的值计算的行读出操作部分期间-其中相应的图象值行被从帧缓存器608中读出-进行。控制器622进一步地被耦合到帧同步线路638和时钟线路642，以从一个数据帧源(例如个人计算机的处理器)分别接收帧同步和时钟信号。

应该理解的是，在计算引擎610根据图象值中的一行进行图象相关值计算时，图象值是稳定的，因为图象行是在图象值计算之间得到存储的。根据本发明的最佳实施例的存储和计算体系结构，避免了图象模糊和对比度的损失-而这些情况在图象值沿着与行方向正交的方向得到更新的情况下是可能发生的。在现有技术显示系统中，图象值水平行是以图象值水平行的形式接收的，且图象相关信号被正交地施加到显示器的列电极，对比度的降低和模糊是通过采用两个完全的帧缓存器来避免的，并在从一个帧缓存器进行读出的同时对第二个帧缓存器进行写入。在现有技术显示系统中这样做，是为了避免图象值的改变，而这种改变只在这种现有技术系统中只采用了一个帧缓存器时才发生，因为接收了图象值行的不兼容的“方向”且图象值被从该帧缓存器中读出以计算图象相关信号值。根据本发明的最佳实施例所描述的独特的体系结构，通过以多行的形式将这些图象值存储在帧缓存器608中并计算一个图象相关输出信号-该信号的每一个值都与一行图象值相关，实质上将视频存储器需求减少为行缓存器602和帧缓存器608。根据本发明的最佳实施例中所描述的这种独特的体系结构，为单帧缓存器608采用了并行的行输入和输出，从而比现有技术的系统更加简化了视频存储器的互连，而在现有技术的系统中图象值至帧存储器的输入是沿着与图象值从帧存储器的输出方向正交的方向。

参见图7，根据本发明的第一替换实施例的显示系统700的电子框图包括与一个数据输入线508-较好地是八位宽的-耦合的多个处理系统510，用于接收包括所要显示的相继的数据帧的输入信号。该相继的数据帧限定了图象值，而这些图象值被分成行。根据本发明的第一替换实施例，这些行是图象值的水平扫描或行。该相继的数据帧包括480行，每一行都由640个串行发送的图象值组成。LCD701是利用常规显示器设计和制作技术制成的并具有640个在LCD701上沿着纵向延伸的列电极(以下称为第一电极)和两组行电极(以下称为第二电极)。应该理解的是，该行图象值具有与第二组电极对应的水平或行方向。各组第二(行)电极水平地从一个边缘(左或右边)几乎延伸到显示器503的中心，各个第二(行)电极因而与第一(列)电极的一半相交。这种分离第二电极设置，以简单而低成本的方式，减小了各个处理系统所进行的计算量并改善了显示系统700的对比度和最大帧速率。为了减小处各理系统510的计算要求，LCD701已经被分成六个区711，每一个区都由处理系统510之一提供服务，且每一个区都包含160个行电极106和320个列电极104。应该理解的是，本发明的最佳实施例中所需的Walsh矩阵是2⁹×2⁹(512×512)大小的，因而时隙T为帧周期的1/512。

处理系统510被图象相关(行)输出线路512-较好地是八位宽的-耦合到视频数字模拟转换器(DAC)502(与Sony公司制作的CXD1178QDAC类似)，用于将处理系统510的数字输出信号转换成相应的模拟第二(行)驱动信号。DAC502与模拟型的第二(行)驱动元件504(诸如Seiko Epson公司制作的SED1779DOA驱动器)耦合，用于借助模拟行驱动信号来驱动LCD100的第二(行)电极106。处理系统510中的两个还通过第一(列)输出线路514耦合到数字型的第一(列)驱动元件506(与Seiko Epson公司制作的SED1704驱动器类似)，用于借助预定的Walsh函数信号组来驱动LCD701的左和右部分的第一(列)电极104。应该理解的是，也可以用其他的类似部件来作为DAC502、第二(行)驱动元件504、以及第一(列)驱动元件506。

第二(行)和第一(列)驱动元件504、506在时隙T的持续时间(图4)中接收并存储用于各个第二(行)和第一(列)电极104、106的一批驱动电平信息。第二(行)和第一(列)驱动元件504、506随后根据接收到的驱动电平信息而基本同时施加和保持用于各个第二(行)和第一(列)电极104、106的驱动电平，直到第二(行)和第一(列)驱动元件504、506接收到下一批-例如与下一个时隙T对应的一批。以此方式，驱动信号对于所有第二(行)和第一(列)电极104、106的转移都是基本上彼此同步进行的。

应该理解的是，通过修正处理系统510中采用的装置和总线的尺寸，上述结合图6描述的相同的处理系统510，可以被用于显示系统700。该描述在其他方面保持不变。行缓存器602此时是160图象值乘八位的缓存器，帧缓存器此时是160行的320图象值乘八位的缓存器，且图象独立函数移位寄存器614此时是320乘一位的移位寄存器。并行数据总线630此时是160乘八或1280位宽的总线，且并行数据总线630此时是320乘八或2560位宽的总线，且并行传输总线636此时是320位宽的总线。根据本发明的第一替换实施例而在rms校正因子计算器632和计算引擎610中需要进行的类似的大小改变，在以下进行更详细描述中，对于本领域的技术人员来说，是显而易见的。

还应该理解的是，根据本发明的第一替换实施例的显示系统700，当要提供大(例如480行和640列的)显示系统且不提供也不能得到经济改变以提供成行(而不是列)的图象值输入信号时，可以是所希望的设计选择。一个例子是这样一种情况-其中产生串行数据信号的设备已经大量存在且不能被经济地改变以产生具有列格式的图象值。当涉及的是较小的显示系统(例如240乘320列)时，可能不需要分离电极显示板就可实现所希望的帧速率和对比度，从而能够将第一电极选为行或列电极，并允许在此描述的根据本发明的最佳和替换实施例的独特的体系结构-其中图象相关信号的每一个值都是只由一行图象值确定的，且其中图象相关信号被施加到与该输入数据线的方向相应的显示电极组上。

参见图8，根据本发明的最佳和替换实施例的处理系统510的rms校正因子计算器632的电子框图包括：数据输入线508，用于接收包括所要显示的相继的数据帧的输入信号；控制总线624，用于控制该rms校正因子计算器632；以及，时序信号639。对于采用+1表示完全“断开”的象素并用-1表示完全“导通”的象素并采用只具有值+1和-1的Walsh函数的显示器，该显示器的各行的校正因子为 $\frac{1}{N}\sqrt{N-\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{I}_i^2},---\left(1\right)$ 其中N是第一电极的实际数目且I_i是该行的第i个图象值的值。

对于具有范围0-255的八位象素值进行调节，且假定有240个实际第一电极，公式(1)变为 $\frac{1}{240}\sqrt{240-\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{\left(\frac{I_i-127.5}{127.5}\right)}^2},---\left(2\right)$ 该公式简化为 $\frac{1}{127.5\sqrt{240}}\sqrt{255\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i-\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i^2},---\left(3\right)$ 又进一步简化成 $\frac{\sqrt{255\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i-\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i^2}}{1975}---\left(4\right)$

这是rms校正因子计算器632的函数，用于从通过数据输入线508到达的数据计算各行的校正因子。计算出的每一个rms校正因子都对应于一行图象值，并还对应于图象相关信号的一个值(因而也对应于第二电极之一)，并被传送到校正因子缓存器601以进行临时存储并随后被传送到计算引擎610。在计算引擎610中，各个rms校正因子，按照常规寻址技术，与图象和Walsh函数值之积的和相结合，如以下结合图9所描述的。该rms校正因子的目的，是消除否则将进入各个图象相关信号值计算的非线性项，如常规有源寻址显示器领域中的技术人员所能够证明的。

该rms校正因子计算器632进一步包括一个第一累加器710，后者与数据输入线508耦合以对所接收的象素值进行求和。第一累加器710的输出端被耦合到一个第一减法器712的两个输入端，其中被减数输入数据先左移八位以将该被减数输入数据乘以256，从而产生一个输出值255∑I。

数据输入线508还耦合到一个第一查询表元件704，用于确定象素值的平方。第一查询表元件704的输出与一个第二累加器706的输入端耦合，用于对这些象素值的平方进行求和。第二累加器706的输出被耦合到一个第二减法器708的减数输入端，而第一减法器712的输出被耦合到该第二减法器708的被减数输入端以获得差255∑I-∑I²。第二减法器708的输出被耦合到一个第二查询表元件714，用于确定平方根值

第二查询表元件714的输出被耦合到一个乘法元件716的一个输入端。乘法元件716的另一个输入对于一个常数值K被预先编程。K的值提供了公式(4)的除数1975，以及LCD100所要求的其他驱动电平调节。乘法元件716的输出被第一校正因子信号607耦合到校正因子缓存器601，以存储计算出的校正因子。时序信号639被耦合到第一查询表元件704和累加器706、710，用于在数据输入线508上提供与输入信号的图象值同步。控制总线624被耦合到第二查询表元件714和乘法元件716，以当接收到完整的行时进行乘法操作。控制总线624还被耦合到第一累加器710和第二累加器706，用于在接收到完整的行之后对累加总额进行复位。应该理解的是，可以用一个算术逻辑部件或微型计算机代替第一和第二查询表元件704、714以及乘法元件716的部分或全部。还应该理解的是，可以用一个微型计算机取代rms校正因子计算器632的所有元件。

参见图9，根据本发明的最佳和替换实施例的处理系统510的一个计算引擎610的电子框图，包括多个8位异或(XOR)元件802、804、806。该XOR元件802、804、806与并行数据总线630耦合，用于在控制器622的控制下接收来自帧存储器608的象素值。XOR元件802、804、806还与并行传输总线636耦合，用于也在控制器622的控制下接收来自图象独立函数移位寄存器614的Walsh函数值。XOR元件802、804、806的作用，是每当相应的Walsh函数值为逻辑1时对象素值的位进行补码，并在相应的Walsh函数值为逻辑零时使该象素值保持不变。一个值1必须被加到各个得到补码的象素值(如以下所描述的)上，以从计算引擎610所累加的和中正确地减掉该象素值。

XOR元件802、804、806的输出被耦合到加法元件808、810、812-它们彼此耦合，用于产生还没有被XOR元件802、804、806所补码的象素值之和，并用于从该和中减去已经得到补码的象素值。第一加法元件808与一个校正因子调节系统的输出端822耦合，该系统包括元件816、818、820以根据为该校正因子计算指定的虚第一电极的时隙中的Walsh函数值来调节与正在计算的行相对应的校正因子的符号，并用于将所要求的值1加到各个补码的象素值上。最后一个加法元件812的输出被耦合到并行驱动器814(较好地是八位宽的)，用于驱动图象相关输出线路512。

一个校正因子调节系统包括一个XOR元件816，后者通过第二校正因子信号609而与控制器622耦合，用于接收该行的校正因子-如事先被校正因子缓存器601所存储的，并用于在虚值信号656上接收虚第一电极的时隙的Walsh函数的值。XOR元件816的输出被耦合到一个加法元件818的输入端。加法元件818的另一输入端耦合到虚值信号656。如此耦合的XOR元件816和加法元件818的作用，是使校正因子值的符号每当该虚值为逻辑“1”时为负，且每当该虚值为逻辑“0”时为正。加法元件818的输出被耦合到一个加法器820的一个输入端。加法器820的另一输入端对于除第一个以外的所有时隙都为常数值120而得到预编程，而对于第一个时隙加法器820为值240而得到预编程。这是通过在每当×2元件824在第一时隙被来自控制器622的时序信号637所使能时将预编程的值120左移一位，而实现的。

将这些常数值相加的理由，是为了实现所要求的将1加到每一个得到补码的象素值上。240个实第一电极的预定Walsh因子，在除了第一时隙之外的每一个时隙中都正好具有120个逻辑“1”，而第一时隙有240个逻辑“1”。这意味着对于除了第一个以外的每一个时隙，将有120个被计算引擎610的XOR元件802、804、806所补码的象素值。对于第一时隙，所有240个象素值都将得到补码。如上所表示的，值1必须被加到各个补码的象素值上，以从和中正确地减掉这些象素值。加法器820和×2元件824实现了这点。

参见图10，根据本发明的最佳和替换实施例的处理系统510的控制器622的电子框图包括一个微处理器901，它与包含操作系统软件的只读存储器(ROM)902和用于存储该操作系统软件所用的变量值的随机存取存储器(RAM)906相耦合。ROM902进一步包括预定的Walsh函数值904，例如用于240个实第一电极106加上一个虚第一电极中每一个的256个时隙值。ROM902还得到预编程，以带有包括数据帧的部分或块即显示器的部分511的分配的帧部分值912，该值是分配给包括控制器622的处理系统510以进行处理的。微处理器901通过控制总线624、虚值信号656、时序信号639、帧同步信号638、以及图象独立函数总线635而与处理系统510耦合，以控制处理系统510。

参见图11，根据本发明的最佳和替换实施例的个人计算机1000的电子框图包括显示系统500-它通过数据输入线508与一个微型计算机1002耦合以接收微型计算机1002所发送的数据帧。各个数据帧定义了多行相继发送的图象值。显示系统500通过帧同步线路638和时钟线路642而与微型计算机1002耦合，以从微型计算机1002接收帧同步和时钟信号。微型计算机1002与一个键盘1004耦合，以接收用户的输入。微型计算机1002与一个无线电接收器1006耦合，以接收来自一个无线电发送器的视频图象信号，并与一个图象存储器1008耦合，以存储一个虚拟图象。在输入线路508上的输入信号是从无线电接收器1006所接收的无线电信号导出的。或者，在输入线路508上的输入信号可以从图象存储器1008导出，其内容由用户利用键盘1004操纵。

参见图12，根据本发明的最佳和替换实施例的个人计算机1000的正视剖视图描述了受到一个外壳1102支撑和保护的显示系统500。键盘1004也得到了描述。诸如个人计算机1000的个人计算机经常被做成便携式电池供电的部件。显示系统500在这种电池供电部件中是特别有利的，因为显示系统500的处理系统510的存储器大小的要求比用于有源寻址显示器的常规处理系统的减小了很多，因而大大地减小了电路的尺寸，并降低了功率消耗，因而延长了电池的寿命。

系统操作是这样的，即当在帧同步线路638上接收到帧同步时，多个处理系统510的各个控制器622从分配的帧部分值912确定包括控制器622的处理系统510的数据帧的哪一个部分或块被分配给了与LCD100的块511相应的处理。控制器622随后延迟相应的处理系统510的处理的开始，直到该数据帧达到了分配的块。

以下结合图13-15描述用于电子装置1000中的一种方法，它处理一个输入信号以在一个有源寻址显示器100上产生一个图象。为了讨论用于该电子装置中的显示系统500的操作方法，术语“处理器”在此指的是多个处理系统510中的一个，且术语“行”指的是在在数据帧的一个分配的块511，711内的部分或完整的图象值行。因此一行，根据块511、711的器配置，是一个部分或完整的图象值行。

参见图13，它是一个流程图，描述了根据本发明的最佳和第一替换实施例的视频存储器640的装载操作，并从处理器的控制器622等候数据帧内的块的启动开始。当在步骤1202确定了块的开始时，控制器622在步骤1205初始化一个计数器并在步骤1210初始化一个图象值计数器。在步骤1215，接收下一个图象值。该图象值在步骤1220被存储在行缓存器602中的下一个位置。当在步骤1225处该图象值不是该行中的最后一个图象值时，操作在步骤1215处继续。当在步骤1225该图象值是最后一个图象值时，该行在步骤1230被存储在帧缓存器608中的下一行位置，从而擦除了从前面的数据帧存储在其中的相应行的图象值。控制器622在步骤1230控制该行至帧缓存器608中的存储，从而使该存储不与计算引擎610在步骤1408(图15)从帧缓存器608读出相应行的图象值的操作同时发生。当该行在步骤1235不是最后一行时，操作进行到步骤1210。当该行在步骤1235是该块中的最后一行时，操作进行到步骤1205。总之，与一个帧中的行块对应行的图象值以它们被接收到时的形式被存储在帧缓存器608中的相应位置中。应该理解的是，进行控制以使在步骤1230处的行存储不与从帧缓存器608读出该相应行的操作同时发生，避免了图象对比度的降低和图象的模糊。

参见图14，它是描述根据本发明的最佳实施例的rms校正因子计算器632的操作的流程图，并开始于控制器622等候与分配给控制器622的LCD100的区域511相对应的数据帧中的块的开始。当在步骤1302判定块开始时，第一和第二累加元件710、706在步骤1304被控制器622初始化为零。随后，第一查询表元件704在步骤1310平方该图象值，且平方的图象值随后在步骤1314被加到第二累加元件706，以导出∑I²。同时，图象值在步骤1312被加到第一累加元件710，以导出∑I。当在步骤1316还没有接收到正在计算的行的所有图象值时，操作在步骤1306继续进行，以接收下一个图象值。

当在步骤1316已经接收到了正在计算的行的所有图象值时，则∑I在步骤1318被乘以255，如在上面结合图8所描述的。随后，在步骤1320从在步骤1318获得的值中减去∑I²，该相减是借助第二减法元件708进行的。随后，在步骤1322借助第二查询表元件确定在步骤1320所获得的值的平方根。在步骤1322确定的值随后在步骤1323在乘法元件716中被乘以常数K。随后，在步骤1324，用于该行的该校正因子值 被从rms校正因子计算器632发送到校正因子缓存器601并被存储在校正因子缓存器601中与计算出的行相应的位置中。

当在步骤1326控制器622判定计算出的行不是分配给处理系统510的最后一行时，控制器622在步骤1304对rms校正因子计算器632进行初始化，以开始下一个数据行处理。当控制器622判定计算出的行是分配给处理系统510的最后一行时，控制器622在步骤1302等候下一个块的到达。

参见图15，它是流程图，描述了根据本发明的最佳实施例的计算引擎610的操作，并开始于控制器622等候下一个数据帧的开始。当在步骤1402判定下一个数据帧的开始时，控制器622选择下一个处理时隙并在步骤1404用分配给控制器622的各个第一电极，加上虚电极，的时隙的Walsh函数值-例如用于该时隙的241个Walsh函数值-对图象独立函数移位寄存器614进行初始化。

在步骤1406，控制器622随后选择下一行以将其从帧缓存器608传送到计算引擎610，并选择与选定的行相对应的一个校正因子，并将该校正因子从校正因子缓存器601传送到计算引擎610。随后，控制器622控制帧缓存器RAM608，以在步骤1408将选定的行的240个图象值并行传送到计算引擎610。同时，计算引擎610在步骤1410从图象独立函数移位寄存器614接收分配给控制器622的各个第一电极的时隙的Walsh函数值。计算引擎610在步骤1412根据选定行和选定时隙的虚第一电极驱动信号来调节校正因子值，该调节是以如上结合图9所述的方式进行的。

随后，在步骤1414，计算引擎610通过将调节的校正因子值和与具有Walsh函数值1的实第一电极相对应的选定行的图象值加在一起，并从该和中减去与具有Walsh函数值零的实行相对应的图象值，而导出一个图象相关输出信号。随后，在步骤1416，计算引擎610和图象独立函数移位寄存器614分别借助(计算出的)图象相关和(预定的)图象独立信号，驱动图象相关和图象独立输出线512、514。

重要是注意到，步骤1406、1408、1410、1412和1414最好是基本上同时且并行地进行的，以实现最优计算速度。另外，如上面结合图5所述的，在本发明的最佳实施例中，只有两个处理系统510被用于驱动第一驱动器元件506。应该理解的是，即使单处理系统510也足以驱动第一驱动器元件506，因为用于LCD100的上和下半部中的240个第一电极组成的各个组中的对应的第一电极的图象独立信号是预定的。

在步骤1418，控制器622检查对于选定的时隙是否已经处理了最后一行。当对于选定的时隙还没有处理最后一行时，流程返回到步骤1406，以选择并处理下一行。当在步骤1418已经处理了选定的时隙的最后一列时，控制器622在步骤1422检查是否已经处理了该数据帧的最后一个时隙。当该数据帧的最后一个时隙还没有处理时，操作在步骤1404处继续进行，在那里控制器622选择下一个处理时隙。当在步骤1422已经处理了该数据帧的最后一个时隙时，操作在步骤1402继续进行，在那里控制器622将等候开始处理下一个数据帧。

因此，在本发明的最佳和第一替换实施例中，视频存储器主要由一个单行缓存器和一个单帧缓存器组成。视频存储器中可能需要诸如输入和输出功能的其他逻辑部分，但不会需要显著的附加图象值存储器。在本发明的最佳和第一替换实施例中，可以有不大的附加存储量，例如为了简化一个图象值的缓冲。

以上对于本发明的最佳实施例的讨论和分析应用于八位数据所表示的图象值。应该理解的是，本发明可以得到适当调节以适用于由较多或较少的位数(例如十六位或四位)所表示的图象值。

因此，本发明的最佳和替换实施例提供了一种方法和装置，用于以有利地减小所需计算引擎的存储器大小和功率消耗的方式，来驱动有源寻址显示器。通过根据一行图象值来计算图象相关信号的各个值并用该图象相关信号驱动第二电极，本发明的最佳和替换实施例显著地减小了所需的图象值存储量，简化了所需的存储器互连，减小了所需的计算速度，因而显著地减小了进行计算所需的功率。与常规显示处理器相比得到减小的、用于有源寻址显示器的存储器大小和功率，对于便携的电池供电的应用(诸如膝上型计算机-其中电池的尺寸和长寿命是非常希望的特征)来说是特别重要的。

Claims (14)

1.显示系统，它处理一个输入信号以产生图象，该输入信号包括相继的数据帧，其中各个相继的数据帧定义了多行相继发送的图象值，其中这多个相继发送的行具有一个行方向，该显示系统包括：

有源寻址显示器，用于显示图象，其中该有源寻址显示器具有多个第一电极和多个第二电极-它们在交点处彼此相交而形成象素，且其中多个第二电极沿着与行方向对应的方向；

一个视频存储器，包括：

一个单行缓存器，它与所述输入信号耦合，用于累加包括多行相继发送的图象值中的一个存储行；以及

一个单帧缓存器，它与所述单帧缓存器耦合，用于存储包括多个存储行的一个数据帧；

一个控制器，它与所述视频存储器耦合，其中所述控制器在存储行被完全存储在所述单行缓存器之后将存储行从所述单行缓存器传送到所述单帧缓存器，并产生在一个时隙期间具有至少M个值的预定图象独立函数；

一个计算引擎，它与所述控制器和所述视频存储器耦合，其中所述计算引擎在该时隙期间计算一个图象相关输出信号，且其中该图象相关输出信号具有N个值，且其中所述N个值之每一个都是从该预定图象独立函数和N组图象值中的一个确定的，且其中所述计算引擎从所述单帧缓存器中存储的多个存储行中的一个不同存储行读取N组图象值中的每一组；

一个第一驱动器元件，它与所述控制器和所述有源寻址显示器耦合，其中在该时隙期间所述第一驱动器元件产生M个第一电压-这些电压耦合到M个第一电极，且其中该M个第一电压之每一个都与所述至少M个值中的一个成比例；以及

一个第二驱动器元件，它与所述计算引擎和所述有源寻址显示器耦合，其中在该时隙期间所述第二驱动器元件产生N个第二电压-这些第二电压被耦合到N个第二电极，且其中N个第二电压之每一个都与所述N个值之一成比例。

2.根据权利要求1的显示系统，其中所述控制器，在所述计算引擎不从存储在所述帧缓存器中的多个存储行之一读取N组图象值中的一组时-其中该帧缓存器对应于存储在所述单行缓存器中的该存储行，将存储行传送到所述单帧缓存器中。

3.根据权利要求1的显示系统，其中所述单行缓存器包括一个部分单行缓存器，该部分单行缓存器用于存储多行相继发送的图象值中的一行的预定部分。

4.根据权利要求1的显示系统，其中所述单帧缓存器包括一个部分单帧缓存器，该部分单帧缓存器用于存储多行相继发送的图象值中的预定部分。

5.根据权利要求1的显示系统，其中M和N是预定的正整数，且其中P个时隙的总持续时间实质上等于一个相继的数据帧的持续时间，且其中P是2的整数次幂，且其中P大于M。

6.根据权利要求1的显示系统，其中预定的图象独立函数是多个正交的预定图象独立函数之一，且其中所述N个值之每一个都具有由-1和+1组成的一组值中的一个。

7.显示系统，它处理一个输入信号以生成图象，该输入信号包括相继的数据帧，其中各个相继帧定义了多个相继发送的图象值列，该显示系统包括：

一个有源寻址显示器，用于显示该图象，其中该有源寻址显示器具有多个行电极和多个列电极-它们在交点处彼此相交而形成象素；

一个视频存储器，包括：

一个单列缓存器，它与所述输入信号耦合，用于累加一个存储列-该列由多个相继发送的图象值列中的一列组成；

一个单帧缓存器，它与所述单列缓存器耦合，用于存储一个数据帧，该数据帧包括多个存储列；

一个控制器，它与所述视频存储器耦合，其中所述控制器，在来自相应的存储列的图象值没有被从所述单帧缓存器读出时且在该存储列被完全存储在所述单列缓存器中之后，将该存储列从所述单列缓存器传送到所述单帧缓存器中，且其中所述控制器产生在一个时隙期间具有至少M个值的一个预定图象独立函数；

一个计算引擎，它与所述控制器和所述视频存储器耦合，其中所述计算引擎在该时隙期间计算一个图象相关输出信号，且其中该图象相关输出信号具有N个值，且其中所述N个值之每一个都是从该预定图象独立函数和N组图象值中的一组确定的，且其中所述计算引擎从存储在该单帧缓存器中的多个存储列中的不同列读出N组图象值中的各组图象值；

一个行驱动器元件，它与所述控制器和所述有源寻址显示器耦合，其中所述行驱动器元件产生M个行电压-这些M个行电压与M个行电极耦合，且其中M个行电压之每一个都与该时隙期间的所述至少M个值中的一个成比例；以及

一个列驱动器元件，它与所述计算引擎和所述有源寻址显示器耦合，其中所述列驱动器元件产生N个列电压-该N个列电压耦合到N个列电极，且其中N个列电压之每一个都与该时隙期间的所述N个值之一成比例。

8.用在一种电子装置中的方法，该电子装置处理一个输入信号以在一个有源寻址显示器上产生一个图象，其中该输入信号包括相继的数据帧，其中这些相继的数据帧之每一帧都定义了多行相继发送的图象值，且其中多个相继发送的行具有一个行方向，该方法包括以下步骤：

在一个单行缓存器中累加一个存储行，该存储行包括多行相继发送的图象值中的一行；

在该存储行在所述累加步骤中得到完全累加之后，将该存储行传送到一个单帧缓存器中，该单帧缓存器存储有一数据帧，该数据帧包括多个存储行；

产生一个预定的图象独立函数，该图象独立函数在一个时隙期间具有至少M个值；

从存储在该单帧缓存器中的多个存储行之一读出多个图象值；

计算在该时隙期间的一个图象相关输出信号的N个值，其中这N个值之每一个都是从该预定的图象独立函数和在所述读出步骤中读出的多个图象值确定的；

在该时隙期间重复所述读出步骤和所述计算步骤N次，每次重复采用多个存储行中不同的一行，

在该时隙期间产生M个第一电压-这M个第一电压被耦合到有源寻址显示器的M个第一电极，其中M个第一电压之每一个都与预定的图象独立函数的至少M个值之一成比例；以及

在该时隙期间产生N个第二电压，这N个第二电压被耦合到有源寻址显示器的N个第二电极-这N个第二电极具有与该行方向对应的方向，其中N个第二电压之每一个都与N个值之一成比例。

9.根据权利要求8的方法，其中当在所述传送步骤中存储在单行缓存器中的存储行对应于在所述读出步骤中存储在所述单帧缓存器中的多个存储行之一时，所述传送步骤不在所述读出步骤期间进行。

10.电子装置，包括：

一台微型计算机，用于发送一个输入信号-该输入信号包括相继的数据帧，其中每一个数据帧定义了多行相继发送的图象值，其中多个相继发送的行具有一个行方向；

一个显示系统，它与所述微型计算机耦合，而该微型计算机对该输入信号进行处理以产生一个图象，所述显示系统包括：

一个有源寻址显示器，用于显示该图象，其中该有源寻址显示器具有多个第一电极和多个第二电极-这些电极在交点处彼此相交以形成象素，且其中多个第二电极沿着与该行方向相对应的方向；

一个视频存储器，它与该输入信号耦合，其中该视频存储器包括：

一个单行缓存器，它与所述输入信号耦合，用于累加一个存储行-该存储行包括多行相继发送的图象值之一；以及

一个单帧缓存器，它与所述单帧缓存器耦合，用于存储一个数据帧，该数据帧包括多个存储行；

一个控制器，它与所述视频存储器耦合，其中所述控制器在存储行被完全存储在所述单行缓存器中之后将存储行从所述单行缓存器传送到所述单帧缓存器中，并产生在一个时隙期间具有至少M个值的一个预定图象独立函数；

一个计算引擎，它与所述控制器和所述视频存储器耦合，其中所述计算引擎计算在该时隙期间的一个图象相关输出信号，且其中该图象相关输出信号具有N个值，且其中所述N个值之每一个都是从该预定图象独立函数和N组图象值中的一组确定的，且其中所述计算引擎从存储在所述单帧缓存器中的多个存储行中的不同行中读出该N组图象值中的每一组；

一个第一驱动器元件，它与所述控制器和所述有源寻址显示器耦合，其中在该时隙期间所述第一驱动器元件产生M个第一电压-这M个第一电压被耦合到M个第一电极，且其中M个第一电压中的每一个都与所述至少M个值之一成比例；以及

一个第二驱动器元件，它与所述计算引擎和所述有源寻址显示器耦合，其中在该时隙期间所述第二驱动器元件产生N个第二电压-这N个第二电压被耦合到N个第二电极，且其中N个第二电压之每一个都与所述N个值之一成比例；

一个外壳，它与该微型计算机和该显示系统耦合，用于支撑并保护该微型计算机和显示器系统。

11.根据权利要求10的电子装置，其中所述控制器在所述计算引擎不从存储在所述单帧缓存器中与存储在所述单行缓存器中的存储行相对应的多个存储行之一读出N组图象值之一组时，将存储行传送到所述单帧缓存器中。

12.根据权利要求10的电子装置，其中所述单行缓存器包括一个部分单行缓存器，用于存储多行相继发送的图象值中的一行的预定部分。

13.根据权利要求10的电子装置，其中所述单帧缓存器包括一个部分单帧缓存器，用于存储多行相继发送的图象值中的预定部分。

14.根据权利要求10的电子装置，其中M和N是预定的正整数，且其中P个时隙的总持续时间实质上等于一个相继的数据帧的持续时间，且其中P是2的整数次幂，且其中P大于M。

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