JP3082244B2 - アクティブ・アドレス指定ディスプレイを駆動する方法および装置 - Google Patents
アクティブ・アドレス指定ディスプレイを駆動する方法および装置Info
- Publication number
- JP3082244B2 JP3082244B2 JP08517077A JP51707796A JP3082244B2 JP 3082244 B2 JP3082244 B2 JP 3082244B2 JP 08517077 A JP08517077 A JP 08517077A JP 51707796 A JP51707796 A JP 51707796A JP 3082244 B2 JP3082244 B2 JP 3082244B2
- Authority
- JP
- Japan
- Prior art keywords
- image
- values
- stored
- coupled
- buffer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3622—Control of matrices with row and column drivers using a passive matrix
- G09G3/3625—Control of matrices with row and column drivers using a passive matrix using active addressing
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/08—Active matrix structure, i.e. with use of active elements, inclusive of non-linear two terminal elements, in the pixels together with light emitting or modulating elements
- G09G2300/0809—Several active elements per pixel in active matrix panels
- G09G2300/0828—Several active elements per pixel in active matrix panels forming a digital to analog [D/A] conversion circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/02—Details of power systems and of start or stop of display operation
- G09G2330/021—Power management, e.g. power saving
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/2007—Display of intermediate tones
- G09G3/2011—Display of intermediate tones by amplitude modulation
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Traffic Control Systems (AREA)
Description
【発明の詳細な説明】 発明の分野 本発明は、一般に、電子ディスプレイに関し、さらに
詳しくは、メモリ条件および消費電力を節減するため、
アクティブ・アドレス指定二乗平均（rms:root−mean−
square）応答ディスプレイを駆動する方法および装置に
関する。
詳しくは、メモリ条件および消費電力を節減するため、
アクティブ・アドレス指定二乗平均（rms:root−mean−
square）応答ディスプレイを駆動する方法および装置に
関する。
発明の背景 直接多重化（direct multiplexed）rms応答電子ディ
スプレイの例に、周知な液晶ディスプレイ（LCD）があ
る。このようなディスプレイでは、ネマチック液晶材料
は、この液晶材料に接触した各表面に印加された電極を
有する２つの平行なガラス・プレートの間に配置され
る。一般に、電極は、一方のプレート上の垂直カラム
（column）と、他方のプレート上の水平ロウ（row）に
配列され、カラム電極とロウ電極とが重複するところで
画素（ピクセル）を駆動する。高情報量ディスプレイ、
例えば、携帯ラップトップ・コンピュータでモニタとし
て用いられるディスプレイは、情報の任意のパターンを
表現するため多数のピクセルを必要とする。480ロウと6
40カラムを有し307,200ピクセルを形成するマトリクスL
CDは今日のコンピュータで広く採用されており、数百万
ピクセルのマトリクスLCDもまもなく期待される。
スプレイの例に、周知な液晶ディスプレイ（LCD）があ
る。このようなディスプレイでは、ネマチック液晶材料
は、この液晶材料に接触した各表面に印加された電極を
有する２つの平行なガラス・プレートの間に配置され
る。一般に、電極は、一方のプレート上の垂直カラム
（column）と、他方のプレート上の水平ロウ（row）に
配列され、カラム電極とロウ電極とが重複するところで
画素（ピクセル）を駆動する。高情報量ディスプレイ、
例えば、携帯ラップトップ・コンピュータでモニタとし
て用いられるディスプレイは、情報の任意のパターンを
表現するため多数のピクセルを必要とする。480ロウと6
40カラムを有し307,200ピクセルを形成するマトリクスL
CDは今日のコンピュータで広く採用されており、数百万
ピクセルのマトリクスLCDもまもなく期待される。
いわゆるrms応答ディスプレイ（rms reuponding disp
lay）では、ピクセルの光状態は、ピクセルに印加され
る電圧の二乗、すなわち、ピクセルの対置面上の電極に
印加される電圧の下、に実質的に応答する。LCDは、ピ
クセルの光状態がピクセルに印加される電圧を変更する
ことにより修正されてから、平衡状態に戻るのに要する
時間を特徴づける固有の時定数を有する。近年の技術的
進歩により、多くのビデオ・ディスプレイで用いられる
フレーム期間（約10.7ミリ秒）に近い時定数を有するLC
Dが生産される。このように短い時定数は、LCDをすばや
く応答させることができ、ディスプレイ画像の目立つス
ミア（smearing）を生じずに動画を描画するのに特に有
利である。
lay）では、ピクセルの光状態は、ピクセルに印加され
る電圧の二乗、すなわち、ピクセルの対置面上の電極に
印加される電圧の下、に実質的に応答する。LCDは、ピ
クセルの光状態がピクセルに印加される電圧を変更する
ことにより修正されてから、平衡状態に戻るのに要する
時間を特徴づける固有の時定数を有する。近年の技術的
進歩により、多くのビデオ・ディスプレイで用いられる
フレーム期間（約10.7ミリ秒）に近い時定数を有するLC
Dが生産される。このように短い時定数は、LCDをすばや
く応答させることができ、ディスプレイ画像の目立つス
ミア（smearing）を生じずに動画を描画するのに特に有
利である。
アクティブ・アドレス指定方法（active addressing
method）は、ビデオ情報ディスプレイ用に用いられるLC
Dのコントラスト比を最適化するために一般に利用され
る。一般に用いられるアクティブ・アドレス指定方法で
は、画像値のフレームからなるビデオ情報は、ディスプ
レイ・システムに送出される画像値のロウのシーケンス
に整理される。各画像値は、ディスプレイのピクセルに
おいて提示される画像におけるピクセルの値（白黒グレ
ー・スケール・システムではグレー・スケール値）を表
す。アクティブ・アドレス指定方法は、フレーム期間に
対応する共通の期間Ｔを有する周期的パルスの列からな
る信号で、ロウ電極を駆動する。ロウ信号は、表示され
る画像とは独立しており、好ましくは直交（orthogona
l）かつ正規化（normalized）される、すなわち、正規
直交（orthonormal）である。直交という用語は、ロウ
の一つに印加される信号の振幅が別のロウに印加される
信号の振幅で乗算される場合に、フレーム期間における
この積の積分がゼロであることを表す。正規化という用
語は、すべてのロウ信号がフレーム期間Ｔにおいて積分
された同じrms電圧を有することを表す。
method）は、ビデオ情報ディスプレイ用に用いられるLC
Dのコントラスト比を最適化するために一般に利用され
る。一般に用いられるアクティブ・アドレス指定方法で
は、画像値のフレームからなるビデオ情報は、ディスプ
レイ・システムに送出される画像値のロウのシーケンス
に整理される。各画像値は、ディスプレイのピクセルに
おいて提示される画像におけるピクセルの値（白黒グレ
ー・スケール・システムではグレー・スケール値）を表
す。アクティブ・アドレス指定方法は、フレーム期間に
対応する共通の期間Ｔを有する周期的パルスの列からな
る信号で、ロウ電極を駆動する。ロウ信号は、表示され
る画像とは独立しており、好ましくは直交（orthogona
l）かつ正規化（normalized）される、すなわち、正規
直交（orthonormal）である。直交という用語は、ロウ
の一つに印加される信号の振幅が別のロウに印加される
信号の振幅で乗算される場合に、フレーム期間における
この積の積分がゼロであることを表す。正規化という用
語は、すべてのロウ信号がフレーム期間Ｔにおいて積分
された同じrms電圧を有することを表す。
アクティブ・アドレス指定の問題点は、毎秒毎に要す
る多数の計算によって生じる。例えば、480ロウと640カ
ラムおよび60フレーム／秒のフレーム・レートを有する
グレー・スケール・ディスプレイでは、毎秒100億弱の
計算を必要とする。アクティブ・アドレス指定を利用す
る一般的な現在入手可能なディスプレイ・システムは、
２セットのビデオ画像メモリを有し、それぞれのセット
は480x640個の画像値を格納でき、各画像値は一般に８
ビット値である。メモリ・セットのうち一方は、ロウ単
位で画像値のフレームを組み立てるために用いられ、第
２のメモリ・セットは、画像値のカラムがフレーム期間
で一定のままとなる画像値のソースとして用いられる。
このようにカラム情報を一定に維持することは、画像の
ジッタおよびスミアを防ぐために重要である。上記のレ
ートで計算を実行することは現在の技術で可能である
が、アクテイブ・アドレス指定ディスプレイ用に用いら
れる計算エンジンとしてこれまで提唱されたアーキテク
チャはメモリ条件を最小限に抑えるように最適化されな
い。メモリ条件問題は携帯用途で特に重要であり、ここ
では過剰なメモリにより過剰な電力条件，パーツの大型
化およびメモリの高コスト化が生じる。過剰な電力条件
は、寸法およびバッテリ寿命が主な設計項目であるバッ
テリ駆動型ラップトップ・コンピュータなどの携帯用途
において特に重要である。
る多数の計算によって生じる。例えば、480ロウと640カ
ラムおよび60フレーム／秒のフレーム・レートを有する
グレー・スケール・ディスプレイでは、毎秒100億弱の
計算を必要とする。アクティブ・アドレス指定を利用す
る一般的な現在入手可能なディスプレイ・システムは、
２セットのビデオ画像メモリを有し、それぞれのセット
は480x640個の画像値を格納でき、各画像値は一般に８
ビット値である。メモリ・セットのうち一方は、ロウ単
位で画像値のフレームを組み立てるために用いられ、第
２のメモリ・セットは、画像値のカラムがフレーム期間
で一定のままとなる画像値のソースとして用いられる。
このようにカラム情報を一定に維持することは、画像の
ジッタおよびスミアを防ぐために重要である。上記のレ
ートで計算を実行することは現在の技術で可能である
が、アクテイブ・アドレス指定ディスプレイ用に用いら
れる計算エンジンとしてこれまで提唱されたアーキテク
チャはメモリ条件を最小限に抑えるように最適化されな
い。メモリ条件問題は携帯用途で特に重要であり、ここ
では過剰なメモリにより過剰な電力条件，パーツの大型
化およびメモリの高コスト化が生じる。過剰な電力条件
は、寸法およびバッテリ寿命が主な設計項目であるバッ
テリ駆動型ラップトップ・コンピュータなどの携帯用途
において特に重要である。
従って、メモリ条件を最小限に抑え、また画像処理シ
ステムの消費電力および寸法を最小限に抑えるように、
アクティブ・アドレス指定ディスプレイを制御・駆動す
る方法および装置が必要とされる。
ステムの消費電力および寸法を最小限に抑えるように、
アクティブ・アドレス指定ディスプレイを制御・駆動す
る方法および装置が必要とされる。
発明の概要 本発明の第１態様では、ディスプレイ・システムは入
力信号を処理して、画像を生成する。入力信号は、デー
タの連続フレームを含み、各フレームは、複数の連続的
に送信された画像データのラインを定める。これらのラ
インは、ライン方向を有する。ディスプレイ・システム
は、アクティブ・アドレス指定ディスプレイ，ビデオ・
メモリ，コントローラ，計算エンジン，第１ドライバ素
子および第２ドライバ素子を有する。
力信号を処理して、画像を生成する。入力信号は、デー
タの連続フレームを含み、各フレームは、複数の連続的
に送信された画像データのラインを定める。これらのラ
インは、ライン方向を有する。ディスプレイ・システム
は、アクティブ・アドレス指定ディスプレイ，ビデオ・
メモリ，コントローラ，計算エンジン，第１ドライバ素
子および第２ドライバ素子を有する。
アクティブ・アドレス指定ディスプレイは画像を表示
するためのものであり、ピクセルを形成する交点におい
て互いに交差する複数の第１電極と複数の第２電極とを
有する。複数の第２電極は、ライン方向に対応する方向
である。ビデオ・メモリは、シングル・ライン・バッフ
ァおよびシングル・フレーム・バッファによって構成さ
れる。シングル・ライン・バッファは入力信号に結合さ
れ、複数の連続的に送信された画像値のラインのうちの
一つを含む格納済みラインを累積するためのものであ
る。シングル・フレーム・バッファはシングル・ライン
・バッファに結合され、複数の格納済みラインを含むデ
ータのフレームを格納するためのものである。コントロ
ーラは、ビデオ・メモリに結合される。コントローラ
は、格納済みラインが前記シングル・ライン・バッファ
に完全に格納された後に、格納済みラインを前記シング
ル・ライン・バッファから前記シングル・フレーム・バ
ッファに転送し、タイムスロット中に少なくともＭ個の
値を有する所定の画像独立関数（image independent fu
nction）を生成する。計算エンジンは、コントローラお
よびビデオ・メモリに結合される。計算エンジンは、タ
イムスロット中に画像依存出力信号を算出する。画像依
存出力信号は、Ｎ個の値を有する。Ｎ個の値のそれぞれ
は、所定の画像独立関数と、Ｎセットの画像値のうちの
一つから求められる。計算エンジンは、前記シングル・
フレーム・バッファに格納された複数の格納済みライン
のうちの異なる一つから、Ｎセットの画像値のそれぞれ
を読み出す。第１ドライバ素子は、コントローラおよび
アクティブ・アドレス指定ディスプレイに結合される。
タイムスロット中に、第１ドライバ回路は、Ｍ個の第１
電極に結合されるＭ個の第１電圧を生成する。Ｍ個の第
１電圧のそれぞれは、少なくともＭ個の値のうちの一つ
に比例する。第２ドライバ素子は、計算エンジンおよび
アクティブ・アドレス指定ディスプレイに結合される。
タイムスロット中に、第２ドライバ素子は、Ｎ個の第２
電極に結合されるＮ個の第２電圧を生成する。Ｎ個の第
２電圧のそれぞれは、Ｎ個の値のうちの一つに比例す
る。
するためのものであり、ピクセルを形成する交点におい
て互いに交差する複数の第１電極と複数の第２電極とを
有する。複数の第２電極は、ライン方向に対応する方向
である。ビデオ・メモリは、シングル・ライン・バッフ
ァおよびシングル・フレーム・バッファによって構成さ
れる。シングル・ライン・バッファは入力信号に結合さ
れ、複数の連続的に送信された画像値のラインのうちの
一つを含む格納済みラインを累積するためのものであ
る。シングル・フレーム・バッファはシングル・ライン
・バッファに結合され、複数の格納済みラインを含むデ
ータのフレームを格納するためのものである。コントロ
ーラは、ビデオ・メモリに結合される。コントローラ
は、格納済みラインが前記シングル・ライン・バッファ
に完全に格納された後に、格納済みラインを前記シング
ル・ライン・バッファから前記シングル・フレーム・バ
ッファに転送し、タイムスロット中に少なくともＭ個の
値を有する所定の画像独立関数（image independent fu
nction）を生成する。計算エンジンは、コントローラお
よびビデオ・メモリに結合される。計算エンジンは、タ
イムスロット中に画像依存出力信号を算出する。画像依
存出力信号は、Ｎ個の値を有する。Ｎ個の値のそれぞれ
は、所定の画像独立関数と、Ｎセットの画像値のうちの
一つから求められる。計算エンジンは、前記シングル・
フレーム・バッファに格納された複数の格納済みライン
のうちの異なる一つから、Ｎセットの画像値のそれぞれ
を読み出す。第１ドライバ素子は、コントローラおよび
アクティブ・アドレス指定ディスプレイに結合される。
タイムスロット中に、第１ドライバ回路は、Ｍ個の第１
電極に結合されるＭ個の第１電圧を生成する。Ｍ個の第
１電圧のそれぞれは、少なくともＭ個の値のうちの一つ
に比例する。第２ドライバ素子は、計算エンジンおよび
アクティブ・アドレス指定ディスプレイに結合される。
タイムスロット中に、第２ドライバ素子は、Ｎ個の第２
電極に結合されるＮ個の第２電圧を生成する。Ｎ個の第
２電圧のそれぞれは、Ｎ個の値のうちの一つに比例す
る。
本発明の第２態様では、ディスプレイ・システムは入
力信号を処理して、画像を生成する。入力信号は、複数
の連続的に送信された画像値のカラムを定めるデータの
連続フレームを含む。ディスプレイ・システムは、アク
ティブ・アドレス指定ディスプレイ，ビデオ・メモリ，
コントローラ，計算エンジン，ロウ・ドライバ素子およ
びカラム・ドライバ素子を含む。
力信号を処理して、画像を生成する。入力信号は、複数
の連続的に送信された画像値のカラムを定めるデータの
連続フレームを含む。ディスプレイ・システムは、アク
ティブ・アドレス指定ディスプレイ，ビデオ・メモリ，
コントローラ，計算エンジン，ロウ・ドライバ素子およ
びカラム・ドライバ素子を含む。
アクティブ・アドレス指定ディスプレイは画像を表示
するためのものであり、ピクセルを形成する交点におい
て互いに交差する複数のロウ電極と複数のカラム電極と
を有する。ビデオ・メモリはデータのフレームを格納す
るためのものであり、シングル・カラム・バッファおよ
びシングル・フレーム・バッファを含む。シングル・カ
ラム・バッファは入力信号に結合され、複数の連続的に
送信された画像値のカラムのうちの一つを含む格納済み
カラムを累積するためのものである。シングル・フレー
ム・バッファはシングル・カラム・バッファに結合さ
れ、複数の格納済みカラムからなるデータのフレームを
格納するためのものである。コントローラは、ビデオ・
メモリに結合される。コントローラは、対応する格納済
みカラムからの画像値が前記シングル・フレーム・バッ
ファから読み出されない間で、かつ格納済みカラムが前
記シングル・カラム・バッファに完全に格納された後
に、格納済みカラムを前記シングル・カラム・バッファ
から前記シングル・フレーム・バッファに転送する。コ
ントローラは、タイムスロット中に、少なくともＭ個の
値を有する所定の画像独立関数を生成する。計算エンジ
ンは、コントローラおよびビデオ・メモリに結合され
る。計算エンジンは、タイムスロット中に画像依存出力
信号を算出する。画像依存出力信号は、Ｎ個の値を有す
る。Ｎ個の値のそれぞれは、所定の画像独立関数と、Ｎ
セットの画像値のうちの一つから求められ、前記計算エ
ンジンは、シングル・フレーム・バッファに格納された
複数の格納済みカラムのうちの異なる一つから、Ｎセッ
トの画像値のそれぞれを読み出す。ロウ・ドライバ素子
は、コントローラおよびアクティブ・アドレス指定ディ
スプレイに結合される。ロウ・ドライバ回路は、Ｍ個の
ロウ電極に結合されるＭ個のロウ電圧を生成する。Ｍ個
のロウ電圧のそれぞれは、タイムスロット中にＭ個の値
のうちの一つに比例する。カラム・ドライバ素子は、計
算エンジンおよびアクティブ・アドレス指定ディスプレ
イに結合される。カラム・ドライバ素子は、Ｎ個のカラ
ム電極に結合されるＮ個のカラム電圧を生成する。Ｎ個
のカラム電圧のそれぞれは、タイムスロット中にＮ個の
値のうちの一つに比例する。
するためのものであり、ピクセルを形成する交点におい
て互いに交差する複数のロウ電極と複数のカラム電極と
を有する。ビデオ・メモリはデータのフレームを格納す
るためのものであり、シングル・カラム・バッファおよ
びシングル・フレーム・バッファを含む。シングル・カ
ラム・バッファは入力信号に結合され、複数の連続的に
送信された画像値のカラムのうちの一つを含む格納済み
カラムを累積するためのものである。シングル・フレー
ム・バッファはシングル・カラム・バッファに結合さ
れ、複数の格納済みカラムからなるデータのフレームを
格納するためのものである。コントローラは、ビデオ・
メモリに結合される。コントローラは、対応する格納済
みカラムからの画像値が前記シングル・フレーム・バッ
ファから読み出されない間で、かつ格納済みカラムが前
記シングル・カラム・バッファに完全に格納された後
に、格納済みカラムを前記シングル・カラム・バッファ
から前記シングル・フレーム・バッファに転送する。コ
ントローラは、タイムスロット中に、少なくともＭ個の
値を有する所定の画像独立関数を生成する。計算エンジ
ンは、コントローラおよびビデオ・メモリに結合され
る。計算エンジンは、タイムスロット中に画像依存出力
信号を算出する。画像依存出力信号は、Ｎ個の値を有す
る。Ｎ個の値のそれぞれは、所定の画像独立関数と、Ｎ
セットの画像値のうちの一つから求められ、前記計算エ
ンジンは、シングル・フレーム・バッファに格納された
複数の格納済みカラムのうちの異なる一つから、Ｎセッ
トの画像値のそれぞれを読み出す。ロウ・ドライバ素子
は、コントローラおよびアクティブ・アドレス指定ディ
スプレイに結合される。ロウ・ドライバ回路は、Ｍ個の
ロウ電極に結合されるＭ個のロウ電圧を生成する。Ｍ個
のロウ電圧のそれぞれは、タイムスロット中にＭ個の値
のうちの一つに比例する。カラム・ドライバ素子は、計
算エンジンおよびアクティブ・アドレス指定ディスプレ
イに結合される。カラム・ドライバ素子は、Ｎ個のカラ
ム電極に結合されるＮ個のカラム電圧を生成する。Ｎ個
のカラム電圧のそれぞれは、タイムスロット中にＮ個の
値のうちの一つに比例する。
本発明の第３態様では、方法は、入力信号を処理して
アクティブ・アドレス指定ディスプレイ上で画像を生成
する電子デバイスにおいて用いられる。入力信号は、複
数の連続的に送信された画像値のラインを定めるデータ
のフレームを含む。複数の連続的に送信されたライン
は、ライン方向を有する。この方法は、累積する段階，
転送する段階，生成する段階，読み出す段階，算出する
段階，反復する段階，第１電圧を生成する段階および第
２電圧を生成する段階とを含む。
アクティブ・アドレス指定ディスプレイ上で画像を生成
する電子デバイスにおいて用いられる。入力信号は、複
数の連続的に送信された画像値のラインを定めるデータ
のフレームを含む。複数の連続的に送信されたライン
は、ライン方向を有する。この方法は、累積する段階，
転送する段階，生成する段階，読み出す段階，算出する
段階，反復する段階，第１電圧を生成する段階および第
２電圧を生成する段階とを含む。
累積する段階では、複数の連続的に送信された画像値
のラインのうちの一つからなる格納済みラインは、シン
グル・ライン・バッファに格納される。生成する段階で
は、少なくともＭ個の値を有する所定の画像独立関数が
タイムスロット中に生成される。読み出す段階では、複
数の画像値は、シングル・フレーム・バッファに格納さ
れた複数の格納済みラインのうちの一つから読み出され
る。算出する段階では、画像依存出力信号のＮ個のうち
の一つがタイムスロット中に算出される。Ｎ個の値のそ
れぞれは、所定の画像独立関数と、読み出す段階におい
て読み出された複数の画像値から求められる。反復する
段階では、各反復について複数の格納済みラインのうち
の異なる一つを用いて、読み出す段階および算出する段
階がタイムスロット中に反復される。第１電圧を生成す
る段階では、タイムスロット中にＭ個の第１電圧が生成
され、アクティブ・アドレス指定ディスプレイのＭ個の
第１電極に結合される。Ｍ個の第１電圧のそれぞれは、
所定の画像独立関数の少なくともＭ個の値のうちの一つ
に比例する。第２電圧を生成する段階では、タイムスロ
ット中にＮ個の第２電圧が生成され、ライン方向に対応
する方向を有するアクティブ・アドレス・ディスプレイ
のＮ個の第２電極に結合される。Ｎ個の第２電圧のそれ
ぞれは、Ｎ個の値のうちの一つに比例する。
のラインのうちの一つからなる格納済みラインは、シン
グル・ライン・バッファに格納される。生成する段階で
は、少なくともＭ個の値を有する所定の画像独立関数が
タイムスロット中に生成される。読み出す段階では、複
数の画像値は、シングル・フレーム・バッファに格納さ
れた複数の格納済みラインのうちの一つから読み出され
る。算出する段階では、画像依存出力信号のＮ個のうち
の一つがタイムスロット中に算出される。Ｎ個の値のそ
れぞれは、所定の画像独立関数と、読み出す段階におい
て読み出された複数の画像値から求められる。反復する
段階では、各反復について複数の格納済みラインのうち
の異なる一つを用いて、読み出す段階および算出する段
階がタイムスロット中に反復される。第１電圧を生成す
る段階では、タイムスロット中にＭ個の第１電圧が生成
され、アクティブ・アドレス指定ディスプレイのＭ個の
第１電極に結合される。Ｍ個の第１電圧のそれぞれは、
所定の画像独立関数の少なくともＭ個の値のうちの一つ
に比例する。第２電圧を生成する段階では、タイムスロ
ット中にＮ個の第２電圧が生成され、ライン方向に対応
する方向を有するアクティブ・アドレス・ディスプレイ
のＮ個の第２電極に結合される。Ｎ個の第２電圧のそれ
ぞれは、Ｎ個の値のうちの一つに比例する。
本発明の第４態様では、電子デバイスは、マイクロコ
ンピュータ，筐体およびディスプレイ・システムを含
む。マイクロコンピュータは、データの連続フレームを
含む入力信号を送信するためのものであり、各フレーム
は複数の連続的に送信された画像値のラインを定める。
複数の連続的に送信されたラインは、ライン方向を有す
る。筐体は、マイクロコンピュータに結合され、マイク
ロコンピュータおよびディスプレイ・システムを支持
し、保護する。ディスプレイ・システムは、マイクロコ
ンピュータに結合され、入力信号を処理して、画像を生
成する。ディスプレイ・システムは、アクティブ・アド
レス指定ディスプレイ，ビデオ・メモリ，コントロー
ラ，計算エンジン，第１ドライバ素子および第２ドライ
バ素子を含む。
ンピュータ，筐体およびディスプレイ・システムを含
む。マイクロコンピュータは、データの連続フレームを
含む入力信号を送信するためのものであり、各フレーム
は複数の連続的に送信された画像値のラインを定める。
複数の連続的に送信されたラインは、ライン方向を有す
る。筐体は、マイクロコンピュータに結合され、マイク
ロコンピュータおよびディスプレイ・システムを支持
し、保護する。ディスプレイ・システムは、マイクロコ
ンピュータに結合され、入力信号を処理して、画像を生
成する。ディスプレイ・システムは、アクティブ・アド
レス指定ディスプレイ，ビデオ・メモリ，コントロー
ラ，計算エンジン，第１ドライバ素子および第２ドライ
バ素子を含む。
アクティブ・アドレス指定ディスプレイは画像を表示
するためのものであり、ピクセルを形成する交点におい
て互いに交差する複数の第１電極と複数の第２電極とを
有する。複数の第２電極は、ライン方向に対応する方向
である。ビデオ・メモリは、シングル・ラインバッファ
およびシングル・フレーム・バッファによって構成され
る。シングル・ライン・バッファは入力信号に結合さ
れ、複数の連続的に送信された画像値のラインのうちの
一つを含む格納済みラインを累積するためのものであ
る。シングル・フレーム・バッファはシングル・ライン
・バッファに結合され、複数の格納済みラインを含むデ
ータのフレームを格納するためのものである。コントロ
ーラは、ビデオ・メモリに結合される。コントローラ
は、格納済みラインが前記シングル・ライン・バッファ
に完全に格納された後に、格納済みラインを前記シング
ル・ライン・バッファから前記シングル・フレーム・バ
ッファに転送し、タイムスロット中に少なくともＭ個の
値を有する所定の画像独立関数を生成する。計算エンジ
ンは、コントローラおよびビデオ・メモリに結合され
る。計算エンジンは、タイムスロット中に画像依存出力
信号を算出する。画像依存出力信号は、Ｎ個の値を有す
る。Ｎ個の値のそれぞれは、所定の画像独立関係と、Ｎ
セットの画像値のうちの一つから求められる。計算エン
ジンは、前記シングル・フレーム・バッファに格納され
た複数の格納済みラインのうちの異なる一つから、Ｎセ
ットの画像値のそれぞれを読み出す。第１ドライバ素子
は、コントローラおよびアクティブ・アドレス指定ディ
スプレイに結合される。タイムスロット中に、第１ドラ
イバ回路は、Ｍ個の第１電極に結合されるＭ個の第１電
圧を生成する。Ｍ個の第１電圧のそれぞれは、少なくと
もＭ個の値のうちの一つに比例する。第２ドライバ素子
は、計算エンジンおよびアクティブ・アドレス指定ディ
スプレイに結合される。タイムスロット中に、第２ドラ
イバ素子は、Ｎ個の第２電極に結合されるＮ個の第２電
圧を生成する。Ｎ個の第２電圧のそれぞれは、Ｎ個の値
のうちの一つに比例する。
するためのものであり、ピクセルを形成する交点におい
て互いに交差する複数の第１電極と複数の第２電極とを
有する。複数の第２電極は、ライン方向に対応する方向
である。ビデオ・メモリは、シングル・ラインバッファ
およびシングル・フレーム・バッファによって構成され
る。シングル・ライン・バッファは入力信号に結合さ
れ、複数の連続的に送信された画像値のラインのうちの
一つを含む格納済みラインを累積するためのものであ
る。シングル・フレーム・バッファはシングル・ライン
・バッファに結合され、複数の格納済みラインを含むデ
ータのフレームを格納するためのものである。コントロ
ーラは、ビデオ・メモリに結合される。コントローラ
は、格納済みラインが前記シングル・ライン・バッファ
に完全に格納された後に、格納済みラインを前記シング
ル・ライン・バッファから前記シングル・フレーム・バ
ッファに転送し、タイムスロット中に少なくともＭ個の
値を有する所定の画像独立関数を生成する。計算エンジ
ンは、コントローラおよびビデオ・メモリに結合され
る。計算エンジンは、タイムスロット中に画像依存出力
信号を算出する。画像依存出力信号は、Ｎ個の値を有す
る。Ｎ個の値のそれぞれは、所定の画像独立関係と、Ｎ
セットの画像値のうちの一つから求められる。計算エン
ジンは、前記シングル・フレーム・バッファに格納され
た複数の格納済みラインのうちの異なる一つから、Ｎセ
ットの画像値のそれぞれを読み出す。第１ドライバ素子
は、コントローラおよびアクティブ・アドレス指定ディ
スプレイに結合される。タイムスロット中に、第１ドラ
イバ回路は、Ｍ個の第１電極に結合されるＭ個の第１電
圧を生成する。Ｍ個の第１電圧のそれぞれは、少なくと
もＭ個の値のうちの一つに比例する。第２ドライバ素子
は、計算エンジンおよびアクティブ・アドレス指定ディ
スプレイに結合される。タイムスロット中に、第２ドラ
イバ素子は、Ｎ個の第２電極に結合されるＮ個の第２電
圧を生成する。Ｎ個の第２電圧のそれぞれは、Ｎ個の値
のうちの一つに比例する。
図面の簡単な説明 第１図は、従来の液晶ディスプレイの一部の正面正射
図である。
図である。
第２図は、従来の液晶ディスプレイの一部の第１図の
ライン２−２から見た正射断面図である。
ライン２−２から見た正射断面図である。
第３図は、本発明の好適な実施例によるウォルシュ関
数の8x8マトリクスである。
数の8x8マトリクスである。
第４図は、本発明の好適な実施例による第３図のウォ
ルシュ関数に対応する駆動信号を示す。
ルシュ関数に対応する駆動信号を示す。
第５図は、本発明の好適な実施例によるディスプレイ
・システムの電気ブロック図である。
・システムの電気ブロック図である。
第６図は、本発明の好適な実施例によるディスプレイ
・システムの処理システムの電気ブロック図である。
・システムの処理システムの電気ブロック図である。
第７図は、本発明の第１の別の実施例によるディスプ
レイ・システムの電気ブロック図である。
レイ・システムの電気ブロック図である。
第８図は、本発明の好適な実施例および別の実施例に
よる処理システムのrms補正率計算機の電気ブロック図
である。
よる処理システムのrms補正率計算機の電気ブロック図
である。
第９図は、本発明の好適な実施例および別の実施例に
よる処理システムの計算エンジンの電気ブロック図であ
る。
よる処理システムの計算エンジンの電気ブロック図であ
る。
第10図は、本発明の好適な実施例および別の実施例に
よる処理システムのコントローラの電気ブロック図であ
る。
よる処理システムのコントローラの電気ブロック図であ
る。
第11図は、本発明の好適な実施例および別の実施例に
よるパーソナル・コンピュータの電気ブロック図であ
る。
よるパーソナル・コンピュータの電気ブロック図であ
る。
第12図は、本発明の好適な実施例および別の実施例に
よるパーソナル・コンピュータの正面正射図である。
よるパーソナル・コンピュータの正面正射図である。
第13図は、本発明の好適な実施例および第１の別の実
施例によるビデオ・メモリをロードする動作を説明する
フローチャートである。
施例によるビデオ・メモリをロードする動作を説明する
フローチャートである。
第14図は、本発明の好適な実施例および別の実施例に
よるrms補正率計算機の動作を説明するフローチャート
である。
よるrms補正率計算機の動作を説明するフローチャート
である。
第15図は、本発明の好適な実施例および別の実施例に
よる計算エンジンの動作を説明するフローチャートであ
る。
よる計算エンジンの動作を説明するフローチャートであ
る。
好適な実施例の詳細な説明 本発明の好適な実施例および別の実施例によるディス
プレイ処理システムについて、以下で詳細に説明し、こ
こでディスプレイ処理システムは、第１電極および第２
電極を有するディスプレイを駆動して、画像を表示し、
この画像は、画像値のラインからなる連続フレームでデ
ィスプレイ処理システムに送信され、ラインの方向（ロ
ウまたはカラム）は、第２電極の方向に対応する。複数
のタイムスロットのそれぞれにおいて、第１電極は所定
の画像独立信号で駆動され、第２電極は画像依存信号で
駆動される。各タイムスロット中に、画像依存信号は、
各第２電極について一つ、複数の値を有する。本発明の
好適な実施例および別の実施例による以下で説明する独
自のアーキテクチャは、送信された画像値の一つのライ
ンにのみ基づいて、画像依存信号の各値を計算し、その
ためディスプレイ処理システムの画像値メモリ条件およ
び相互接続条件が最小限に抑えられる。
プレイ処理システムについて、以下で詳細に説明し、こ
こでディスプレイ処理システムは、第１電極および第２
電極を有するディスプレイを駆動して、画像を表示し、
この画像は、画像値のラインからなる連続フレームでデ
ィスプレイ処理システムに送信され、ラインの方向（ロ
ウまたはカラム）は、第２電極の方向に対応する。複数
のタイムスロットのそれぞれにおいて、第１電極は所定
の画像独立信号で駆動され、第２電極は画像依存信号で
駆動される。各タイムスロット中に、画像依存信号は、
各第２電極について一つ、複数の値を有する。本発明の
好適な実施例および別の実施例による以下で説明する独
自のアーキテクチャは、送信された画像値の一つのライ
ンにのみ基づいて、画像依存信号の各値を計算し、その
ためディスプレイ処理システムの画像値メモリ条件およ
び相互接続条件が最小限に抑えられる。
第１図および第２図を参照して、従来の液晶ディスプ
レイ（LCD）100の一部の正射正面図および断面図は、第
１および第２透明基板102,206を示し、その間のスペー
スは液晶材料202の層で埋められる。周辺シール材204
は、液晶材料がLCD100から漏れるのを防ぐ。LCD100は、
第２透明基板206上に配置されたロウ電極106と、第１透
明基板102上に配置されたカラム電極104とによって構成
される複数の透明電極をさらに含む。カラム電極104が
ロウ電極106に重複する各点、例えば、交点108におい
て、重複する電極104,106に印加される電圧は、その間
の液晶材料202の光状態を制御でき、それにより制御可
能な画素（ピクセル）を形成する。LCDは本発明の好適
な実施例による好適なディスプレイ要素であるが、他の
種類のディスプレイ要素も、LCDのrms応答と同様に、各
ピクセルに印加される電圧の二乗に応答する光特性を示
せば、利用できることが理解される。
レイ（LCD）100の一部の正射正面図および断面図は、第
１および第２透明基板102,206を示し、その間のスペー
スは液晶材料202の層で埋められる。周辺シール材204
は、液晶材料がLCD100から漏れるのを防ぐ。LCD100は、
第２透明基板206上に配置されたロウ電極106と、第１透
明基板102上に配置されたカラム電極104とによって構成
される複数の透明電極をさらに含む。カラム電極104が
ロウ電極106に重複する各点、例えば、交点108におい
て、重複する電極104,106に印加される電圧は、その間
の液晶材料202の光状態を制御でき、それにより制御可
能な画素（ピクセル）を形成する。LCDは本発明の好適
な実施例による好適なディスプレイ要素であるが、他の
種類のディスプレイ要素も、LCDのrms応答と同様に、各
ピクセルに印加される電圧の二乗に応答する光特性を示
せば、利用できることが理解される。
第３図および第４図を参照して、本発明の好適な実施
例によるウォルシュ関数300の8x8（３次）マトリクス
と、対応するウォルシュ波形400を示す。ウォルシュ関
数は正規直交であり、上記の発明の背景で述べたよう
に、アクティブ・アドレス指定ディスプレイ・システム
で利用するのに好適である。このようなディスプレイ・
システムで用いると、ウォルシュ波形400によって表さ
れるレベルを有する電圧は、LCD100の選択された複数の
電極に固有に印加される。例えば、ウォルシュ波形404,
406,408は、第１（最上部），第２および第３ロウ電極1
06にそれぞれ印加できる。このように、ウォルシュ波形
400のそれぞれはロウ電極106の対応する一つに固有に印
加される。なお、ウォルシュ波形402は望ましくないDC
電圧でLCDをバイアスするので、LCD用途でウォルシュ波
形402を利用しないことが好ましい。
例によるウォルシュ関数300の8x8（３次）マトリクス
と、対応するウォルシュ波形400を示す。ウォルシュ関
数は正規直交であり、上記の発明の背景で述べたよう
に、アクティブ・アドレス指定ディスプレイ・システム
で利用するのに好適である。このようなディスプレイ・
システムで用いると、ウォルシュ波形400によって表さ
れるレベルを有する電圧は、LCD100の選択された複数の
電極に固有に印加される。例えば、ウォルシュ波形404,
406,408は、第１（最上部），第２および第３ロウ電極1
06にそれぞれ印加できる。このように、ウォルシュ波形
400のそれぞれはロウ電極106の対応する一つに固有に印
加される。なお、ウォルシュ波形402は望ましくないDC
電圧でLCDをバイアスするので、LCD用途でウォルシュ波
形402を利用しないことが好ましい。
ウォルシュ波形400の値は各タイムスロット中に一定
であることに留意されたい。８個のウォルシュ波形400
のタイムスロットの期間は、開始410から終了412までの
ウォルシュ波形400の完全な１サイクルの期間の８分の
１である。ディスプレイをアクティブ・アドレス指定す
るためにウォルシュ波形を利用する場合、ウォルシュ波
形400の完全な１サイクルの期間はフレーム期間、すな
わち、LCD100のすべてのピクセル108を制御するために
データの完全な１セットを受信する時間、に等しく設定
される。
であることに留意されたい。８個のウォルシュ波形400
のタイムスロットの期間は、開始410から終了412までの
ウォルシュ波形400の完全な１サイクルの期間の８分の
１である。ディスプレイをアクティブ・アドレス指定す
るためにウォルシュ波形を利用する場合、ウォルシュ波
形400の完全な１サイクルの期間はフレーム期間、すな
わち、LCD100のすべてのピクセル108を制御するために
データの完全な１セットを受信する時間、に等しく設定
される。
８つのウォルシュ波形400は、８個までのロウ電極106
（ウォルシュ波形402を利用しない場合、７個）を固有
に駆動できる。なお、実用的なディスプレイはさらに多
くのロウを有することが理解される。例えば、480ロウ
および640カラムを有するディスプレイは、現在ラップ
トップ・コンピュータにおいて広く利用される。ウォル
シュ関数マトリクスは、２つの累乗によって決まる完全
なセットで利用可能であり、また正規直交条件は２つ以
上の電極を各ウォルシュ波形から駆動することを許さな
いので、480個のロウ電極106を有するディスプレイを駆
動するためには、512x512（29x29）ウォルシュ関数マト
リクスが必要になる。この場合、タイムスロットＴの期
間は、フレーム期間の512分の１である。480個のロウ電
極106を駆動するため480個のウォルシュ波形が用いら
れ、一方、DCバイアスを有する第１ウォルシュ波形402
を好ましくは含む、残りの32個は未使用である。
（ウォルシュ波形402を利用しない場合、７個）を固有
に駆動できる。なお、実用的なディスプレイはさらに多
くのロウを有することが理解される。例えば、480ロウ
および640カラムを有するディスプレイは、現在ラップ
トップ・コンピュータにおいて広く利用される。ウォル
シュ関数マトリクスは、２つの累乗によって決まる完全
なセットで利用可能であり、また正規直交条件は２つ以
上の電極を各ウォルシュ波形から駆動することを許さな
いので、480個のロウ電極106を有するディスプレイを駆
動するためには、512x512（29x29）ウォルシュ関数マト
リクスが必要になる。この場合、タイムスロットＴの期
間は、フレーム期間の512分の１である。480個のロウ電
極106を駆動するため480個のウォルシュ波形が用いら
れ、一方、DCバイアスを有する第１ウォルシュ波形402
を好ましくは含む、残りの32個は未使用である。
第５図を参照して、本発明の好適な実施例によるディ
スプレイ・システム500の電気ブロック図は、表示すべ
きデータの連続フレームを含む入力信号を受信するた
め、好ましくは、８ビット幅のデータ入力ライン508に
結合された複数の処理システム510からなる。データの
連続フレームは、ラインにまとめられる画像値を定め
る。ラインは、本発明の好適な実施例に従って、垂直走
査線または画像値のカラムである。データの連続フレー
ムは、640本のラインを含み、それぞれのラインは480個
の連続的に送信された画像値からなる。LCD100は従来の
設計であり、LCD100で水平に延在する、以下では第１電
極という480個のロウ電極と、以下では第２電極という
２セットのカラム電極とを有する。なお、画像値のライ
ンは、第２セットの電極に対応する垂直またはカラム方
向を有することが理解される。各セットの第２（カラ
ム）電極は、エッジ（上または下）からディスプレイ50
1のほぼ中心まで垂直に延在し、各第２（カラム）電極
は第１（ロウ）電極の半分と交差する。この従来の電極
配置は、各処理システムによって実行される計算量を低
減し、従来のアクティブ・アドレス指定ディスプレイの
ディスプレイ・システムならびに本発明の好適な実施例
によるディスプレイ・システム500のコントラストおよ
び最大フレーム・レートを、簡単かつコスト効率的に改
善する。この種の第２ディスプレイ電極の配列を以下で
は分割第２電極（split second electrodes）という。
各処理システム510の計算条件を軽減するため、LCD100
は８つの領域511に分割され、各領域は処理システム510
の一つによって担当され、各領域は160個のカラム電極1
04と、240個のロウ電極106とを収容する。なお、本発明
の好適な実施例において必要なウォルシュ・マトリクス
は28x28（256x256）のサイズであり、よってタイムスロ
ットＴはフレーム期間の256分の１である。
スプレイ・システム500の電気ブロック図は、表示すべ
きデータの連続フレームを含む入力信号を受信するた
め、好ましくは、８ビット幅のデータ入力ライン508に
結合された複数の処理システム510からなる。データの
連続フレームは、ラインにまとめられる画像値を定め
る。ラインは、本発明の好適な実施例に従って、垂直走
査線または画像値のカラムである。データの連続フレー
ムは、640本のラインを含み、それぞれのラインは480個
の連続的に送信された画像値からなる。LCD100は従来の
設計であり、LCD100で水平に延在する、以下では第１電
極という480個のロウ電極と、以下では第２電極という
２セットのカラム電極とを有する。なお、画像値のライ
ンは、第２セットの電極に対応する垂直またはカラム方
向を有することが理解される。各セットの第２（カラ
ム）電極は、エッジ（上または下）からディスプレイ50
1のほぼ中心まで垂直に延在し、各第２（カラム）電極
は第１（ロウ）電極の半分と交差する。この従来の電極
配置は、各処理システムによって実行される計算量を低
減し、従来のアクティブ・アドレス指定ディスプレイの
ディスプレイ・システムならびに本発明の好適な実施例
によるディスプレイ・システム500のコントラストおよ
び最大フレーム・レートを、簡単かつコスト効率的に改
善する。この種の第２ディスプレイ電極の配列を以下で
は分割第２電極（split second electrodes）という。
各処理システム510の計算条件を軽減するため、LCD100
は８つの領域511に分割され、各領域は処理システム510
の一つによって担当され、各領域は160個のカラム電極1
04と、240個のロウ電極106とを収容する。なお、本発明
の好適な実施例において必要なウォルシュ・マトリクス
は28x28（256x256）のサイズであり、よってタイムスロ
ットＴはフレーム期間の256分の１である。
処理システム510は、画像依存（カラム）出力ライン5
12上のデジタル出力信号を対応するアナログ第２（カラ
ム）ドライブ信号に変換するため、好ましくは８ビット
幅の画像依存（カラム）出力ライン512によって、Sony
Corporation社製のモデルCXD1178Q DACなどのビデオ・
デジタル／アナログ・コンバータ（DAC）502に結合され
る。DAC502は、LCD100の第２（カラム）電極104をアナ
ログ第２（カラム）ドライブ信号を駆動するため、Seik
o Epson Corporation社製のモデルSED1779D0Aドライバ
などのアナログ・タイプの第２（カラム）ドライブ素子
504に結合される。また、処理システム510のうち２つ
は、LCD100の上分割および下分割の第１（ロウ）電極10
6を所定のセットのウォルシュ信号で駆動するため、画
像独立（ロウ）出力ライン514によって、Seiko Epson C
orporation社製のモデルSED1704ドライバなどのデジタ
ル・タイプの第１（ロウ）ドライブ素子506に結合され
る。なお、DAC502,第２（カラム）ドライブ素子504およ
び第１（ロウ）ドライブ素子506について他の同様な部
品も利用できることが理解される。
12上のデジタル出力信号を対応するアナログ第２（カラ
ム）ドライブ信号に変換するため、好ましくは８ビット
幅の画像依存（カラム）出力ライン512によって、Sony
Corporation社製のモデルCXD1178Q DACなどのビデオ・
デジタル／アナログ・コンバータ（DAC）502に結合され
る。DAC502は、LCD100の第２（カラム）電極104をアナ
ログ第２（カラム）ドライブ信号を駆動するため、Seik
o Epson Corporation社製のモデルSED1779D0Aドライバ
などのアナログ・タイプの第２（カラム）ドライブ素子
504に結合される。また、処理システム510のうち２つ
は、LCD100の上分割および下分割の第１（ロウ）電極10
6を所定のセットのウォルシュ信号で駆動するため、画
像独立（ロウ）出力ライン514によって、Seiko Epson C
orporation社製のモデルSED1704ドライバなどのデジタ
ル・タイプの第１（ロウ）ドライブ素子506に結合され
る。なお、DAC502,第２（カラム）ドライブ素子504およ
び第１（ロウ）ドライブ素子506について他の同様な部
品も利用できることが理解される。
第２（カラム）および第１（ロウ）ドライブ素子504,
506は、タイムスロットＴ（第４図）の期間中に、第２
（カラム）および第１（ロウ）電極104,106のそれぞに
宛てられたドライブ・レベル情報のバッチを受信・格納
する。次に、第２（カラム）および第１（ロウ）ドライ
ブ素子504,506は、次のバッチ、例えば、次のタイムス
ロットＴに対応するバッチが第２（カラム）および第１
（ロウ）ドライブ素子504,506によって受信されるま
で、受信したドライブ・レベル情報に基づいて各第２
（カラム）および第１（ロウ）電極104,106についてド
ライブ・レベルを実質的に同時に印加・維持する。この
ように、すべての第２（カラム）および第１（ロウ）電
極104,106のドライブ信号の遷移は、実質的に互いに同
期して生じる。
506は、タイムスロットＴ（第４図）の期間中に、第２
（カラム）および第１（ロウ）電極104,106のそれぞに
宛てられたドライブ・レベル情報のバッチを受信・格納
する。次に、第２（カラム）および第１（ロウ）ドライ
ブ素子504,506は、次のバッチ、例えば、次のタイムス
ロットＴに対応するバッチが第２（カラム）および第１
（ロウ）ドライブ素子504,506によって受信されるま
で、受信したドライブ・レベル情報に基づいて各第２
（カラム）および第１（ロウ）電極104,106についてド
ライブ・レベルを実質的に同時に印加・維持する。この
ように、すべての第２（カラム）および第１（ロウ）電
極104,106のドライブ信号の遷移は、実質的に互いに同
期して生じる。
第６図を参照して、本発明の好適な実施例によるディ
スプレイ・システムの処理システム510のうちの一つの
電気ブロック図は、コントローラ622,ビデオ・メモリ64
0,画像依存出力計算機650および画像独立関数シフト・
レジスタ614からなる。ビデオ・メモリ640は、ライン・
バッファ602およびフレーム・バッファ608によって構成
される。データ入力ライン508は、ライン・バッファ602
に結合される。ライン・バッファ602は、タイミング信
号639によってコントローラ622に結合される。ライン・
バッファは、データ・フレームのシングル・ラインから
240個の連続的に送信された画像値を受信して、240個の
画像値を格納し、パラレル・バス633上で240個の画像値
を出力する。なお、処理システム500はディスプレイ100
の画像値の一つのブロック511を処理するため、ライン
・バッファ602は480個の画像値の一つのラインの一部を
格納し、そのため部分的シングル・ライン・バッファ60
2とも呼ばれることがあることが理解される。タイミン
グ信号639は、送信される画像値との同期を行う。ライ
ン・バッファ602は、従来の入力回路，従来のカウン
タ，従来のランダム・アクセス・メモリ（RAM），従来
の制御論理および十分ではあるが過剰ではないサイズの
従来のシフト・レジスタ素子によって構成され、これら
は従来のように相互結合され、画像値のシングル・ライ
ンを受信，格納および転送する所望の機能を提供する。
なお、一部のディスプレイ・システム500では、入力信
号はアナログでもよく、その場合、ディスプレイ・シス
テム500は、ライン・バッファ602に結合されるデジタル
信号を生成するためのアナログ／デジタル・コンバータ
も含むことが理解される。
スプレイ・システムの処理システム510のうちの一つの
電気ブロック図は、コントローラ622,ビデオ・メモリ64
0,画像依存出力計算機650および画像独立関数シフト・
レジスタ614からなる。ビデオ・メモリ640は、ライン・
バッファ602およびフレーム・バッファ608によって構成
される。データ入力ライン508は、ライン・バッファ602
に結合される。ライン・バッファ602は、タイミング信
号639によってコントローラ622に結合される。ライン・
バッファは、データ・フレームのシングル・ラインから
240個の連続的に送信された画像値を受信して、240個の
画像値を格納し、パラレル・バス633上で240個の画像値
を出力する。なお、処理システム500はディスプレイ100
の画像値の一つのブロック511を処理するため、ライン
・バッファ602は480個の画像値の一つのラインの一部を
格納し、そのため部分的シングル・ライン・バッファ60
2とも呼ばれることがあることが理解される。タイミン
グ信号639は、送信される画像値との同期を行う。ライ
ン・バッファ602は、従来の入力回路，従来のカウン
タ，従来のランダム・アクセス・メモリ（RAM），従来
の制御論理および十分ではあるが過剰ではないサイズの
従来のシフト・レジスタ素子によって構成され、これら
は従来のように相互結合され、画像値のシングル・ライ
ンを受信，格納および転送する所望の機能を提供する。
なお、一部のディスプレイ・システム500では、入力信
号はアナログでもよく、その場合、ディスプレイ・シス
テム500は、ライン・バッファ602に結合されるデジタル
信号を生成するためのアナログ／デジタル・コンバータ
も含むことが理解される。
パラレル・バス633は、画像値の完全なラインが受信
されたときに画像値のラインをフレーム・バッファ608
に転送し、かつフレーム・バッファ608に転送された画
像値の対応するラインを前回のデータ・フレームから削
除するため、ライン・バッファ602をフレーム・バッフ
ァ608に結合する。パラレル・バス633は、240x8ビット
幅のバスである。フレーム・バッファ608は、従来のメ
モリ，入力，出力およびアドレス指定素子からなる240
個の画像値の160本のラインを格納するのに十分ではあ
るが過剰でない格納番地を有するRAMであり、メモリ，
アドレス指定，入力および出力素子は画像値のラインの
従来のパラレル入力および出力のために配列される。な
お、処理システム500はディスプレイ100の画像値の１ブ
ロック511を処理するので、フレーム・バッファ608は62
0のラインのシングル・フレームの一部を格納し、その
ためシングル・フレーム・メモリ608は部分的シングル
・フレーム・バッファ608とも呼ばれることがあること
が理解される。
されたときに画像値のラインをフレーム・バッファ608
に転送し、かつフレーム・バッファ608に転送された画
像値の対応するラインを前回のデータ・フレームから削
除するため、ライン・バッファ602をフレーム・バッフ
ァ608に結合する。パラレル・バス633は、240x8ビット
幅のバスである。フレーム・バッファ608は、従来のメ
モリ，入力，出力およびアドレス指定素子からなる240
個の画像値の160本のラインを格納するのに十分ではあ
るが過剰でない格納番地を有するRAMであり、メモリ，
アドレス指定，入力および出力素子は画像値のラインの
従来のパラレル入力および出力のために配列される。な
お、処理システム500はディスプレイ100の画像値の１ブ
ロック511を処理するので、フレーム・バッファ608は62
0のラインのシングル・フレームの一部を格納し、その
ためシングル・フレーム・メモリ608は部分的シングル
・フレーム・バッファ608とも呼ばれることがあること
が理解される。
コントローラ622は、ライン・バッファ602およびフレ
ーム・バッファ608の動作を制御するため、制御バス624
によってライン・バッファ602およびフレーム・バッフ
ァ608に結合される。コントローラ622は、画像独立関数
シフト・レジスタ614の動作を制御するため、制御バス6
24によって画像独立関数シフト・レジスタ614にさらに
結合される。コントローラ622は、コントローラ622によ
って生成された所定の画像独立関数を画像独立関数シフ
ト・レジスタ614に転送するため、画像独立関数バス635
によって結合される。画像依存出力計算機650は、rms補
正率計算機632,補正率バッファ601および計算エンジン6
10によって構成される。コントローラ622は、計算エン
ジン610の動作を制御するため、制御バス624,タイミン
グ信号637および仮想値信号（virtual value signal）6
56によって計算エンジン610にさらに結合される。ま
た、コントローラ622は、rms補正率計算機623を制御す
るため、制御バス624によってrms補正率計算機632に結
合され、またデータ入力ライン508上で入力信号との画
像値同期を行うため、タイミング信号639によって結合
される。また、rms補正率計算機632は、画像値のライン
を受信して、第７図を参照して以下で説明するように、
各ラインの補正率を判定するため、データ入力ライン50
8に結合される。補正率バッファ601は、各ラインについ
てrms補正率計算機632によって判定され、送出された補
正率を受信・格納するため、第１補正率信号607によっ
てrms補正率計算機632に結合される。コントローラ622
は、補正率バッファ601を制御するため、制御バス624に
よって補正率バッファにさらに結合される。各補正率
は、各フレーム期間について補正率バッファ601に格納
され、この補正率バッファ601は、画像値の160本の最も
新しく受信したラインに対応する160個の補正率を格納
する。補正率バッファ601は、第２補正率信号609によっ
て計算エンジン610に結合され、画像独立関数シフト・
レジスタ614から転送された値とによって計算処理され
る。
ーム・バッファ608の動作を制御するため、制御バス624
によってライン・バッファ602およびフレーム・バッフ
ァ608に結合される。コントローラ622は、画像独立関数
シフト・レジスタ614の動作を制御するため、制御バス6
24によって画像独立関数シフト・レジスタ614にさらに
結合される。コントローラ622は、コントローラ622によ
って生成された所定の画像独立関数を画像独立関数シフ
ト・レジスタ614に転送するため、画像独立関数バス635
によって結合される。画像依存出力計算機650は、rms補
正率計算機632,補正率バッファ601および計算エンジン6
10によって構成される。コントローラ622は、計算エン
ジン610の動作を制御するため、制御バス624,タイミン
グ信号637および仮想値信号（virtual value signal）6
56によって計算エンジン610にさらに結合される。ま
た、コントローラ622は、rms補正率計算機623を制御す
るため、制御バス624によってrms補正率計算機632に結
合され、またデータ入力ライン508上で入力信号との画
像値同期を行うため、タイミング信号639によって結合
される。また、rms補正率計算機632は、画像値のライン
を受信して、第７図を参照して以下で説明するように、
各ラインの補正率を判定するため、データ入力ライン50
8に結合される。補正率バッファ601は、各ラインについ
てrms補正率計算機632によって判定され、送出された補
正率を受信・格納するため、第１補正率信号607によっ
てrms補正率計算機632に結合される。コントローラ622
は、補正率バッファ601を制御するため、制御バス624に
よって補正率バッファにさらに結合される。各補正率
は、各フレーム期間について補正率バッファ601に格納
され、この補正率バッファ601は、画像値の160本の最も
新しく受信したラインに対応する160個の補正率を格納
する。補正率バッファ601は、第２補正率信号609によっ
て計算エンジン610に結合され、画像独立関数シフト・
レジスタ614から転送された値とによって計算処理され
る。
フレーム・バッファ・メモリ608内の画像値は、コン
トローラ622によってブロックに整理され、各ブロック
は、第２電極104のシングル・グループによって制御さ
れる実質的にすべてのピクセル108に対応し、グループ
・サイズは本発明に基づいて決定され、第２電極104
は、処理システム510が担当する領域511に入る。ブロッ
ク・サイズは、上記のように、240画像値の160本のライ
ンである。コントローラ622は、ライン・バッファ602お
よびフレーム・バッファ608の動作を制御して、データ
・フレーム内のブロックのうち一つの所定のブロックに
ついて画像値を変換・格納する。所定のブロック内の画
像値の完全なラインがデータ入力ライン508上で送信さ
れると、コントローラ622はライン・バッファ602を制御
して、ライン・バッファ602に格納された画像値を、送
信された画像値のラインに対応するフレーム・バッファ
608内の所定のライン番地に転送する。
トローラ622によってブロックに整理され、各ブロック
は、第２電極104のシングル・グループによって制御さ
れる実質的にすべてのピクセル108に対応し、グループ
・サイズは本発明に基づいて決定され、第２電極104
は、処理システム510が担当する領域511に入る。ブロッ
ク・サイズは、上記のように、240画像値の160本のライ
ンである。コントローラ622は、ライン・バッファ602お
よびフレーム・バッファ608の動作を制御して、データ
・フレーム内のブロックのうち一つの所定のブロックに
ついて画像値を変換・格納する。所定のブロック内の画
像値の完全なラインがデータ入力ライン508上で送信さ
れると、コントローラ622はライン・バッファ602を制御
して、ライン・バッファ602に格納された画像値を、送
信された画像値のラインに対応するフレーム・バッファ
608内の所定のライン番地に転送する。
フレーム・バッファ・メモリ608は、各ウォルシュ信
号タイムスロットＴについて第２電極104を駆動するた
めの値を計算するため、パラレル・データ・バス630に
よって計算エンジン610に結合される。パラレル・デー
タ・バス630は、第２電極104のシングル・グループによ
って制御され、かつ処理システム510が担当するLCD100
の領域511に入る実質的にすべてのピクセル108について
画像値を同時に送信するために十分広い。例えば、240
ロウを担当し、８ビットのピクセル値を有する処理シス
テム510では、パラレル・データ・バス630は、1920本の
パラレル経路を有しなければならない。
号タイムスロットＴについて第２電極104を駆動するた
めの値を計算するため、パラレル・データ・バス630に
よって計算エンジン610に結合される。パラレル・デー
タ・バス630は、第２電極104のシングル・グループによ
って制御され、かつ処理システム510が担当するLCD100
の領域511に入る実質的にすべてのピクセル108について
画像値を同時に送信するために十分広い。例えば、240
ロウを担当し、８ビットのピクセル値を有する処理シス
テム510では、パラレル・データ・バス630は、1920本の
パラレル経路を有しなければならない。
画像独立関数シフト・レジスタ614の機能は、各タイ
ムスロットＴについて処理システム510によって担当さ
れる第１電極に対応するウォルシュ関数値をコントロー
ラ622から受信することである。画像独立関数バス635上
でタイムスロットＴについてウォルシュ関数値を受信す
ると、画像独立関数シフト・レジスタ614は、タイムス
ロットＴの画像独立信号の計算に用いるため、タイムス
ロットＴについて受信したウォルシュ関数値を計算エン
ジン610に転送する。また、画像独立関数シフト・レジ
スタ614は、本発明の好適な実施例によりコントローラ6
22によって制御されるレートにて、各タイムスロットＴ
について処理システム510によって担当される第１電極
に対応するウォルシュ関数値によって画像独立出力ライ
ン514を駆動する。画像独立関数シフト・レジスタ614
は、好ましくは、従来の240x1ビットのシリアル入力／
パラレル出力シフト・レジスタである。画像独立関数シ
フト・レジスタ614は十分シンプルなため、特に、高度
な回路集積を利用する実施例では、コントローラ622に
組み込むこともできる。
ムスロットＴについて処理システム510によって担当さ
れる第１電極に対応するウォルシュ関数値をコントロー
ラ622から受信することである。画像独立関数バス635上
でタイムスロットＴについてウォルシュ関数値を受信す
ると、画像独立関数シフト・レジスタ614は、タイムス
ロットＴの画像独立信号の計算に用いるため、タイムス
ロットＴについて受信したウォルシュ関数値を計算エン
ジン610に転送する。また、画像独立関数シフト・レジ
スタ614は、本発明の好適な実施例によりコントローラ6
22によって制御されるレートにて、各タイムスロットＴ
について処理システム510によって担当される第１電極
に対応するウォルシュ関数値によって画像独立出力ライ
ン514を駆動する。画像独立関数シフト・レジスタ614
は、好ましくは、従来の240x1ビットのシリアル入力／
パラレル出力シフト・レジスタである。画像独立関数シ
フト・レジスタ614は十分シンプルなため、特に、高度
な回路集積を利用する実施例では、コントローラ622に
組み込むこともできる。
計算エンジン610は、ウォルシュ関数値を計算エンジ
ン610に転送するため、パラレル転送バス636によって画
像独立関数シフト・レジスタ614に結合される。パラレ
ル転送バス636は、処理システム510によって担当される
各第１電極の１ビット・ウォルシュ関数値を転送するた
め十分広くなければならない。例えば、240個の第１電
極を担当する処理システム510では、パラレル転送バス6
36は240本のパラレル経路を有しなければならない。な
お、ウォルシュ関数が好ましいが、他の正規直交関数も
計算エンジン610によって利用され、計算を実行できる
ことが理解される。計算エンジン610は、各タイムスロ
ット中に160個の値を有する画像依存信号を算出する。1
60個の値のそれぞれは、一つの第２電極を駆動するため
に用いられ、フレーム・バッファ608に格納された画像
値の一つのラインと、補正率バッファ601に格納された
一つの補正率と、タイムスロットＴのウォルシュ関数
（画像独立関数）とから判定される。補正率は、画像値
の対応する一つのラインに基づく。従って、計算エンジ
ン610は、各タイムスロット中に、160個の画像独立値計
算を行い、各値は画像値の一つのラインにのみ依存す
る。計算エンジン610の構造および動作については、以
下でさらに詳しく説明する。コントローラ622は、各ラ
インの格納が画像依存信号の２つの値の連続した値計算
の間で実行され、かつ画像値の対応するラインがフレー
ム・バッファ608から読み出される、画像値の対応する
ラインを伴う値計算のライン読み出し動作中に、決して
実行されないように、画像値の各ラインのフレーム・バ
ッファ608への格納を制御する。コントローラ622は、デ
ータ・フレームのソース、例えば、パーソナル・コンピ
ュータのプロセッサから、同期信号およびクロック信号
をそれぞれ受信するため、フレーム同期ライン638およ
びクロック・ライン642にさらに結合される。
ン610に転送するため、パラレル転送バス636によって画
像独立関数シフト・レジスタ614に結合される。パラレ
ル転送バス636は、処理システム510によって担当される
各第１電極の１ビット・ウォルシュ関数値を転送するた
め十分広くなければならない。例えば、240個の第１電
極を担当する処理システム510では、パラレル転送バス6
36は240本のパラレル経路を有しなければならない。な
お、ウォルシュ関数が好ましいが、他の正規直交関数も
計算エンジン610によって利用され、計算を実行できる
ことが理解される。計算エンジン610は、各タイムスロ
ット中に160個の値を有する画像依存信号を算出する。1
60個の値のそれぞれは、一つの第２電極を駆動するため
に用いられ、フレーム・バッファ608に格納された画像
値の一つのラインと、補正率バッファ601に格納された
一つの補正率と、タイムスロットＴのウォルシュ関数
（画像独立関数）とから判定される。補正率は、画像値
の対応する一つのラインに基づく。従って、計算エンジ
ン610は、各タイムスロット中に、160個の画像独立値計
算を行い、各値は画像値の一つのラインにのみ依存す
る。計算エンジン610の構造および動作については、以
下でさらに詳しく説明する。コントローラ622は、各ラ
インの格納が画像依存信号の２つの値の連続した値計算
の間で実行され、かつ画像値の対応するラインがフレー
ム・バッファ608から読み出される、画像値の対応する
ラインを伴う値計算のライン読み出し動作中に、決して
実行されないように、画像値の各ラインのフレーム・バ
ッファ608への格納を制御する。コントローラ622は、デ
ータ・フレームのソース、例えば、パーソナル・コンピ
ュータのプロセッサから、同期信号およびクロック信号
をそれぞれ受信するため、フレーム同期ライン638およ
びクロック・ライン642にさらに結合される。
画像ラインは画像値計算の間で格納されるので、計算
エンジン610が画像値のラインに基づいて画像依存値計
算を行う間、画像値は安定することが理解される。本発
明の好適な実施例によるメモリおよび計算アーキテクチ
ャは、画像値がライン方向に対して直交な方向で更新さ
れる場合に生じるスミアおよびコントラストの損失を防
ぐ。画像値のラインが画像値のロウとして受信され、ま
た画像依存信号がディスプレイのカラム電極に対して直
交に印加される従来のディスプレイ・システムでは、コ
ントラストの損失およびスミアは、２つのフル・フレー
ム・バッファを利用し、第２のフレーム・バッファに書
き込みながら第１のフレーム・バッファから読み出すこ
とによって防いでいた。これは、従来のディスプレイ・
システムでは、受信される画像値および画像依存信号値
を算出するためにフレームから読み出される画像値のラ
インの「方向」の不整合性のために、このような従来シ
ステムで一つのフレーム・バッファのみが用いられる場
合に生じる画像値の変化を防ぐために行われた。本発明
の好適な実施例に基づいて説明した独自のアーキテクチ
ャは、画像値を複数のラインとしてフレーム・バッファ
608に格納し、かつそれぞれが画像値の一つのラインに
依存する値を有する画像依存出力信号を計算することに
より、ビデオ・メモリ条件を実質的にライン・バッファ
602およびフレーム・バッファ608に低減する。シングル
・フレーム・バッファ608についてパラレル・ライン入
力および出力を利用する、本発明の好適な実施例に基づ
いて説明されるこの独自のアーキテクチャは、フレーム
・メモリへの画像値の入力がフレーム・メモリからの画
像値の出力に対して直交方向である従来のシステムに比
べて、ビデオ・メモリの相互接続を単純化する。
エンジン610が画像値のラインに基づいて画像依存値計
算を行う間、画像値は安定することが理解される。本発
明の好適な実施例によるメモリおよび計算アーキテクチ
ャは、画像値がライン方向に対して直交な方向で更新さ
れる場合に生じるスミアおよびコントラストの損失を防
ぐ。画像値のラインが画像値のロウとして受信され、ま
た画像依存信号がディスプレイのカラム電極に対して直
交に印加される従来のディスプレイ・システムでは、コ
ントラストの損失およびスミアは、２つのフル・フレー
ム・バッファを利用し、第２のフレーム・バッファに書
き込みながら第１のフレーム・バッファから読み出すこ
とによって防いでいた。これは、従来のディスプレイ・
システムでは、受信される画像値および画像依存信号値
を算出するためにフレームから読み出される画像値のラ
インの「方向」の不整合性のために、このような従来シ
ステムで一つのフレーム・バッファのみが用いられる場
合に生じる画像値の変化を防ぐために行われた。本発明
の好適な実施例に基づいて説明した独自のアーキテクチ
ャは、画像値を複数のラインとしてフレーム・バッファ
608に格納し、かつそれぞれが画像値の一つのラインに
依存する値を有する画像依存出力信号を計算することに
より、ビデオ・メモリ条件を実質的にライン・バッファ
602およびフレーム・バッファ608に低減する。シングル
・フレーム・バッファ608についてパラレル・ライン入
力および出力を利用する、本発明の好適な実施例に基づ
いて説明されるこの独自のアーキテクチャは、フレーム
・メモリへの画像値の入力がフレーム・メモリからの画
像値の出力に対して直交方向である従来のシステムに比
べて、ビデオ・メモリの相互接続を単純化する。
第７図を参照して、本発明の第１の別の実施例による
ディスプレイ・システム700の電気ブロック図は、表示
すべきデータの連続フレームを含む入力信号を受信する
ため、好ましくは８ビット幅のデータ入力ライン508に
結合された複数の処理システム510からなる。データの
連続フレームは画像値を定め、画像値はラインにグルー
プ化される。ラインは、本発明の第１の別の実施例によ
り水平走査線または画像値のロウである。データの連続
フレームは、480本のラインを含み、各ラインは640個の
連続的に送信された画像値からなる。LCD701は、従来の
ディスプレイ設計および作製方法を利用して作製され、
以下では第１電極というLCD701で垂直に延在する640個
のカラム電極と、以下では第２電極という２セットのロ
ウ電極とを有する。なお、画像値のラインは、第２セッ
トの電極に対応する水平またはロウ方向を有することが
理解される。各セットの第２（ロウ）電極は、エッジ
（左または右）からディスプレイ503のほぼ中心まで水
平に延在し、各第２（ロウ）電極は第１（カラム）電極
の半分と交差する。この分割された第２電極構造は、各
処理システムによって実行される計算量を低減し、ディ
スプレイ・システム700のコントラストおよび最大フレ
ーム・レートを簡単かつコスト効率的に改善する。各処
理システム510の計算条件を低減するため、LCD701は６
つの領域711に分割され、各領域は処理システム510の一
つによって担当され、また各領域は160個のロウ電極106
と、320個のカラム電極104とを収容する。なお、本発明
の好適な実施例において必要なウォルシュ・マトリクス
は29x29（512x512）のサイズであり、そのためタイムス
ロットＴはフレーム期間の512分の１である。
ディスプレイ・システム700の電気ブロック図は、表示
すべきデータの連続フレームを含む入力信号を受信する
ため、好ましくは８ビット幅のデータ入力ライン508に
結合された複数の処理システム510からなる。データの
連続フレームは画像値を定め、画像値はラインにグルー
プ化される。ラインは、本発明の第１の別の実施例によ
り水平走査線または画像値のロウである。データの連続
フレームは、480本のラインを含み、各ラインは640個の
連続的に送信された画像値からなる。LCD701は、従来の
ディスプレイ設計および作製方法を利用して作製され、
以下では第１電極というLCD701で垂直に延在する640個
のカラム電極と、以下では第２電極という２セットのロ
ウ電極とを有する。なお、画像値のラインは、第２セッ
トの電極に対応する水平またはロウ方向を有することが
理解される。各セットの第２（ロウ）電極は、エッジ
（左または右）からディスプレイ503のほぼ中心まで水
平に延在し、各第２（ロウ）電極は第１（カラム）電極
の半分と交差する。この分割された第２電極構造は、各
処理システムによって実行される計算量を低減し、ディ
スプレイ・システム700のコントラストおよび最大フレ
ーム・レートを簡単かつコスト効率的に改善する。各処
理システム510の計算条件を低減するため、LCD701は６
つの領域711に分割され、各領域は処理システム510の一
つによって担当され、また各領域は160個のロウ電極106
と、320個のカラム電極104とを収容する。なお、本発明
の好適な実施例において必要なウォルシュ・マトリクス
は29x29（512x512）のサイズであり、そのためタイムス
ロットＴはフレーム期間の512分の１である。
処理システム510は、処理システム510のデジタル出力
信号を対応するアナログ第２（ロウ）ドライブ信号に変
換するため、好ましくは８ビット幅の画像依存（ロウ）
出力ライン512によって、Sony Corporation社製のモデ
ルCXD1178Q DACと同様なビデオ・デジタル／アナログ
・コンバータ（DAC）502に結合される。DAC502は、LCD1
00の第２（ロウ）電極106をアナログ・ロウ・ドライブ
信号で駆動するため、Seiko Epson Corporation社製の
モデルSED1779D0Aドライバなどのアナログ・タイプの第
２（ロウ）ドライブ素子504に結合される。また、処理
システム510の２つは、LCD701の左および右部分の第１
（カラム）電極104を所定のセットのウォルシュ関数信
号で駆動するため、第１（カラム）出力ライン514によ
って、Seiko Epson Corporation社製のモデルSED1704ド
ライバなどデジタル・タイプの第１（カラム）ドライブ
素子506に結合される。なお、DAC502,第２（ロウ）ドラ
イブ素子504および第１（カラム）ドライブ素子506につ
いて他の同様な部品も利用できることが理解される。
信号を対応するアナログ第２（ロウ）ドライブ信号に変
換するため、好ましくは８ビット幅の画像依存（ロウ）
出力ライン512によって、Sony Corporation社製のモデ
ルCXD1178Q DACと同様なビデオ・デジタル／アナログ
・コンバータ（DAC）502に結合される。DAC502は、LCD1
00の第２（ロウ）電極106をアナログ・ロウ・ドライブ
信号で駆動するため、Seiko Epson Corporation社製の
モデルSED1779D0Aドライバなどのアナログ・タイプの第
２（ロウ）ドライブ素子504に結合される。また、処理
システム510の２つは、LCD701の左および右部分の第１
（カラム）電極104を所定のセットのウォルシュ関数信
号で駆動するため、第１（カラム）出力ライン514によ
って、Seiko Epson Corporation社製のモデルSED1704ド
ライバなどデジタル・タイプの第１（カラム）ドライブ
素子506に結合される。なお、DAC502,第２（ロウ）ドラ
イブ素子504および第１（カラム）ドライブ素子506につ
いて他の同様な部品も利用できることが理解される。
第２（ロウ）および第１（カラム）ドライブ素子504,
506は、タイムスロットＴ（図４）の期間中に、第２
（ロウ）および第１（カラム）電極106,104のそれぞれ
に宛てられたドライブ・レベル情報のバッチを受信・格
納する。次に、第２（ロウ）および第１（カラム）ドラ
イブ素子504,506は、次のバッチ、例えば、次のタイム
スロットＴに対応するバッチが第２（ロウ）および第１
（カラム）ドライブ素子504,506によって受信されるま
で、受信したドライブ・レベル情報に基づいて各第２
（ロウ）および第１（カラム）電極104,106についてド
ライブ・レベルを実質的に同時に印加・維持する。この
ように、すべての第２（ロウ）および第１（カラム）電
極104,106のドライブ信号の遷移は、実質的に互いに同
期して生じる。
506は、タイムスロットＴ（図４）の期間中に、第２
（ロウ）および第１（カラム）電極106,104のそれぞれ
に宛てられたドライブ・レベル情報のバッチを受信・格
納する。次に、第２（ロウ）および第１（カラム）ドラ
イブ素子504,506は、次のバッチ、例えば、次のタイム
スロットＴに対応するバッチが第２（ロウ）および第１
（カラム）ドライブ素子504,506によって受信されるま
で、受信したドライブ・レベル情報に基づいて各第２
（ロウ）および第１（カラム）電極104,106についてド
ライブ・レベルを実質的に同時に印加・維持する。この
ように、すべての第２（ロウ）および第１（カラム）電
極104,106のドライブ信号の遷移は、実質的に互いに同
期して生じる。
第６図を参照して上で説明した同じ処理システム510
は、処理システム510において用いられるデバイスおよ
びバスのサイズを修正することによって、ディスプレイ
・システム700で利用可能であることが理解される。そ
の説明は、他の点で同じままである。ライン・バッファ
602は160画像値x8ビットのバッファであり、フレーム・
バッファは160ラインx320画像値x8ビットのバッファで
あり、画像独立関数シフト・レジスタ614は、320x1ビッ
トのシフト・レジスタである。パラレル・データ・バス
630は、160x8、すなわち1280ビット幅のバスであり、パ
ラレル・データ・バス633は、320x8、すなわち2560ビッ
ト幅のバスであり、パラレル・データ・バス636は、320
ビット幅のバスである。本発明の第１の別の実施例によ
るrms補正率計算機632および計算エンジン610内で必要
な同様なサイズ変更は、当業者には以下のより詳しい説
明で明白となる。
は、処理システム510において用いられるデバイスおよ
びバスのサイズを修正することによって、ディスプレイ
・システム700で利用可能であることが理解される。そ
の説明は、他の点で同じままである。ライン・バッファ
602は160画像値x8ビットのバッファであり、フレーム・
バッファは160ラインx320画像値x8ビットのバッファで
あり、画像独立関数シフト・レジスタ614は、320x1ビッ
トのシフト・レジスタである。パラレル・データ・バス
630は、160x8、すなわち1280ビット幅のバスであり、パ
ラレル・データ・バス633は、320x8、すなわち2560ビッ
ト幅のバスであり、パラレル・データ・バス636は、320
ビット幅のバスである。本発明の第１の別の実施例によ
るrms補正率計算機632および計算エンジン610内で必要
な同様なサイズ変更は、当業者には以下のより詳しい説
明で明白となる。
さらに、本発明の第１の別の実施例によるディスプレ
イ・システム700は、大きな（例えば、480ロウx640カラ
ム）ディスプレイ・システムを提供し、かつ入力信号が
カラムではなく、ロウで画像値を与えず、また与えるよ
うに経済的に変更できない場合には、望ましい設計上の
選択肢となりうることが理解される。その一例は、シリ
アル・データ信号を生成する装置がすでに大量に存在
し、カラム・フォーマットで画像値を有する信号を生成
するために経済的に変更できない場合がある。小型ディ
スプレイ・システム（例えば、240ロウx320カラム）の
場合、所望のフレーム・レートおよびコントラスト比を
達成するために分割電極ディスプレイ・パネルは必要な
く、第１電極をロウ電極またはカラム電極のいずれとし
ても利用でき、そのため本発明の好適な実施例および別
の実施例により説明する独自のアーキテクチャが可能に
なり、この場合、画像依存信号の各値は画像値の一つの
ラインからのみ判定され、かつ画像依存信号は入力デー
タのラインの方向に対応するディスプレイ電極のセット
に印加される。
イ・システム700は、大きな（例えば、480ロウx640カラ
ム）ディスプレイ・システムを提供し、かつ入力信号が
カラムではなく、ロウで画像値を与えず、また与えるよ
うに経済的に変更できない場合には、望ましい設計上の
選択肢となりうることが理解される。その一例は、シリ
アル・データ信号を生成する装置がすでに大量に存在
し、カラム・フォーマットで画像値を有する信号を生成
するために経済的に変更できない場合がある。小型ディ
スプレイ・システム（例えば、240ロウx320カラム）の
場合、所望のフレーム・レートおよびコントラスト比を
達成するために分割電極ディスプレイ・パネルは必要な
く、第１電極をロウ電極またはカラム電極のいずれとし
ても利用でき、そのため本発明の好適な実施例および別
の実施例により説明する独自のアーキテクチャが可能に
なり、この場合、画像依存信号の各値は画像値の一つの
ラインからのみ判定され、かつ画像依存信号は入力デー
タのラインの方向に対応するディスプレイ電極のセット
に印加される。
第８図を参照して、本発明の好適な実施例および別の
実施例による処理システム510のrms補正率計算機632の
電気ブロック図は、表示すべきデータの連続フレームを
含む入力信号を受信するデータ入力ライン508と、rms補
正率計算機632を制御する制御バス624と、タイミング信
号639とによって構成される。完全に「オフ」ピクセル
を表すために＋１と、完全に「オン」ピクセルを表すた
めに−１とを利用し、かつ＋１と−１のみの値を有する
ウォルシュ関数を利用するディスプレイでは、ディスプ
レイの各ラインの補正率は： ただし、Ｎはリアル第１電極（real first electrode
s）の数であり、Iiはラインのｉ番目の画像値の値であ
る。
実施例による処理システム510のrms補正率計算機632の
電気ブロック図は、表示すべきデータの連続フレームを
含む入力信号を受信するデータ入力ライン508と、rms補
正率計算機632を制御する制御バス624と、タイミング信
号639とによって構成される。完全に「オフ」ピクセル
を表すために＋１と、完全に「オン」ピクセルを表すた
めに−１とを利用し、かつ＋１と−１のみの値を有する
ウォルシュ関数を利用するディスプレイでは、ディスプ
レイの各ラインの補正率は： ただし、Ｎはリアル第１電極（real first electrode
s）の数であり、Iiはラインのｉ番目の画像値の値であ
る。
０〜255の範囲を有する８ビット・ピクセル値につい
て調整し、240個のリアル第１電極があると仮定する
と、式（１）は次のようになる： この式は次のように整理される： この式は次のようにさらに整理される： データ入力508上で着信するデータから、各ラインにつ
いてこの補正率を計算するのがrms補正率計算機632の機
能である。計算されたrms補正率のそれぞれは画像値の
ラインに対応し、また画像依存信号の一つの値にも対応
し（そのため、第２電極のうちの一つにも対応する）、
これらの計算されたrms補正率は、一時的に格納し、そ
の後計算エンジン610に転送するため補正率バッファ601
に転送される。計算エンジン610内では、各rms補正率
は、第９図を参照して以下で説明するように、従来のア
ドレス指定方法に基づいて、画像値とウォルシュ関数値
との積の和と合成される。rms補正率の目的は、従来の
アクティブ・アドレス指定ディスプレイの当業者によっ
て証明できるように、各画像依存信号値計算に入る非線
形項を除去することである。
て調整し、240個のリアル第１電極があると仮定する
と、式（１）は次のようになる： この式は次のように整理される： この式は次のようにさらに整理される： データ入力508上で着信するデータから、各ラインにつ
いてこの補正率を計算するのがrms補正率計算機632の機
能である。計算されたrms補正率のそれぞれは画像値の
ラインに対応し、また画像依存信号の一つの値にも対応
し（そのため、第２電極のうちの一つにも対応する）、
これらの計算されたrms補正率は、一時的に格納し、そ
の後計算エンジン610に転送するため補正率バッファ601
に転送される。計算エンジン610内では、各rms補正率
は、第９図を参照して以下で説明するように、従来のア
ドレス指定方法に基づいて、画像値とウォルシュ関数値
との積の和と合成される。rms補正率の目的は、従来の
アクティブ・アドレス指定ディスプレイの当業者によっ
て証明できるように、各画像依存信号値計算に入る非線
形項を除去することである。
rms補正率計算機632は、受信したピクセル値を加算す
るためにデータ入力ライン508に結合された第１アキュ
ムレータ710をさらに含んで構成される。第１アキュム
レータ710の出力は、第１減算器712の両方の入力に結合
され、ここで被減数（minuend）入力データは、被減数
入力データを256で乗じるために左に８ビットだけシフ
トされ、それにより255ΣＩの出力値を生成する。
るためにデータ入力ライン508に結合された第１アキュ
ムレータ710をさらに含んで構成される。第１アキュム
レータ710の出力は、第１減算器712の両方の入力に結合
され、ここで被減数（minuend）入力データは、被減数
入力データを256で乗じるために左に８ビットだけシフ
トされ、それにより255ΣＩの出力値を生成する。
また、データ入力ライン508は、ピクセル値の二乗を
求めるために第１ルックアップ・テーブル素子704の入
力に結合される。第１ルックアップ・テーブル素子704
の出力は、ピクセル値の二乗を加算するため第２アキュ
ムレータ706の入力に結合される。第２アキュムレータ7
06の出力は、第２減算器708の減数（subtrahend）入力
に結合され、この第２減算器708には、差255ΣＩ−ΣI2
を得るために、第１減算器712の出力が被減数入力にて
結合される。第２減算器708の出力は、平方根値 を求めるため第２ルックアップ・テーブル素子714に結
合される。
求めるために第１ルックアップ・テーブル素子704の入
力に結合される。第１ルックアップ・テーブル素子704
の出力は、ピクセル値の二乗を加算するため第２アキュ
ムレータ706の入力に結合される。第２アキュムレータ7
06の出力は、第２減算器708の減数（subtrahend）入力
に結合され、この第２減算器708には、差255ΣＩ−ΣI2
を得るために、第１減算器712の出力が被減数入力にて
結合される。第２減算器708の出力は、平方根値 を求めるため第２ルックアップ・テーブル素子714に結
合される。
第２ルックアップ・テーブル素子714の出力は、乗算
器素子716の入力に結合される。乗算器素子716の他方の
入力は、定数Ｋについてあらかじめプログラム済みであ
る。Ｋの値は、式（４）から分周率1975、ならびにLCD1
00に必要となりうる他のドライブ・レベル調整値を与え
る。乗算器素子716の出力は、計算済み補正率を格納す
るため、第１補正率信号607によって補正率バッファ601
に結合される。タイミング信号639は、データ入力ライ
ン508上で入力信号との画像値同期を行うため、第１ル
ックアップ・テーブル素子704およびアキュムレータ70
6,710に結合される。制御バス624は、完全なラインが受
信されると乗算演算を実行するため、第２ルックアップ
・テーブル素子714および乗算器素子716に結合される。
制御バス624は、完全なラインが受信された後に累積合
計をリセットするために、第１アキュムレータ706およ
び第２アキュムレータ710にさらに結合される。なお、
第１および第２ルックアップ・テーブル素子704,714な
らびに乗算器素子716の一部またはすべての代わりに、
演算論理ユニットまたはマイクロコンピュータを代用で
きることが理解される。さらに、マイクロコンピュータ
はrms補正率計算機632のすべての素子を代用できること
が理解される。
器素子716の入力に結合される。乗算器素子716の他方の
入力は、定数Ｋについてあらかじめプログラム済みであ
る。Ｋの値は、式（４）から分周率1975、ならびにLCD1
00に必要となりうる他のドライブ・レベル調整値を与え
る。乗算器素子716の出力は、計算済み補正率を格納す
るため、第１補正率信号607によって補正率バッファ601
に結合される。タイミング信号639は、データ入力ライ
ン508上で入力信号との画像値同期を行うため、第１ル
ックアップ・テーブル素子704およびアキュムレータ70
6,710に結合される。制御バス624は、完全なラインが受
信されると乗算演算を実行するため、第２ルックアップ
・テーブル素子714および乗算器素子716に結合される。
制御バス624は、完全なラインが受信された後に累積合
計をリセットするために、第１アキュムレータ706およ
び第２アキュムレータ710にさらに結合される。なお、
第１および第２ルックアップ・テーブル素子704,714な
らびに乗算器素子716の一部またはすべての代わりに、
演算論理ユニットまたはマイクロコンピュータを代用で
きることが理解される。さらに、マイクロコンピュータ
はrms補正率計算機632のすべての素子を代用できること
が理解される。
第９図を参照して、本発明の好適な実施例および別の
実施例による処理システム510の計算エンジン610の一つ
の電気ブロック図は、複数の８ビット排他的OR（XOR）
素子802,804,806からなる。XOR素子802,804,806は、コ
ントローラ622の制御下でフレーム・メモリ608からピク
セル値を受信するため、パラレル・データ・バス630に
結合される。また、XOR素子802,804,806は、コントロー
ラ622の制御下で画像独立関数シフト・レジスタ614から
ウォルシュ関数値を受信するため、パラレル転送バス63
6にも結合される。XOR素子802,804,806の機能は、対応
するウォルシュ関数値が論理１であるときにはいつもピ
クセル値のビットを補完（complement）し、対応するウ
ォルシュ関数値が論理０であるときにはいつもピクセル
値を変更しないことである。値１は、計算エンジン610
によって累積される和からピクセル値を適切に減算する
ために、（以下で説明するように）各補完ピクセル値に
加算しなければならない。
実施例による処理システム510の計算エンジン610の一つ
の電気ブロック図は、複数の８ビット排他的OR（XOR）
素子802,804,806からなる。XOR素子802,804,806は、コ
ントローラ622の制御下でフレーム・メモリ608からピク
セル値を受信するため、パラレル・データ・バス630に
結合される。また、XOR素子802,804,806は、コントロー
ラ622の制御下で画像独立関数シフト・レジスタ614から
ウォルシュ関数値を受信するため、パラレル転送バス63
6にも結合される。XOR素子802,804,806の機能は、対応
するウォルシュ関数値が論理１であるときにはいつもピ
クセル値のビットを補完（complement）し、対応するウ
ォルシュ関数値が論理０であるときにはいつもピクセル
値を変更しないことである。値１は、計算エンジン610
によって累積される和からピクセル値を適切に減算する
ために、（以下で説明するように）各補完ピクセル値に
加算しなければならない。
XOR素子802,804,806の出力は、加算器素子808,810,81
2に結合され、これらの加算器素子は、XOR素子802,804,
806によって補完されないピクセル値の和を生成し、か
つ補完されたピクセル値を和から減算するために互いに
結合される。第１加算器素子808の入力は、素子816,81
8,820からなる補正率調整システムの出力822に結合さ
れ、補正率計算のために指定された仮想第１電極（virt
ual first electrode）のタイムスロットについてウォ
ルシュ関数値に基づき計算されるラインに対応する補正
率の符号（sign）を調整し、かつ必要な値１を補完ピク
セル値のそれぞれに加算する。最後の加算器素子812の
出力は、画像依存出力ライン512を駆動するため、好ま
しくは８ビット幅のパラレル・ドライバ814に結合され
る。
2に結合され、これらの加算器素子は、XOR素子802,804,
806によって補完されないピクセル値の和を生成し、か
つ補完されたピクセル値を和から減算するために互いに
結合される。第１加算器素子808の入力は、素子816,81
8,820からなる補正率調整システムの出力822に結合さ
れ、補正率計算のために指定された仮想第１電極（virt
ual first electrode）のタイムスロットについてウォ
ルシュ関数値に基づき計算されるラインに対応する補正
率の符号（sign）を調整し、かつ必要な値１を補完ピク
セル値のそれぞれに加算する。最後の加算器素子812の
出力は、画像依存出力ライン512を駆動するため、好ま
しくは８ビット幅のパラレル・ドライバ814に結合され
る。
補正率調整システムは、補正率バッファ601によって
以前格納済みの、ラインの補正率を受信し、かつ仮想値
信号656上で、仮想第１電極のタイムスロットについて
ウォルシュ関数の値を受信するため、第２補正率信号60
9によってコントローラ622に結合されたXOR素子816から
なる。XOR素子816の出力は、加算器素子818の入力に結
合される。加算器素子818の他方の入力は、仮想値信号6
56に結合される。このように結合されたXOR素子816およ
び加算器素子818の機能は、仮想値が論理１のときに、
補正率値の符号を負にし、仮想値が論理０のときに正に
することである。加算器818の出力は、加算器820の入力
に結合される。加算器820の他方の入力は、第１のタイ
ムスロットを除くすべてのタイムスロットについて定数
値120となるようにあらかじめプログラムされ、第１タ
イムスロットのとき、加算器820は値240となるようにあ
らかじめプログラムされる。これは、x2素子824がコン
トローラ622からのタイミング信号637によって第１タイ
ムスロットにてイネーブルされるときに、あらかじめプ
ログラムされた値120を１ビットだけ左にシフトするこ
とによって達成される。
以前格納済みの、ラインの補正率を受信し、かつ仮想値
信号656上で、仮想第１電極のタイムスロットについて
ウォルシュ関数の値を受信するため、第２補正率信号60
9によってコントローラ622に結合されたXOR素子816から
なる。XOR素子816の出力は、加算器素子818の入力に結
合される。加算器素子818の他方の入力は、仮想値信号6
56に結合される。このように結合されたXOR素子816およ
び加算器素子818の機能は、仮想値が論理１のときに、
補正率値の符号を負にし、仮想値が論理０のときに正に
することである。加算器818の出力は、加算器820の入力
に結合される。加算器820の他方の入力は、第１のタイ
ムスロットを除くすべてのタイムスロットについて定数
値120となるようにあらかじめプログラムされ、第１タ
イムスロットのとき、加算器820は値240となるようにあ
らかじめプログラムされる。これは、x2素子824がコン
トローラ622からのタイミング信号637によって第１タイ
ムスロットにてイネーブルされるときに、あらかじめプ
ログラムされた値120を１ビットだけ左にシフトするこ
とによって達成される。
定数を加算する理由は、各補完ピクセル値に対して必
要な１の加算を実行するためである。240個のリアル第
１電極の所定のウォルシュ係数は、第１タイムスロット
を除いてすべてのタイムスロットで厳密に120個の論理
１を有し、第１タイムスロットは240個の論理１を有す
る。このことは、第１タイムスロットを除くすべてのタ
イムスロットで、計算エンジン610のXOR素子802,804,80
6によって補完された120個のピクセル値があることを意
味する。第１タイムスロットでは、すべての240個のピ
クセル値は補完される。上記のように、ピクセル値を和
から適切に減算するためには、値１を各補完ピクセル値
に加算しなければならない。加算器820およびx2素子824
はこれを行う。
要な１の加算を実行するためである。240個のリアル第
１電極の所定のウォルシュ係数は、第１タイムスロット
を除いてすべてのタイムスロットで厳密に120個の論理
１を有し、第１タイムスロットは240個の論理１を有す
る。このことは、第１タイムスロットを除くすべてのタ
イムスロットで、計算エンジン610のXOR素子802,804,80
6によって補完された120個のピクセル値があることを意
味する。第１タイムスロットでは、すべての240個のピ
クセル値は補完される。上記のように、ピクセル値を和
から適切に減算するためには、値１を各補完ピクセル値
に加算しなければならない。加算器820およびx2素子824
はこれを行う。
第10図を参照して、本発明の好適な実施例および別の
実施例による処理システム510のコントローラ622の電気
ブロック図は、オペレーティング・システム・ソフトウ
ェアを収容するリード・オンリ・メモリ（ROM）902と、
オペレーティング・システム・ソフトウェアによって用
いられる変数の値を格納するランダム・アクセス・メモ
リ（RAM）906とに結合されたマイクロプロセッサ901か
らなる。ROM902は、所定のウォルシュ関数値904、例え
ば、各240個のリアル第１電極106および１個の仮想第１
電極の255個のタイムスロット値をさらに収容する。ま
た、ROM902は、コントローラ622からなる処理システム5
10が処理すべく割り当てられた、データ・フレームの一
部またはブロック、すなわち、ディスプレイの一部51
1、を表す割り当てられたフレーム部分値912であらかじ
めプログラムされる。マイクロプロセッサ901は、処理
システム510を処理するため、制御バス624,仮想値信号6
56,タイミング信号637,フレーム同期信号638および画像
独立関数バス635によって処理システム510に結合され
る。
実施例による処理システム510のコントローラ622の電気
ブロック図は、オペレーティング・システム・ソフトウ
ェアを収容するリード・オンリ・メモリ（ROM）902と、
オペレーティング・システム・ソフトウェアによって用
いられる変数の値を格納するランダム・アクセス・メモ
リ（RAM）906とに結合されたマイクロプロセッサ901か
らなる。ROM902は、所定のウォルシュ関数値904、例え
ば、各240個のリアル第１電極106および１個の仮想第１
電極の255個のタイムスロット値をさらに収容する。ま
た、ROM902は、コントローラ622からなる処理システム5
10が処理すべく割り当てられた、データ・フレームの一
部またはブロック、すなわち、ディスプレイの一部51
1、を表す割り当てられたフレーム部分値912であらかじ
めプログラムされる。マイクロプロセッサ901は、処理
システム510を処理するため、制御バス624,仮想値信号6
56,タイミング信号637,フレーム同期信号638および画像
独立関数バス635によって処理システム510に結合され
る。
第11図を参照して、本発明の好適な実施例および別の
実施例によるパーソナル・コンピュータの電気ブロック
図は、マイクロコンピュータ1002によって送信されたデ
ータのフレームを受信するため、データ入力ライン508
によってマイクロコンピュータ1002に結合されたディス
プレイ・システム500からなる。データの各フレーム
は、複数の連続的に送信された画像値のラインを定め
る。ディスプレイ・システム500は、マイクロコンピュ
ータ1002からフレーム同期およびクロックを受信するた
め、フレーム同期ライン638およびクロック・ライン642
によってマイクロコンピュータ1002にさらに結合され
る。マイクロコンピュータ1002は、ユーザから入力を受
信するため、キーボード1004に結合される。マイクロコ
ンピュータ1002は、無線送信機からビデオ画像信号を受
信する無線受信機1006と、仮想画像を格納する画像メモ
リ1008とに結合される。入力ライン508上の入力信号
は、無線受信機1006によって受信された無線信号から導
出される。あるいは、入力ライン508上の入力信号は、
画像メモリ1008から導出でき、このメモリの内容はキー
ボード1004を利用してユーザによって処理される。
実施例によるパーソナル・コンピュータの電気ブロック
図は、マイクロコンピュータ1002によって送信されたデ
ータのフレームを受信するため、データ入力ライン508
によってマイクロコンピュータ1002に結合されたディス
プレイ・システム500からなる。データの各フレーム
は、複数の連続的に送信された画像値のラインを定め
る。ディスプレイ・システム500は、マイクロコンピュ
ータ1002からフレーム同期およびクロックを受信するた
め、フレーム同期ライン638およびクロック・ライン642
によってマイクロコンピュータ1002にさらに結合され
る。マイクロコンピュータ1002は、ユーザから入力を受
信するため、キーボード1004に結合される。マイクロコ
ンピュータ1002は、無線送信機からビデオ画像信号を受
信する無線受信機1006と、仮想画像を格納する画像メモ
リ1008とに結合される。入力ライン508上の入力信号
は、無線受信機1006によって受信された無線信号から導
出される。あるいは、入力ライン508上の入力信号は、
画像メモリ1008から導出でき、このメモリの内容はキー
ボード1004を利用してユーザによって処理される。
第12図を参照して、本発明の好適な実施例および別の
実施例によるパーソナル・コンピュータの正面正射図
は、筐体1102によって支持・保護されたディスプレイ・
システム500を示す。また、キーボード100も示す。パー
ソナル・コンピュータ1000などのパーソナル・コンピュ
ータは、携帯バッテリ駆動装置として構成される場合が
多い。ディスプレイ・システム500は、このようなバッ
テリ駆動装置において特に有利であるが、その理由は、
アクティブ・アドレス指定ディスプレイ用の従来の処理
システムに比べて、ディスプレイ・システム500の処理
システム510の低いメモリ条件は電子回路の小型化およ
び省電力化を図り、それによりバッテリ寿命を延長する
ためである。
実施例によるパーソナル・コンピュータの正面正射図
は、筐体1102によって支持・保護されたディスプレイ・
システム500を示す。また、キーボード100も示す。パー
ソナル・コンピュータ1000などのパーソナル・コンピュ
ータは、携帯バッテリ駆動装置として構成される場合が
多い。ディスプレイ・システム500は、このようなバッ
テリ駆動装置において特に有利であるが、その理由は、
アクティブ・アドレス指定ディスプレイ用の従来の処理
システムに比べて、ディスプレイ・システム500の処理
システム510の低いメモリ条件は電子回路の小型化およ
び省電力化を図り、それによりバッテリ寿命を延長する
ためである。
システム動作は、フレーム同期がフレーム同期ライン
638上で受信されると、複数の処理システム510の各コン
トローラ622は、LCD100のブロック511に対応して、デー
タ・フレームのどの部分またはブロックを、コントロー
ラ622からなる処理システム510が処理すべく割り当てら
れたかを、割り当てられたフレーム部分値912から判定
する。次に、コントローラ622は、データ・フレームが
割り当てブロックに達するまで、対応する処理システム
510による処理の開始を遅らせる。
638上で受信されると、複数の処理システム510の各コン
トローラ622は、LCD100のブロック511に対応して、デー
タ・フレームのどの部分またはブロックを、コントロー
ラ622からなる処理システム510が処理すべく割り当てら
れたかを、割り当てられたフレーム部分値912から判定
する。次に、コントローラ622は、データ・フレームが
割り当てブロックに達するまで、対応する処理システム
510による処理の開始を遅らせる。
入力信号を処理して、アクティブ・アドレス指定ディ
スプレイ100上で画像を生成する電子装置1000において
用いられる方法について、第13図ないし第15図を参照し
て以下で説明する。この電子装置において用いられるデ
ィスプレイ・システム500の動作の方法を説明すること
に限り、以下で用いられる「プロセッサ」という用語は
複数の処理システム510のうちの一つを表し、「ライ
ン」という用語は、データ・フレームの割り当てられた
ブロック511,711内にある画像値の部分的なラインまた
は完全なラインを表すものとする。従って、ラインは、
ブロック511,711の構成に応じて、画像値の部分的なラ
インまたは完全なラインである。
スプレイ100上で画像を生成する電子装置1000において
用いられる方法について、第13図ないし第15図を参照し
て以下で説明する。この電子装置において用いられるデ
ィスプレイ・システム500の動作の方法を説明すること
に限り、以下で用いられる「プロセッサ」という用語は
複数の処理システム510のうちの一つを表し、「ライ
ン」という用語は、データ・フレームの割り当てられた
ブロック511,711内にある画像値の部分的なラインまた
は完全なラインを表すものとする。従って、ラインは、
ブロック511,711の構成に応じて、画像値の部分的なラ
インまたは完全なラインである。
第13図を参照して、本発明の好適な実施例および別の
実施例によりビデオ・メモリをロードする動作を説明す
るフローチャートは、プロセッサのコントローラ622が
データ・フレーム内のブロックの開始を待つことから開
始する。ステップ1202においてブロックの開始が判定さ
れると、コントローラ622は、ステップ1205においてラ
イン・カウンタを初期化し、ステップ1210において画像
値カウンタを初期化する。ステップ1215において、次の
画像値が受信される。ステップ1220において、画像値は
ライン・バッファ602内の次の番地に格納される。ステ
ップ1225において、画像値がラインにおける最後の画像
値でない場合、動作はステップ1215に進む。ステップ12
25において、画像値がラインにおける最後の画像値であ
る場合、ステップ1230において、ラインはフレーム・バ
ッファ608内の次の番地に格納され、前のデータ・フレ
ームから格納済み画像値の対応するラインを削除する。
コントローラ622は、画像値の対応するラインがステッ
プ1408（第15図）において計算エンジン610によってフ
レーム・バッファ608から読み出されている間に格納が
行われないように、ステップ1230におけるフレーム・バ
ッファ608へのラインの格納を制御する。ステップ1235
において、ラインがブロックにおける最後のラインでな
い場合、動作はステップ1210に進む。ステップ1235にお
いて、ラインがブロックにおける最後のラインである場
合、動作はステップ1205に進む。要するに、フレーム内
のラインのブロックに対応する画像値のラインは、受信
されるとフレーム・バッファ・メモリ608内の対応する
番地に格納される。なお、対応するラインがフレーム・
バッファ608から読み出される間にステップ1230におけ
るライン格納が生じないように制御することは、画像コ
ントラストの損失および画像スミアを防ぐことが理解さ
れる。
実施例によりビデオ・メモリをロードする動作を説明す
るフローチャートは、プロセッサのコントローラ622が
データ・フレーム内のブロックの開始を待つことから開
始する。ステップ1202においてブロックの開始が判定さ
れると、コントローラ622は、ステップ1205においてラ
イン・カウンタを初期化し、ステップ1210において画像
値カウンタを初期化する。ステップ1215において、次の
画像値が受信される。ステップ1220において、画像値は
ライン・バッファ602内の次の番地に格納される。ステ
ップ1225において、画像値がラインにおける最後の画像
値でない場合、動作はステップ1215に進む。ステップ12
25において、画像値がラインにおける最後の画像値であ
る場合、ステップ1230において、ラインはフレーム・バ
ッファ608内の次の番地に格納され、前のデータ・フレ
ームから格納済み画像値の対応するラインを削除する。
コントローラ622は、画像値の対応するラインがステッ
プ1408（第15図）において計算エンジン610によってフ
レーム・バッファ608から読み出されている間に格納が
行われないように、ステップ1230におけるフレーム・バ
ッファ608へのラインの格納を制御する。ステップ1235
において、ラインがブロックにおける最後のラインでな
い場合、動作はステップ1210に進む。ステップ1235にお
いて、ラインがブロックにおける最後のラインである場
合、動作はステップ1205に進む。要するに、フレーム内
のラインのブロックに対応する画像値のラインは、受信
されるとフレーム・バッファ・メモリ608内の対応する
番地に格納される。なお、対応するラインがフレーム・
バッファ608から読み出される間にステップ1230におけ
るライン格納が生じないように制御することは、画像コ
ントラストの損失および画像スミアを防ぐことが理解さ
れる。
第14図を参照して、本発明の好適な実施例によるrms
補正率計算機632の動作を説明するフローチャートは、
コントローラ622に割り当てられたLCD100の領域511に対
応するデータ・フレーム内のブロックの開始をコントロ
ーラ622が待つことから開始する。ステップ1302におい
てブロックの開始が判定されると、ステップ1304におい
て第１および第２アキュムレータ素子710,706はコント
ローラ622によってゼロに初期化される。次に、ステッ
プ1310において、第１ルックアップ・テーブル素子704
は画像値を二乗し、ステップ1314において二乗画像値は
第２アキュムレータ素子706に加算され、ΣI2を導出す
る。同時に、ステップ1312において、画像値は第１アキ
ュムレータ710に加算され、ΣＩを導出する。ステップ1
316において、計算されるラインのすべての画像値が受
信されていない場合、動作はステップ1306に進み、次の
画像値を受信する。
補正率計算機632の動作を説明するフローチャートは、
コントローラ622に割り当てられたLCD100の領域511に対
応するデータ・フレーム内のブロックの開始をコントロ
ーラ622が待つことから開始する。ステップ1302におい
てブロックの開始が判定されると、ステップ1304におい
て第１および第２アキュムレータ素子710,706はコント
ローラ622によってゼロに初期化される。次に、ステッ
プ1310において、第１ルックアップ・テーブル素子704
は画像値を二乗し、ステップ1314において二乗画像値は
第２アキュムレータ素子706に加算され、ΣI2を導出す
る。同時に、ステップ1312において、画像値は第１アキ
ュムレータ710に加算され、ΣＩを導出する。ステップ1
316において、計算されるラインのすべての画像値が受
信されていない場合、動作はステップ1306に進み、次の
画像値を受信する。
ステップ1316において、計算されるラインのすべての
画像値が受信された場合、第８図で説明したように、ス
テップ1318においてΣＩは255倍される。次に、ステッ
プ1320において、ΣI2はステップ1318において得られた
値から減算され、この減算は第２減算器素子708によっ
て行われる。次に、ステップ1320において得られた値の
平方根が第２ルックアップ・テーブル素子によってステ
ップ1322において求められる。ステップ1322において求
められた値は、ステップ1323において、乗算器素子716
における定数Ｋで乗算される。次に、ラインの補正率値 はrms補正率計算機632から補正率バッファ601に送出さ
れ、ステップ1324において、計算されたラインに対応す
る番地にて補正率バッファ601に格納される。
画像値が受信された場合、第８図で説明したように、ス
テップ1318においてΣＩは255倍される。次に、ステッ
プ1320において、ΣI2はステップ1318において得られた
値から減算され、この減算は第２減算器素子708によっ
て行われる。次に、ステップ1320において得られた値の
平方根が第２ルックアップ・テーブル素子によってステ
ップ1322において求められる。ステップ1322において求
められた値は、ステップ1323において、乗算器素子716
における定数Ｋで乗算される。次に、ラインの補正率値 はrms補正率計算機632から補正率バッファ601に送出さ
れ、ステップ1324において、計算されたラインに対応す
る番地にて補正率バッファ601に格納される。
ステップ1326において、計算されたラインが処理シス
テム510に割り当てられた最後のラインではないとコン
トローラ622が判断した場合、コントローラ622は、ステ
ップ1304においてrms補正率計算機632を初期化して、次
のデータのラインの処理を開始する。計算されたライン
が処理システム510に割り当てられた最後のラインであ
るとコントローラ622が判断した場合、コントローラ622
はステップ1302において次のブロックが着信するのを待
つ。
テム510に割り当てられた最後のラインではないとコン
トローラ622が判断した場合、コントローラ622は、ステ
ップ1304においてrms補正率計算機632を初期化して、次
のデータのラインの処理を開始する。計算されたライン
が処理システム510に割り当てられた最後のラインであ
るとコントローラ622が判断した場合、コントローラ622
はステップ1302において次のブロックが着信するのを待
つ。
第15図を参照して、本発明の好適な実施例による計算
エンジン610の動作を説明するフローチャートは、コン
トローラ622が次のデータ・フレームの開始を待つこと
から開始する。ステップ1402において次のデータ・フレ
ームの開始が判定されると、ステップ1404において、コ
ントローラ622は処理のため次のタイムスロットを選択
し、コントローラ622に割り当てられた各第１電極と、
仮想電極とについて、タイムスロットのウォルシュ関数
値、例えば、タイムスロットの241ウォルシュ関数値
で、画像独立関数シフト・レジスタを初期化する。
エンジン610の動作を説明するフローチャートは、コン
トローラ622が次のデータ・フレームの開始を待つこと
から開始する。ステップ1402において次のデータ・フレ
ームの開始が判定されると、ステップ1404において、コ
ントローラ622は処理のため次のタイムスロットを選択
し、コントローラ622に割り当てられた各第１電極と、
仮想電極とについて、タイムスロットのウォルシュ関数
値、例えば、タイムスロットの241ウォルシュ関数値
で、画像独立関数シフト・レジスタを初期化する。
ステップ1406において、コントローラ622は、フレー
ム・バッファ608から計算エンジン610に転送するため次
のラインを選択し、選択されたラインに対応する補正率
を選択し、補正率バッファ601から計算エンジン610に補
正率を転送する。次に、コントローラ622は、ステップ1
408において、選択されたラインの240個の画像値を計算
エンジン610に並列に転送するようにフレーム・バッフ
ァRAM608を制御する。同時に、計算エンジン610は、ス
テップ1410において、コントローラ622に割り当てられ
た各第１電極のタイムスロットについてウォルシュ関数
値を画像独立関数シフト・レジスタ614から受信する。
計算エンジン610は、ステップ1412において、選択され
たラインおよび選択されたタイムスロットの仮想第１電
極ドライブ信号に基づいて補正率値を調整し、この調整
は第９図を参照して説明したように行われる。
ム・バッファ608から計算エンジン610に転送するため次
のラインを選択し、選択されたラインに対応する補正率
を選択し、補正率バッファ601から計算エンジン610に補
正率を転送する。次に、コントローラ622は、ステップ1
408において、選択されたラインの240個の画像値を計算
エンジン610に並列に転送するようにフレーム・バッフ
ァRAM608を制御する。同時に、計算エンジン610は、ス
テップ1410において、コントローラ622に割り当てられ
た各第１電極のタイムスロットについてウォルシュ関数
値を画像独立関数シフト・レジスタ614から受信する。
計算エンジン610は、ステップ1412において、選択され
たラインおよび選択されたタイムスロットの仮想第１電
極ドライブ信号に基づいて補正率値を調整し、この調整
は第９図を参照して説明したように行われる。
次に、ステップ1414において、計算エンジン610は、
調整済み補正率値と、ウォルシュ関数値１を有するリア
ル第１電極に対応する選択されたラインの画像値とを加
算し、かつウォルシュ関数値０を有するリアル・ロウに
対応するラインの画像値をその和から減算することによ
り、画像依存出力信号を導出する。次にステップ1416に
おいて、計算エンジン610およひ画像独立関数シフト・
レジスタ614は、（計算された）画像依存信号および
（所定の）画像独立信号で、タイムスロット中に画像依
存および画像独立出力ライン512,514をそれぞれ駆動す
る。
調整済み補正率値と、ウォルシュ関数値１を有するリア
ル第１電極に対応する選択されたラインの画像値とを加
算し、かつウォルシュ関数値０を有するリアル・ロウに
対応するラインの画像値をその和から減算することによ
り、画像依存出力信号を導出する。次にステップ1416に
おいて、計算エンジン610およひ画像独立関数シフト・
レジスタ614は、（計算された）画像依存信号および
（所定の）画像独立信号で、タイムスロット中に画像依
存および画像独立出力ライン512,514をそれぞれ駆動す
る。
ステップ1406,1048,1410,1412,1414は、好ましくは、
最適な計算スピードを達成するため、実質的に同時かつ
並列に実行されることに留意されたい。また、第５図を
参照して説明したように、本発明の好適な実施例では、
第１ドライブ電極506を駆動するため処理システム510の
２つのみが用いられる。なお、LCD100の上半分および下
半分における240個の第１電極の各グループにおける対
応する第１電極の画像独立信号はあらかじめ決められる
ので、第１ドライブ電極を駆動するのに一つの処理シス
テム510でも十分であることが理解される。
最適な計算スピードを達成するため、実質的に同時かつ
並列に実行されることに留意されたい。また、第５図を
参照して説明したように、本発明の好適な実施例では、
第１ドライブ電極506を駆動するため処理システム510の
２つのみが用いられる。なお、LCD100の上半分および下
半分における240個の第１電極の各グループにおける対
応する第１電極の画像独立信号はあらかじめ決められる
ので、第１ドライブ電極を駆動するのに一つの処理シス
テム510でも十分であることが理解される。
ステップ1418において、コントローラ622は、選択さ
れたタイムスロットについて最後のラインが処理された
かどうかを調べる。選択されたタイムスロットについて
最後のラインが処理されない場合は、フローはステップ
1406に戻り、次のラインの選択・処理を行う。ステップ
1418において、選択されたタイムスロットについて最後
のカラムが処理された場合、コントローラ622は、ステ
ップ1422において、データ・フレームの最後のタイムス
ロットが処理されたかどうかを調べる。フレームの最後
のタイムスロットが処理されない場合、動作はステップ
1404に進み、ここでコントローラ622は処理のため次の
タイムスロットを選択する。ステップ1422において、デ
ータ・フレームについて最後のタイムスロットが処理さ
れた場合、動作はステップ1402に進み、ここでコントロ
ーラ622は次のデータ・フレームの処理の開始を待つ。
れたタイムスロットについて最後のラインが処理された
かどうかを調べる。選択されたタイムスロットについて
最後のラインが処理されない場合は、フローはステップ
1406に戻り、次のラインの選択・処理を行う。ステップ
1418において、選択されたタイムスロットについて最後
のカラムが処理された場合、コントローラ622は、ステ
ップ1422において、データ・フレームの最後のタイムス
ロットが処理されたかどうかを調べる。フレームの最後
のタイムスロットが処理されない場合、動作はステップ
1404に進み、ここでコントローラ622は処理のため次の
タイムスロットを選択する。ステップ1422において、デ
ータ・フレームについて最後のタイムスロットが処理さ
れた場合、動作はステップ1402に進み、ここでコントロ
ーラ622は次のデータ・フレームの処理の開始を待つ。
従って、本発明の好適な実施例および第１の別の実施
例により、ビデオ・メモリは実質的にシングル・ライン
・バッファおよびシングル・フレーム・バッファからな
る。入出力などの機能について、他の論理もビデオ・メ
モリで必要になるかもしれないが、大きな追加画像値メ
モリを必要としない。一つの画像値の格納など、わずか
な追加メモリ量は、例えば、一つの画像値をバッファす
ることを簡単にするため、本発明の好適な実施例および
第１の別の実施例のビデオ・メモリにあるかもしれな
い。
例により、ビデオ・メモリは実質的にシングル・ライン
・バッファおよびシングル・フレーム・バッファからな
る。入出力などの機能について、他の論理もビデオ・メ
モリで必要になるかもしれないが、大きな追加画像値メ
モリを必要としない。一つの画像値の格納など、わずか
な追加メモリ量は、例えば、一つの画像値をバッファす
ることを簡単にするため、本発明の好適な実施例および
第１の別の実施例のビデオ・メモリにあるかもしれな
い。
本発明の好適な実施例の上記の説明および分析は、８
ビット・データによって表される画像値に適用される。
なお、本発明は、例えば、16ビットとまたは４ビット画
像値などより大きなあるいはより小さなビット数によっ
て表される画像値に対処すべく調整できることが理解さ
れる。
ビット・データによって表される画像値に適用される。
なお、本発明は、例えば、16ビットとまたは４ビット画
像値などより大きなあるいはより小さなビット数によっ
て表される画像値に対処すべく調整できることが理解さ
れる。
以上、本発明の好適な実施例および別の実施例は、必
要な計算エンジンのメモリ・サイズおよび消費電力を有
利に最小限に抑えるように、アクティブ・アドレス指定
ディスプレイを駆動する方法および装置を提供する。画
像値の一つのラインに基づいて画像依存信号の各画像値
を計算し、第２電極を画像依存信号で駆動することによ
り、本発明の好適な実施例および別の実施例は、必要な
画像値メモリ量を大幅に低減し、必要なメモリ相互接続
を単純化し、必要な計算スピードを低減し、それにより
計算を実行するために必要な電力を削減する。アクティ
ブ・アドレス指定ディスプレイ用の従来のディスプレイ
・プロセッサに比べて小さいメモリ・サイズおよび電力
は、サイズおよび長いバッテリ寿命が極めて望ましい特
徴となるラップトップ・コンピュータなどの携帯バッテ
リ駆動用途において、特に重要な利点となる。
要な計算エンジンのメモリ・サイズおよび消費電力を有
利に最小限に抑えるように、アクティブ・アドレス指定
ディスプレイを駆動する方法および装置を提供する。画
像値の一つのラインに基づいて画像依存信号の各画像値
を計算し、第２電極を画像依存信号で駆動することによ
り、本発明の好適な実施例および別の実施例は、必要な
画像値メモリ量を大幅に低減し、必要なメモリ相互接続
を単純化し、必要な計算スピードを低減し、それにより
計算を実行するために必要な電力を削減する。アクティ
ブ・アドレス指定ディスプレイ用の従来のディスプレイ
・プロセッサに比べて小さいメモリ・サイズおよび電力
は、サイズおよび長いバッテリ寿命が極めて望ましい特
徴となるラップトップ・コンピュータなどの携帯バッテ
リ駆動用途において、特に重要な利点となる。
フロントページの続き (56)参考文献 特開 平８−76725（ＪＰ，Ａ) 特開 平６−118382（ＪＰ，Ａ) 特開 平１−107279（ＪＰ，Ａ) 特開 昭62−63993（ＪＰ，Ａ) 特開 平１−113793（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/20 G02F 1/133 G09G 3/36
Claims (14)
- 【請求項１】入力信号を処理して、画像を生成するディ
スプレイ・システムであって、前記入力信号はデータの
連続フレームを含み、前記データの連続フレームのそれ
ぞれは、複数の連続的に送信された画像値のラインを定
め、前記複数の連続的に送信されたラインはライン方向
を有する、ディスプレイ・システムであって： 画像を表示するアクティブ・アドレス指定ディスプレイ
であって、前記アクティブ・アドレス指定ディスプレイ
は、ピクセルを形成する交点にて互いに交差する複数の
第１電極と複数の第２電極とを有し、前記複数の第２電
極は、前記ライン方向に対応する方向である、アクティ
ブ・アドレス指定ディスプレイ； ビデオ・メモリであって： 前記入力信号に結合され、前記複数の連続的に送信され
た画像値のラインのうちの一つからなる格納されたライ
ンを累積するシングル・ライン・バッファ；および 前記シングル・ライン・バッファに結合され、複数の格
納されたラインからなるデータのフレームを格納するシ
ングル・フレーム・バッファ； によって構成されるビデオ・メモリ； 前記ビデオ・メモリに結合されたコントローラであっ
て、前記コントローラは、前記格納されたラインが前記
シングル・ライン・バッファに完全に格納された後に、
前記シングル・ライン・バッファから前記シングル・フ
レーム・バッファに前記格納されたラインを転送し、タ
イムスロット中に、少なくともＭ個の値を有する所定の
画像独立関数を生成する、コントローラ； 前記コントローラおよび前記ビデオ・メモリに結合され
た計算エンジンであって、前記計算エンジンは、タイム
スロット中に画像依存出力信号を算出し、前記画像依存
出力信号はＮ個の値を有し、前記Ｎ個の値のそれぞれ
は、前記所定の画像独立関数と、Ｎセットの画像値の一
つとから判定され、前記計算エンジンは、前記シングル
・フレーム・バッファに格納された複数の格納されたラ
インの異なる一つから、Ｎセットの画像値のそれぞれを
読み出す、計算エンジン； 前記コントローラおよび前記アクティブ・アドレス指定
ディスプレイに結合された第１ドライバ素子であって、
タイムスロット中に、前記第１ドライバ素子は、Ｍ個の
第１電極に結合されるＭ個の電圧を生成し、前記Ｍ個の
第１電圧のそれぞれは、前記少なくともＭ個の値のうち
の一つに比例する、第１ドライバ素子；および 前記計算エンジンおよび前記アクティブ・アドレス指定
ディスプレイに結合された第２ドライバ素子であって、
タイムスロット中に、前記第２ドライバ素子は、Ｎ個の
第２電極に結合されるＮ個の第２電圧を生成し、前記Ｎ
個の第２電圧のそれぞれは、前記Ｎ個の値のうちの一つ
に比例する、第２ドライバ素子； によって構成されることを特徴とするディスプレイ・シ
ステム。 - 【請求項２】前記コントローラは、前記計算エンジンが
前記シングル・ライン・バッファに格納された格納され
たラインに対応する、前記フレーム・バッファに格納さ
れた複数の格納されたラインのうちの一つから、前記Ｎ
セットの画像値のうちの一つを読み出していない間に、
前記格納されたラインを前記シングル・フレーム・バッ
ファに転送することを特徴とする請求項１記載のディス
プレイ・システム。 - 【請求項３】前記シングル・ライン・バッファは、前記
複数の連続的に送信された画像値のラインのうちの一つ
の所定の部分を格納する部分的なシングル・ライン・バ
ッファからなることを特徴とする請求項１記載のディス
プレイ・システム。 - 【請求項４】前記シングル・フレーム・バッファは、前
記複数の連続的に送信された画像値のラインの所定の部
分を格納する部分的なシングル・フレーム・バッファか
らなることを特徴とする請求項１記載のディスプレイ・
システム。 - 【請求項５】ＭおよびＮは所定の正の整数であり、Ｐ個
のタイムスロットの全期間は、連続データ・フレームの
うちの一つの期間に実質的に等しく、Ｐは２のべき数で
あり、ＰはＭよりも大きいことを特徴とする請求項１記
載のディスプレイ・システム。 - 【請求項６】前記所定の画像独立関数は、複数の所定の
正規直交画像独立関数のうちの一つであり、前記Ｎ個の
出力信号の値のそれぞれは、−１および＋１からなる値
のグループのうちの一つを有することを特徴とする請求
項１記載のディスプレイ・システム。 - 【請求項７】入力信号を処理して、画像を生成するディ
スプレイ・システムであって、前記入力信号はデータの
連続フレームを含み、前記連続フレームのそれぞれは、
複数の連続的に送信された画像値のカラムを定める、デ
ィスプレイ・システムであって： 画像を表示するアクティブ・アドレス指定ディスプレイ
であって、前記アクティブ・アドレス指定ディスプレイ
は、ピクセルを形成する交点にて互いに交差する複数の
ロウ電極と複数のカラム電極とを有する、アクティブ・
アドレス指定ディスプレイ； ビデオ・メモリであって： 前記入力信号に結合され、前記複数の連続的に送信され
た画像値のカラムのうちの一つからなる格納されたカラ
ムを累積するシングル・カラム・バッファ；および 前記シングル・カラム・バッファに結合され、複数の格
納されたカラムからなるデータのフレームを格納するシ
ングル・フレーム・バッファ； によって構成されるビデオ・メモリ； 前記ビデオ・メモリに結合されたコントローラであっ
て、前記コントローラは、対応する格納されたカラムか
らの画像値が前記シングル・フレーム・バッファから読
み出されていない間で、かつ前記格納されたカラムが前
記シングル・カラム・バッファに完全に格納された後
に、前記シングル・カラム・バッファから前記シングル
・フレーム・バッファに前記格納されたカラムを転送
し、前記コントローラは、タイムスロット中に少なくと
もＭ個の値を有する所定の画像独立関数を生成する、コ
ントローラ； 前記コントローラおよび前記ビデオ・メモリに結合され
た計算エンジンであって、前記計算エンジンは、タイム
スロット中に画像依存出力信号を算出し、前記画像依存
出力信号はＮ個の値を有し、前記Ｎ個の値のそれぞれ
は、前記所定の画像独立関数と、Ｎセットの画像値の一
つとから判定され、前記計算エンジンは、前記シングル
・フレーム・バッファに格納された前記複数の格納され
たカラムの異なる一つから、Ｎセットの画像値のそれぞ
れを読み出す、計算エンジン； 前記コントローラおよび前記アクティブ・アドレス指定
ディスプレイに結合されたロウ・ドライバ素子であっ
て、前記ロウ・ドライバ素子は、Ｍ個のロウ電極に結合
されるＭ個のロウ電圧を生成し、前記Ｍ個のロウ電圧の
それぞれは、タイムスロット中に前記少なくともＭ個の
値のうちの一つに比例する、ロウ・ドライバ素子；およ
び 前記計算エンジンおよび前記アクティブ・アドレス指定
ディスプレイに結合されたカラム・ドライバ素子であっ
て、前記カラム・ドライバ素子は、Ｎ個のカラム電極に
結合されるＮ個のカラム電圧を生成し、前記Ｎ個のカラ
ム電圧のそれぞれは、タイムスロット中に前記Ｎ個の値
のうちの一つに比例する、カラムドライバ素子； によって構成されることを特徴とするディスプレイ・シ
ステム。 - 【請求項８】入力信号を処理して、アクティブ・アドレ
ス指定ディスプレイ上に画像を生成する電子装置におい
て用いられる方法であって、前記入力信号はデータの連
続フレームを含み、前記データの連続フレームのそれぞ
れは、複数の連続的に送信された画像値のラインを定
め、前記複数の連続的に送信されたラインはライン方向
を有する、方法であって： 前記複数の連続的に送信された画像値のラインのうちの
一つからなる格納されたラインを、シングル・ライン・
バッファに累積する段階； 前記累積する段階において前記格納されたラインが完全
に累積された後、複数の格納されたラインからなるデー
タのフレームを格納するシングル・フレーム・バッファ
に、前記格納されたラインを転送する段階； タイムスロット中に、少なくともＭ個の値を有する所定
の画像独立関数を生成する段階； 前記シングル・フレーム・バッファに格納された前記複
数の格納されたラインのうちの一つから、複数の画像値
を読み出す段階； タイムスロット中に、画像依存出力信号のＮ個の値のう
ちの一つを算出する段階であって、前記Ｎ個の値のそれ
ぞれは、前記所定の画像独立関数と、前記読み出す段階
において読み出された前記複数の画像値とから判定され
る、段階； 各反復について前記複数の格納されたラインの異なる一
つを利用して、タイムスロット中に前記読み出す段階お
よび前記算出する段階をＮ回反復する段階； 前記アクティブ・アドレス指定ディスプレイのＭ個の第
１電極に結合されるＭ個の第１電圧をタイムスロット中
に生成する段階であって、前記Ｍ個の第１電圧のそれぞ
れは、前記所定の画像独立関数の前記少なくともＭ個の
値のうちの一つに比例する、段階；および 前記アクティブ・アドレス指定ディスプレイのＮ個の第
２電極に結合されるＮ個の第２電圧をタイムスロット中
に生成する段階であって、前記Ｎ個の第２電圧のそれぞ
れは、前記Ｎ個の値のうちの一つに比例する、段階； によって構成されることを特徴とする方法。 - 【請求項９】前記転送する段階において前記シングル・
ライン・バッファに格納された前記格納されたライン
が、前記読み出す段階において前記シングル・フレーム
・バッファに格納された前記複数の格納されたラインの
うちの一つに対応する場合、前記転送する段階は、前記
読み出す段階中に実行されないことを特徴とする請求項
８記載の方法。 - 【請求項１０】電子装置であって： データの連続フレームを含む入力信号を送信するマイク
ロコンピュータであって、前記データの各フレームは複
数の連続的に送信された画像値のラインを定め、前記複
数の連続的に送信されたラインはライン方向を有する、
マイクロコンピュータ； 前記マイクロコンピュータに結合され、前記入力信号を
処理して、画像を生成するディスプレイ・システムであ
って： 画像を表示するアクティブ・アドレス指定ディスプレイ
であって、前記アクティブ・アドレス指定ディスプレイ
は、ピクセルを形成する交点にて互いに交差する複数の
第１電極と複数の第２電極とを有し、前記複数の第２電
極は、前記ライン方向に対応する方向である、アクティ
ブ・アドレス指定ディスプレイと、； 前記入力信号に結合されたビデオ・メモリであって： 前記入力信号に結合され、前記複数の連続的に送信され
た画像値のラインのうちの一つからなる格納されたライ
ンを累積するシングル・ライン・バッファ；および 前記シングル・ライン・バッファに結合され、複数の格
納されたラインからなるデータのフレームを格納するシ
ングル・フレーム・バッファ； によって構成されるビデオ・メモリと； 前記ビデオ・メモリに結合されたコントローラであっ
て、前記コントローラは、前記格納されたラインが前記
シングル・ライン・バッファに完全に格納された後に、
前記シングル・ライン・バッファから前記シングル・フ
レーム・バッファに前記格納されたラインを転送し、タ
イムスロット中に少なくともＭ個の値を有する所定の画
像独立関数を生成する、コントローラと； 前記コントローラおよび前記ビデオ・メモリに結合され
た計算エンジンであって、前記計算エンジンは、タイム
スロット中に画像依存出力信号を算出し、前記画像依存
出力信号はＮ個の値を有し、前記Ｎ個の値のそれぞれ
は、前記所定の画像独立関数と、Ｎセットの画像値の一
つとから判定され、前記計算エンジンは、前記シングル
・フレーム・バッファに格納された前記複数の格納され
たラインの異なる一つから、Ｎセットの画像値のそれぞ
れを読み出す、計算エンジンと； 前記コントローラおよび前記アクティブ・アドレス指定
ディスプレイに結合された第１ドライバ素子であって、
タイムスロット中に、前記第１ドライバ素子は、Ｍ個の
第１電極に結合されるＭ個の第１電圧を生成し、前記Ｍ
個の第１電圧のそれぞれは、前記少なくともＭ個の値の
うちの一つに比例する、第１ドライバ素子と； 前記計算エンジンおよび前記アクティブ・アドレス指定
ディスプレイに結合された第２ドライバ素子であって、
タイムスロット中に、前記第２ドライバ素子は、Ｎ個の
第２電極に結合されるＮ個の第２電圧を生成し、前記Ｎ
個の第２電圧のそれぞれは、前記Ｎ個の値のうちの一つ
に比例する、第２ドライバ素子と； によって構成されるディスプレイ・システム；および 前記マイクロコンピュータおよび前記ディスプレイ・シ
ステムに結合され、前記マイクロコンピュータおよびデ
ィスプレイを支持し保護する筐体； によって構成されることを特徴とする電子装置。 - 【請求項１１】前記計算エンジンが、前記シングル・ラ
イン・バッファに格納された格納されたラインに対応す
る、前記シングル・フレーム・バッファに格納された複
数の格納されたラインのうちの一つから、前記Ｎセット
の画像値の一つを読み出していない間に、前記コントロ
ーラが前記格納されたラインを前記シングル・フレーム
・バッファに転送することを特徴とする請求項10記載の
で電子装置。 - 【請求項１２】前記シングル・ライン・バッファは、前
記複数の連続的に送信された画像値のラインのうちの一
つの所定の部分を格納する部分的なシングル・ライン・
バッファからなることを特徴とする請求項10記載の電子
装置。 - 【請求項１３】前記シングル・フレーム・バッファは、
前記複数の連続的に送信された画像値のラインの所定の
部分を格納する部分的なシングル・フレーム・バッファ
からなることを特徴とする請求項10記載の電子装置。 - 【請求項１４】ＭおよびＮは所定の正の整数であり、Ｐ
個のタイムスロットの全期間は、連続データ・フレーム
のうちの一つの期間に実質的に等しく、Ｐは２のべき数
であり、ＰはＭよりも大きいことを特徴とする請求項10
記載の電子装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/344,052 | 1994-11-23 | ||
| US08/344,052 US5563623A (en) | 1994-11-23 | 1994-11-23 | Method and apparatus for driving an active addressed display |
| US344,052 | 1994-11-23 | ||
| PCT/US1995/015291 WO1996016394A1 (en) | 1994-11-23 | 1995-11-22 | Driving apparatus for an active addressed display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10501632A JPH10501632A (ja) | 1998-02-10 |
| JP3082244B2 true JP3082244B2 (ja) | 2000-08-28 |
Family
ID=23348833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08517077A Expired - Fee Related JP3082244B2 (ja) | 1994-11-23 | 1995-11-22 | アクティブ・アドレス指定ディスプレイを駆動する方法および装置 |
Country Status (11)
| Country | Link |
|---|---|
| US (1) | US5563623A (ja) |
| EP (1) | EP0793841B1 (ja) |
| JP (1) | JP3082244B2 (ja) |
| KR (1) | KR100230717B1 (ja) |
| CN (1) | CN1097813C (ja) |
| AU (1) | AU4287696A (ja) |
| DE (1) | DE69533754T2 (ja) |
| ES (1) | ES2231794T3 (ja) |
| PT (1) | PT793841E (ja) |
| TW (1) | TW287268B (ja) |
| WO (1) | WO1996016394A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0786756B1 (en) * | 1996-01-23 | 2009-03-25 | Hewlett-Packard Company, A Delaware Corporation | Data transfer arbitration for display controller |
| US6496536B2 (en) * | 1999-03-25 | 2002-12-17 | Qualcomm, Incorporated | System and method for estimating power |
| JP2002057651A (ja) * | 2000-08-11 | 2002-02-22 | Advantest Corp | 多重信号の物理量表示装置、方法、記録媒体 |
| GB0206093D0 (en) * | 2002-03-15 | 2002-04-24 | Koninkl Philips Electronics Nv | Display driver and driving method |
| JP4794801B2 (ja) | 2002-10-03 | 2011-10-19 | ルネサスエレクトロニクス株式会社 | 携帯型電子機器の表示装置 |
| JP4328703B2 (ja) * | 2004-10-13 | 2009-09-09 | Ｎｅｃ液晶テクノロジー株式会社 | 表示装置、そのモード判定装置及びモード判定方法 |
| KR101228111B1 (ko) * | 2006-11-01 | 2013-02-01 | 삼성전자주식회사 | 움직임 보상을 위한 더블 레지스터 어레이 버퍼 |
| US8130232B2 (en) * | 2008-06-17 | 2012-03-06 | Nuvoton Technology Corporation | Drawing control method, drawing control apparatus, and drawing control system for embedded system |
| US10657873B2 (en) * | 2017-01-12 | 2020-05-19 | Synaptics Japan Gk | System and method for subpixel rendering and display driver |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3416610A1 (de) * | 1984-05-05 | 1985-11-07 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Pufferspeicher fuer eine eingangsleitung einer digitalen vermittlungsstelle |
| IL79822A (en) * | 1985-12-19 | 1990-03-19 | Gen Electric | Method of comprehensive distortion correction for a computer image generation system |
| US4811245A (en) * | 1985-12-19 | 1989-03-07 | General Electric Company | Method of edge smoothing for a computer image generation system |
| GB8630887D0 (en) * | 1986-12-24 | 1987-02-04 | Philips Electronic Associated | Encoding & displaying pictures |
| EP0280932B1 (en) * | 1987-03-04 | 1992-11-19 | Hitachi, Ltd. | Video system for displaying lower resolution video signals on higher resolution video monitors |
| DE3884442T2 (de) * | 1987-04-15 | 1994-02-17 | Sharp Kk | Flüssigkristallanzeigegerät. |
| CA1319767C (en) * | 1987-11-26 | 1993-06-29 | Canon Kabushiki Kaisha | Display apparatus |
| US5018076A (en) * | 1988-09-16 | 1991-05-21 | Chips And Technologies, Inc. | Method and circuitry for dual panel displays |
| US5236412A (en) * | 1989-07-21 | 1993-08-17 | Iomed, Inc. | Rehydratable product and method of preparation thereof |
| US5485173A (en) * | 1991-04-01 | 1996-01-16 | In Focus Systems, Inc. | LCD addressing system and method |
| JP3582082B2 (ja) * | 1992-07-07 | 2004-10-27 | セイコーエプソン株式会社 | マトリクス型表示装置，マトリクス型表示制御装置及びマトリクス型表示駆動装置 |
| US5481651A (en) * | 1993-04-26 | 1996-01-02 | Motorola, Inc. | Method and apparatus for minimizing mean calculation rate for an active addressed display |
-
1994
- 1994-11-23 US US08/344,052 patent/US5563623A/en not_active Expired - Lifetime
-
1995
- 1995-11-22 DE DE69533754T patent/DE69533754T2/de not_active Expired - Lifetime
- 1995-11-22 PT PT95941466T patent/PT793841E/pt unknown
- 1995-11-22 EP EP95941466A patent/EP0793841B1/en not_active Expired - Lifetime
- 1995-11-22 KR KR1019970703446A patent/KR100230717B1/ko not_active IP Right Cessation
- 1995-11-22 JP JP08517077A patent/JP3082244B2/ja not_active Expired - Fee Related
- 1995-11-22 WO PCT/US1995/015291 patent/WO1996016394A1/en active IP Right Grant
- 1995-11-22 CN CN95196394A patent/CN1097813C/zh not_active Expired - Fee Related
- 1995-11-22 ES ES95941466T patent/ES2231794T3/es not_active Expired - Lifetime
- 1995-11-22 AU AU42876/96A patent/AU4287696A/en not_active Abandoned
- 1995-11-29 TW TW084112716A patent/TW287268B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| WO1996016394A1 (en) | 1996-05-30 |
| DE69533754T2 (de) | 2005-10-27 |
| TW287268B (ja) | 1996-10-01 |
| ES2231794T3 (es) | 2005-05-16 |
| PT793841E (pt) | 2005-02-28 |
| KR980700630A (ko) | 1998-03-30 |
| KR100230717B1 (ko) | 1999-11-15 |
| EP0793841A4 (en) | 1998-04-29 |
| CN1164291A (zh) | 1997-11-05 |
| MX9703733A (es) | 1997-09-30 |
| EP0793841A1 (en) | 1997-09-10 |
| EP0793841B1 (en) | 2004-11-10 |
| CN1097813C (zh) | 2003-01-01 |
| US5563623A (en) | 1996-10-08 |
| AU4287696A (en) | 1996-06-17 |
| JPH10501632A (ja) | 1998-02-10 |
| DE69533754D1 (de) | 2004-12-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3769463B2 (ja) | 表示装置、表示装置を備えた画像再生装置及びその駆動方法 | |
| JP5095889B2 (ja) | 液晶表示装置とその駆動方法及び装置 | |
| US7312777B2 (en) | Liquid crystal display device and driving method thereof | |
| KR100313775B1 (ko) | 활성 어드레싱 디스플레이 시스템의 불연속성을 감소시키기위한 방법 및 장치 | |
| US5481651A (en) | Method and apparatus for minimizing mean calculation rate for an active addressed display | |
| JP2001343954A (ja) | 電気光学装置、画像処理回路、画像データ補正方法、および、電子機器 | |
| JP2003228347A (ja) | 表示装置およびその駆動方法 | |
| JP2003208142A (ja) | 液晶表示装置及びその駆動方法 | |
| WO2003098334A1 (en) | A liquid crystal display and a method for driving the same | |
| CN107657931B (zh) | 改善lcd显示器色偏的方法及lcd显示器 | |
| JP3082244B2 (ja) | アクティブ・アドレス指定ディスプレイを駆動する方法および装置 | |
| KR19990023297A (ko) | 액정 표시 장치 | |
| EP1101214A1 (en) | Flexible grayscale shading for super twisted nematic displays | |
| JP2003005696A (ja) | 表示データ処理回路及び液晶表示装置 | |
| US5598179A (en) | Method and apparatus for driving electronic displays | |
| KR20020010216A (ko) | 액정 표시 장치 및 그의 구동 방법 | |
| KR100362475B1 (ko) | 액정 표시 장치와 이의 구동 장치 및 방법 | |
| JP2001343955A (ja) | 電気光学装置、画像処理回路、画像データ補正方法、および、電子機器 | |
| JPH11338424A (ja) | 液晶コントローラおよびそれを用いた液晶表示装置 | |
| KR20010077568A (ko) | 액정 표시 장치 및 그의 구동 방법 | |
| CA2205890C (en) | Driving apparatus for an active addressed display | |
| WO1994023414A1 (en) | System for driving an electronic display | |
| MXPA97003733A (en) | Method and apparatus for exciting an act screen | |
| JPH10161610A (ja) | 液晶表示装置 | |
| JPH0689073A (ja) | アクティブマトリクス型液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080630 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090630 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100630 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 11 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110630 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120630 Year of fee payment: 12 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: R3D03 |
|
| LAPS | Cancellation because of no payment of annual fees |