CN1096882A - 用于驱动电子显示器的方法与装置 - Google Patents

Abstract

一种驱动具有由第一和第二组电极控制的主动 寻址显示器处理数据帧的方法和设备。该设备包括 由数字缓冲存储器和驱动信号发生器组成的第一和 第二处理器。在由第一处理器将代表象素值的第一 数据帧装入数字缓冲存储器的同时，第二处理器同时 为一个时隙计算第一电极的驱动信号。第一电极驱 动信号是作为对该时隙的第二电极驱动信号的函数 计算器和对于象素的所选择的象素值是集中地受一 个相应的第一电极控制的。

Description

一般来说，本发明涉及电子显示器，更为具体地讲，是涉及用于驱动高信息量、直接相乘、均方根值（rms）响应电子显示器的方法与装置。

直接相乘、rms响应电子显示器的一个例子是已知的液晶显示器（LCD）。在这种显示器中，在两个平行玻璃平板之间放置一种向例液晶材料，这些平板具有加到每个表面与液晶材料接触的电极。通常，这些电极是在一个平板上以垂直的一些行和在另一个平板上以水平的一些列来安排的，用来驱动一个行电极与一个列电极相重叠的一个图象单元（象素）。一种高信息量显示器，例如，在便携式折叠计算机中用做监视器的显示器要求大量的象素，去显示任意信息的图形。在目前的计算机中广泛地利用了具有480行和640列形成307200个象素矩阵的LCD，不久的将来则希望有具有数百万个象素矩阵的LCD。

在称为rms响应的显示器中，一个象素的光的状态基本上响应于施加在该象素上电平的平方，即施加在该象素相对各侧面的电极电压的差。LCD具有一个固有的时间常数，该时间常数的特点还在通过改变所施加到象素的电压光状态已被修改以后，象素的光状态要返回到一种平衡状态。近来技术的进步，已经生产出了具有接近用于许多视频显示器帧周期的常数（约为16.7ms）。这种短的时间常数使LCD能够快速响应并对于显示运动图象不出现可以察觉的显示图象模糊是特别有优点的。

当显示时间常数接近帧周期时，常规直接相乘寻址的方法对于LCD会遇到一个问题。这个问题是由于常规的直接相乘寻址方法每帧使每个象素经受一个短持续期“选择”脉冲而引起的。选择脉冲的电压电平通常高于整个帧周期平均rms电平的1-13倍。在LCD中象素光状态具有的短时间常数导致在各选择脉冲之间向着平衡状态返回，从而产生较低的图象对比度，因为人的眼睛在一个感觉的中等水平上累计各瞬间的合成的亮度。另外，高电平的选择脉冲在某些类型的LCD中能够引起对准的不稳定性。

为了克服上述的一些问题，已经开发出了一种主动寻址（activeaddressing）的方法。该主动寻址方法利用由具有相应于帧周期的公共周期T的周期性脉冲串组成的信号连续地驱动列电极。该列信号是与将要显示的图象无关的、和最好是正交的和标准的，即标准化的。术语正交表示，若施加到各列中的一行的信号幅度被施加到各列中的另外一行的信号幅度相乘，则在整个幅周期中这个乘积的累积为零。术语标准化表示在整个帧周期T中累积的行信号具有相同的rms电压。

在每个帧周期期间，对于列电极的多个信号是由各列中的每一列的象素收集的状态来计算的和产生的。在帧周期期间任何时间t的列电压是与由该列中视为各个象素的和，乘以通过在时间t上的那个象素的行信号的值所代表的该象素的光状态（-1代表全“接通”、+1代表全“关断”、和-1和+1之间的各值按比例地代表相应的各种灰度），和加上由该和获得的各个积成比例。如果正交行信号仅在两个行电压电平之间（+1和-1）转换，上述和可以以具有第一行电压电平的相应的各行的象素位之和减去具有第二行电压电平的各行的象素之和。

如果在如上所述的主动寻址方式中进行驱动的话，则可以用数学方式表示为施加到每个显示象素的在整个帧周期平均的一个rms电压。主动寻址的优点是它对所显示的图象复原高的对比度，由于在帧周期期间取代施加的单个高电平的选择脉冲到每个象素，主动寻址在整帧周期期间施加分散的多个十分低电平（2-5倍的rms电压）选择脉冲。此外，这种十分低电平的选择脉冲实质上减少了对准不稳定性的概率。

与主动寻址有关的问题还显然要求在每秒进行大量的计算。例如，一种具有480列和640行的灰度显示器，和每秒60帧的帧速率，则要求每秒100亿次计算。当然，利用目前的技术在该速率实现计算是可能，但是乞今为止，从减小功耗来讲，用于主动寻址显示的计算机内所建议的结构是最有利的。功率消耗问题在便携式应用中是特别重要的，诸如电池供电折叠式计算机（laptop    computer），在这种计算机中电池寿命是一个主要的设计考虑。

因此，人们所需要的是一种用于以减小计算机器要求的功耗的方式驱动主动寻址显示器的方法与装置。

本发明的一个方面是在一个用于驱动主动寻址显示器的连续处理所发送的数据帧的处理系统的方法。该显示器包括由多个第一和第二电极控制的多个象素，和该处理系统包括第一和第二处理器，该第一和第二处理器包括一个数字缓冲存储器和一个驱动信号发生器。该方法包括步骤（a）由第一处理器将表示多个象素值的第一数据帧装入数字缓冲存储器，和步骤（b）由第二处理器利用步骤（a）为预定数目的时隙中的一个时隙、为多个第一电极中的一个电极连续计算多个第一电极驱动信号的一信号。该多个第一电极驱动信号中的一个信号是作为该时隙的多个预定的第二电极驱动信号和为由多个第一电极之一集中控制的各象素选择的多个象素值的函数进行计算的。该选择的多个象素值是来自于在先前的传送期间装入的第二数据帧。

本发明的另一个方面是用于驱动主动寻址显示器的用来连续处理传送的数据帧的处理系统。该显示器包括由多个第一和第二电极控制的多个象素。该处理系统包括一个第一处理器，该处理器由用于装入和存储代表第一多个象素值的第一数据帧的第一数字缓冲存储器所组成。该处理系统还包括与第一处理器相连接用来与之共同操作的第二处理器。该第二处理器由用于装入和存储代表第二多个象素值的第二数据帧的第二数字缓冲存储器所组成。该第一和第二处理器还包括一个驱动信号发生器，该发生器包括一个连接到第一和第二数字缓冲存储器的计算机器，用于为多个第一电极中的一个电极计算含在数据帧中的多个第一电极驱动信号中的一个信号。驱动信号是对于预定数目时隙中的一个时隙进行的。多个第一电极驱动信号中的一个信号是作为对于该时隙的多个预的第二电极驱动信号和对于由多个第一电极中的一个电极集中控制的各象素的选择的多个象素值的函数来计算的。

本发明的另一个方面是一种电子装置，该装置包括用于产生包含有连续传送的数据帧的信息的电子电路，和一个连到该电子电路用于支撑和保护该电子电路的一个外壳。电子装置还包括连到电子电路用于显示其中的信息的一个主动寻址显示器，和该主动寻址显示器包括由多个第一和第二电极控制的象素。电子装置还包括连接到电子电路的一个处理系统，用来处理驱动主动寻址显示器的信息。处理系统包括一个第一处理器，该处理器包括用于装入和存储代表第一多个象素值的第一数据帧的第一数字缓冲存储器，和与第一处理器相连接用来与之协调操作的第二处理器。第二处理器包括一个用于装入和存储代表第二多个象素值的第二数据帧的第二数字缓冲存储器。第一和第二处理器还包括一个驱动信号发生器，该发生器包括连到第一和第二数字缓冲存储器为多个第一电极的一个电极从数据帧中计算出在其中的多个第一电极驱动信号的一个信号。各驱动信号是对于预定数目的时隙的一个时隙进行计算的。多个第一电极驱动信号中的一个信号被计算，而作为对于该时隙多个预定第二电极驱动信号和选择的由多个第一电极的一个电极集中控制的各象素多个象素值的函数。

图1是常规的液晶显示器的部分前正视图。

图2是常规的液晶显示器的部分按图1沿线2-2的正视剖面图。

图3是按照本发明的优选实施例的沃尔什（Walsh）函数的8×8矩阵。

图4是描述按照本发明优选实施例对应于图3沃尔什函数的驱动信号。

图5是按照本发明优选实施例的一种显示系统的电气方框图。

图6是按照本发明优选实施例的一种处理系统的电气方框图。

图7是按照本发明优选实施例的处理系统的rms校正因子计算器的电气方框图。

图8是按照本发明优选实施例的处理系统的一种计算器的电气方框图。

图9是按照本发明实施例的处理系统的一种控制器的电气方框图。

图10是按照本发明优选实施例的一种个人计算机的电气方框图。

图11是按照本发明优选实施例的个人计算机的前正视图。

图12是描述按照本发明优选实施例的显示系统的操作的流程图。

图13是描述按照本发明优选实施例的rms校正因子计算器操作的流程图。

图14是描述按照本发明优选实施例的计算机器操作的流程图。

参照图1和图2，“一种常规的液晶显示器（LCD）100的部分前正视图与剖视图描述了在其间的空间中填充了一层液晶材料202的第一和第二透明基片102、206。周边的密封层204防止液晶材料从LCD100中掉出来。LCD100还包括许多透明的电极，这些电极包括位于第二透明基片206上的行电极106，和位于第一透明基片102上的列电极104。在列电极104重叠行电极106的每个点上，诸如重叠区108，施加到重叠电极104、106上的电压能够控制它们之间的液晶材料202的光状态，因此形成一种可控的图象单元（象素）。虽然LDC可以是按照本发明优选实施例的优选显示元件，但是十分明显，同样可以利用其他类型的显示元件，类似于LCD的rms响应，所提供那些类型的显示元件呈现响应于施加到每个象素的电压平方的光学特性。

参照图3和图4，其中表示出了按照本发明优选实施例的一个8×8（3阶）沃尔什矩阵300和相应的沃尔什波形400。沃尔什函数是正交的和因此适于利用在主动寻址显示系统，正如在本发明说明书上文的背景技术中所描述的。当在这样一种显示系统使用时，由沃尔什波形400表示的电平的电压唯一地加到LCD100的多个电极的一个选择的电极上。例如，沃尔什波形404、406和408可以分别加到第一（最上面）、第二和第三行电极106上，以及以此类推。在这种方式中每个沃尔什波形400，可以唯一地加到各行电极106的一个相应的电极上。在LCD应用情况下最好不利用沃尔什波形402，因为沃尔什波形402将会偏置不希望有直流电压的LCD。

人们会感兴趣地注意到在每个时隙t期间沃尔什波形400的值是恒定不变的。对于八个沃尔什波形400的时隙t的持续期是从开始410到结束412的一个完整的沃尔什波形400的周期的八分之一。在利用沃尔什波形用于显示器的主动寻址时，沃尔什波形400的一个完整周期的持续设置为等于帧持续期，即接收用于控制显示器100的全部象素108的一组完整收据的时间。

八个沃尔什波形400能够唯一地驱动多达八个的行电极106（即使未利用沃尔什波形402）。十分清楚，实际的显示器具有非常多的行。例如，具有480行和列的显示器广泛地用于当前的折叠计算机（Laptop Computer）中。因为沃尔什函数矩阵在由2的幂确定的完全的数集是有效的，和因为正交性的要求不允许由每个沃尔什波形去驱动多于一个的电极，512×512（2⁹×2⁹）沃尔什函数矩阵将需要驱动一个具有480行电极106的显示器。对于这种情况时隙t的持续期是帧持续期的1/512。480个沃尔什波将用于驱动480个行电极106，而多余的32个未被利用，最好是包括具有直流偏置的第一沃尔什波形402。

参照图5，按照本发明优选实施例的显示系统500的电气方框图包括连接到数据输入线508的多个处理系统510，该输入线最好是8比特宽，用于接收将要显示的数据帧。为了减少对每个数据处理系统的510的计算要求，LCD100已经被分割为五个区域511，每个区域由一个处理系统510服务，和每个区域含有160个列电极104和240个行电极106。

处理系统510通过行输出线512，最好是八比特宽的输出线，连接到视频数模变换器（DAC）502，诸如由索尼公司（sonycorporation）制造的型号为C×D1178Q    DAC，用于将处理系统510的数字输出信号变换为相应的模拟的列驱动信号。DAC    502被连接到诸如由Seiko    Epson公司制造的型号为SED    1779    DOA    驱动器的模拟型的列驱动元件504，用于利用模拟列驱动信号来驱动LCD100的列电极104。两个处理系统510还可以通过列输出线514连接诸如由SeikoEpson公司制造的SED    1704型驱动器的行驱动元件506，用于以预定的沃尔什波形集驱动LCD100较高和较低部分的行电极106。十分明显，对于DAC502、列驱动元件504、和行驱动元件506，同样可以利用其他类似的元件。

行和列驱动元件506、504接收和存信者的时隙t期间（图4）指定送给行和列电极106、104的每一个电极的一批驱动电平信息。而后，行和列驱动元件504、506基本上是同时按照所接收的驱动电平信息，为每个行和列电极106、104施加和保持驱动电平直至下一批，例如直至相应于下一个时隙t由行和列驱动元件506、504接收的一批。在这种方式中，所有的行和列电极106、104的驱动信号的变换基本上是彼此同步地发生的。

参照图6，按照本发明的优选实施例的显示系统的一种处理系统的电气方框图包括数据输入线508连接到第一和第二为控制逻辑元件602、604。该第一和第二为控制元件602、604包括一个常规的串-显变换器、一个常规的计数器、和一个常规的随机存取存储器（RAM）控制逻辑。第一和第二为控制逻辑元件602、604的功能是接收包括来自数据输入线508的象素状态的数据，并变换接收的数据为各个数据字节，和通过并行总线630发送这些字节到第一和第二缓冲RAM606、608，以便进行存储。在第一和第二缓冲RAM606、608中的数据字节是由第一和第二为控制逻辑元件602、604组织成数据块的，每个数据块基本上对应于由单一列电极104控制的象素108和落入由处理系统510服务的区域511之中。

控制器622通过控制总线624连接到第一和第二为控制逻辑元件602、604以及连接到第一和第二缓冲存储器RAM606、608，以便控制它们的操作。控制器622还通过控制总线624、通过虚拟值线636，和通过第一时隙线637连接到第一和第二计算机器610、612，以便控制它们的操作。控制器622还通过控制总线624连接到第一和第二行驱动移位寄存器614、616，也用于控制它们的操作。控制器622还通过控制总线624连接到rms校正因子计算器632，用于控制rms校正因子计算器632和用于接收和存储由rms校正因子计算器计算的并由rms校正因子发送来的校正因子。rms校正因子计算器632还连接到数据输入线508，用于监视各数据帧和数据帧中的计算的校正因子，正如下文中涉及图7予以说明的那样。帧内步线638和时钟线642也连接到控制器622，对控制器622提供同步。

控制器622与第一和第二写控制逻辑元件602、604协同操作，以使第一和第二写控制逻辑元件602、604交替处理从数据输入线508接收的各数据帧。就是说，第一为控制逻辑单元602接收一个数据帧和传送该数据帧到第一缓冲RAM606。而后第二写控制逻辑单元604接收下一个数据帧和传送该数据帧到第二缓冲RAM608。而后第一写控制逻辑单元602再接收下一个数据帧和传送该数据帧到第一缓冲RAM606，和以此类推，交替地接收和发送数据帧。

第一和第二缓冲RAM606和608通过并行数据总线634连接到第一和第二计算机器610、612，以便计算用于每个沃尔什波形时隙t的为驱动各列电极104的值。并行数据总线634对于同时传送由一个单独列电极104控制的和溶入由处理系统510服务分配的区域511的基本上全部的象素108的象素值是足够宽的。例如，在处理器510服务的240行和具有8比特象素值的情况下，第一和第二并行数据总线634每条必须具有1920个并行通路。第一和第二计算机器610、612的结构和操作在下文中予以更为详细的描述。

第一和第二计算机器610、612还通过并行转移总线636连接到第一和第二行驱动移位寄存器614、616，用于将沃尔什函数值转移到第一和第二计算机器610、612。并行转移总线636对于所转移的由处理系统510服务的每一行的一比特沃尔什函数值必须是足够宽的。例如，在处理器510服务的240行中，并行转移总线636必须具有240条并行通路。十分清楚，在最好是沃尔什函数的同时，其他正交函数同样也可以用于第一和第二计算机器610、612执行计算。

第一和第二行驱动移位寄存器614、616的功能是从控制器622接收对于每个时隙t相应于由处理器510服务的各行的沃尔什函数值，具有接收到的对于时隙t的各沃尔什函数值，则第一和第二行驱动移位寄存器614、616在该时隙转移该所接收到的沃尔什函数值到第一和第二计算机器610、612，用于计算该时隙的列驱动信号，正如在下文予以描述的那样。第一和第二行驱动移位寄存器614、616还以对于每个时隙t由处理器510服务的相对应的各行的沃尔什值驱动列输出线514。

控制器622与第一和第二计算机器610、612以及第一和第二行驱动移位寄存器614、616协同操作，以便使第一和第二计算机器610、612以及第一和第二行驱动移位寄存器614、616交换地处理从第一和第二缓冲RAM606、608读出的各数据帧。就是说，第一计算机器610和第一行驱动移位寄存器614处理一个数据帧和按照该数据帧计算出的值驱动列输出线512和行输出线514。而后第二计算器612和第二行驱动移位寄存器616处理下一个数据帧和按照该下一个数据帧计算的值驱动列输出线512和行输出线514。然后第一计算机器610和第一行驱动移位寄存器614处理下一个数据帧和按照该数据帧计算的值驱动列输线512和行输出线514，和依此类推，交替地处理各数据值。

在处理系统510之中进行交替处理的原因是使当第一缓冲RAM606接收到一个新的数据帧时，第二缓冲RAM608可以传送前次接收到的数据帧到第二计算机器612，以使输出，和反之亦然。十分清楚，因为第一和第二计算机器610、612和第一和第二行驱动移位寄存器614、616每个仅在交替的数据帧期间是有效的，第一和第二计算机器610、612中的一个以及第一和第二行驱动移位寄存器614、616中的一个可以被排除。当然这将要求附加控制和数据的路由电路，允许单个的计算机器从第一和第二两个RAM606、608交替地接收数据。为简单的原因，第一和第二为控制逻辑单元602、604可以组合到一个单个的写控制逻辑单元。然而，出于集成电路的制造的原因，理想的结构是如图6所示的全双份的结构。

参照图7，按照本发明的优选实施例的rms校正因子计算器632的电气方框图包括数据输入线508，用于接收输入和控制信号，和控制总线624，用于控制rms校正因子计算器。对于显示器，利用+1代表一个象素的完全“关断”和-1代表一个象素的完全“接通”，和利用具有仅为+1和-1的值的沃尔什函数，该显示器的每一列的校正因子为：

$\frac{1}{\sqrt{N}}\sqrt{N-\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{I}_i^2}\left(1\right)$

其中N是有效的行的数目，和Ii是该列的第ⅰ行的象素值。

对于具有0～255范围的八比特象素值进行调整和假设具有240有效行，方程（1）变为

$\frac{1}{240}\sqrt{240-\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{\left(\frac{I_i-127.5}{127.5}\right)}^2},\left(2\right)$

可简化为：

$\frac{1}{127.5\sqrt{240}}\sqrt{225\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i-\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i^2}\left(3\right)$

该公式进一步简化为：

$\frac{\sqrt{255\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i-\underset{i=1}{\overset{240}{\mathrm{\Σ}}}{I}_i^2}}{1975}\left(4\right)$

该公式是为每一列由通过数据输入端508得到的数据进行计算这一校正因子的rms校正因子计算器632的函数。

rms校正因子计算器632还包括一个与数据输入线508相连接的第一累加器710，用来相加接收的各象素值。第一累加器710的输出端连接到第一减法器712的两个输入端，其中被减输入数据是该被减输入数据乘以256向左移位的第一个八比特，因此产生一个255∑Ⅰ的输出值。

数据输入线508还连接到一个第一查表单元704的输入端，用于确定该象素的平方。第一查表单元704的输出端还连接到第二累加器706，用于相加各个象素的平方。第二累加器706的输输出端，连接到第二减法器708的减数输入端，第一减法器712的输出端连接到该减法器的被减数输入端，以获得差255∑Ⅰ-∑Ⅰ²。第二减法器708的输出端连接到一个第二查表单元714，用于确定方根值：

$\mathrm{\pm K}\sqrt{{\mathrm{255\sum I-\sum I}}^2}$

第二查表单元714的输出端连接到一个乘法器单元716的输入端。乘法器716另外的输入端被预编程为常量K。K值是由方程（4）得到的1975除法因子，同样可以是LCD100要求的其他驱动电平校正值。乘法单元716的输出端通过控制总线624连接到控制器622，用于存储所计算的校正因子。十分明显，一个运算逻辑单元或者一个微计算机可以代替一部分或全部的第一和第二查表单元704、714以及乘法器716。还将十分清楚，一台微计算机还可以取代rms校正因子计算器632的全部单元。

参照图8，按照本发明的优选实施例的处理系统510计算机器610、612之一的电气方框图包括多个8比特的异或（XOR）单元802、804、806。XOR单元802、804、806连接到并行数据总线634，用于在控制器622的控制之下从缓冲RAM606、608之一中接收各象素数据。XOR单元802、804、806还连接到并行转移总线836，用于还在控制器622的控制之下从行驱动移位寄存器614、616之一接收象素值。XOR单元802、804、806的功能是每当相应的行值是逻辑1时互补各象素值的二进制比特，和每当相当的行值是逻辑0时无变化地发送该象素值。1值必须被相加到每个互补的象素值上（正如在下文要予以说明的那样）以便从由计算机器610、612中正被累加的和中正确地减去该象素值。

XOR单元802、804、806的输出端连接到加法器单元808、810、812，这些加法器单元互相连接，用于产生未由XOR单元802、804、806互补的各象素值的和，和用于以已经互补的各象素值的和中进行相减。第一加法器单元808的输入端连接到由单元816、818、820组成的一个校正因子调整系统的输出端822，用于按照对于正被计算的列相应的虚拟行单元的，该时隙的沃尔什函数值来调整校正因子的符号，和用于向每个互补的象素值加上一个必需值1。最后一个加法器单元812的输出端连接到一个并行驱动器814，最好是8比特宽度，以便驱动行输出线512。

校正因子调整系统包括一个通过控制总线624连接到控制622的XOR单元816，用于接收作为由控制器622的预先存储的对于该行的校正因子，和用于通过虚拟值线636接收对于相应于正在计算的列的虚拟行单元的沃尔什函数的虚拟行值。XOR单元816的输出端连接到加法器单元818的一个输入端。加法器单元818的另一输入端连接到虚拟值线636。XOR单元816与加法器单元818如此连接的作用是每当虚拟行值为逻辑1时产生的校正因子的符号为负，和每当虚拟行值为逻辑0时为正。加法器818的输出端连接到加法器820的一个输入端。加法器820的另一输入端除了第一时隙以外对于全部时隙却编程为一个120的常数值，而该第一时隙加法器820被编程为一个240的值。这是由控制器622每当通过来自第一时隙线637启动×2单元824使120的预编程值向左移位一比特来实现的。

对于相加该各常数值的原因是实现对每个互补象素值加1的要求。对于240有效行的预定沃尔什因子除第一时隙外在每个时隙中具有精确的120个逻辑1，而该第一时隙具有240个逻辑1。这意味着除第一时隙以外对于每个时隙都将是由计算机器610、612的XOR单元802、804、806互补的120个象素值。对于第一时隙来说，全部240个象素值都是被互补的。如上文所示，一个1值必须加到每个互补的象素值，以便校正从和中减去各象素值。加法器820和×2单元824实现这一目的。

参照图9，按照本发明的优选实施例的处理系统510的控制器622的电气方框图包括一个连接到一个含有系统操作软件的只读存储器（ROM）902的微处理器901。该ROM902还含有预定的沃尔什函数值904，例如，用于240个有效行电极106的每一个电极加上一个虚拟行的256个时隙的值。该ROM902还利用指示数据帧位置，即显示器的位置的一个分配的帧位置值912予以预编程，该处理系统510包括的控制器622被指定进行处理。微处理器901还连接到一个随机取存存储器（RAM）906，该存储器包括一个用于存储交替操作处理系统510的各功能单元的各功能单元的功能交替符908的存储区，正如上文所描述的那样。RAM906还包括用于存储通过控制总线624从rms校正因子计算器632接收的160个列校正因子。

微处理器901还连接到帧同步线638和时钟线642，用于从一个数据帧的源，例如一台个人计算机的处理器分别接收帧同步和时钟信号。微处理器901通过控制总线624、虚拟值线636、和第一时隙线637连接到处理系统，以便控制处理系统510。

参照图10，按照本发明的优选实施例的个人计算机1000的电气方框图包括通过数据输入线508连接到微计算机1002用于从微计算机1002接收各个数据帧的显示系统500。显示系统500还通过帧同步线638和时钟线642连接到微计算机1002，用来从微计算机1002接收帧同步和时钟。微计算机1002连接到键盘1004，用于接收来自用户的输入。

参照图11，按照本发明的优选实施例的个人计算机1000的前正视图描述了一个由机壳1102支撑和保护的显示系统500。其中还描述了键盘1004。个人计算机，诸如个人计算机1000，通常是以便携式的电池供电的单元构成的。显示系统500特别的优点是在于这种电池供电单元，因为对于主动寻址显示器而言与常规处理系统相比较显示系统500的处理系统510减小了计算速率，从而大大地减少了电源消耗，因此延长了电池寿命。

为了讨论显示系统500的操作的目的，必须定义某些术语。如用于下文的术语“第一处理器”是指多个处理系统510中的第一部分。该第一部分集中地包括多个处理系统的第一写控制逻辑单元602、第一缓冲RAM606、第一计算机器610、和第一行驱动移位寄存器614。如用下文的术语“第二处理器”是指多个处理系统510的第二部分。该第二部分集中地包括多个处理系统的第二写控制逻辑单元604、第二缓冲RAM608、第二计算机器612、和第二行驱动移动寄存器616。rms校正因子计算器632和控制器622对于第一和第二处理器两者集中地是公共的。

系统的操作是这样的，当接收到帧同步时，多个处理系统510的每个控制器622从所分配的帧的部分值912中确定哪部分数据帧是分配给包含有该控制器622的该处理系统来进行处理的。而后控制器622通过相应的处理系统510延迟处理的开始，直至该数据帧到达所分配的位置。控制器622还访问功能交替符908，在第一和第二处理器之间控制各处理功能的交替。

参照图12，描述按照本发明的优选实施例的显示系统500操作的流程图开始了利用第一和第二处理器的控制器622等待帧同步1202的操作。当帧同步到达时，第一处理器加载当前的数据帧的同步1204，rms校正因子计算器632为分配给相应于每个rms校正因子计算器632的各自的处理系统510的数据帧的那部分计算行校正因子。随之由控制器622在用于存储行校正因子910的存储单元中在RAM906中存储计算出来的行校正因子。

与此同时，第二处理器在第二计算机器612中利用由控制器622加到第二行驱动移位寄存器616中的沃尔什函数值同时地从前一次存储在第二缓冲RAM608中的一个数据帧计算行信号1206。而后该第二处理器分别利用所计算的列信号和各沃尔什函数值驱动列输出线512和行输出线514。控制器622协同处理系统510在相应于其各自的数据帧的位置的各精确的时间上计算和驱动列与行输出线512、514。

接下来，第一和第二处理器再次等待帧同步1208。当帧同步到达时，第一处理器在第一计算机器610中利用控制器622加到第一行驱动移位寄存器614的沃尔什函数值从前一次存储在第一缓冲RAM606中的数据帧计算行信号1210。第一处理器而后分别利用计算的列信号和沃尔什函数值驱动列输出线512和行输出线514。控制器622与处理系统510协同操作在相应其各自的数据帧的位置的精确的时间上，计算和驱动列和行输出线512、514。

与此同时，第二处理器同时地装入1212当前的数据帧的同时，rms校正因子计算器632为分配给相应于每个rms校正因子计算器632的各自的处理系统510的数据帧部分计算列校正因子。随之由控制器622在RAM906的用于存储列校正因子910的单元中存储计算的列校正因子。此后，该流程返回步骤1202，和重复这种处理。

由于在处理系统510进行处理数据帧之前将全数据帧交替地装入第一和第二缓冲RAM606、608，所以显示系统500有优越性地允许以并行方式进行处理数据，从而与常规的主动寻址显示系统相比较显著地降低计算速率，例如降低为240这样一个因子。通过如上文所述进一步将LCD100分为八个区域以便进行处理，处理的加载通过一个为八的附加因子而被降低。因此，该处理系统510能够工作在约为2和1.5MHz的时钟速率。计算速率的降低显著地降低了显示系统500的功耗，因此能够明显地改善包括有显示系统500的便携式电子设备的电池寿命。

参照图13，描述按照本发明的优选实施例的rms校正因子计算器632的操作的流程图是从控制器622在帧同步以后等待1302分配给它的时间开始的，以便使其分配的开始处理时间对应于LCD100分配给该控制器622的区域511。当开始处理时间到时，由控制器622将第一和第二累加器单元710、706初始化1304到零。接下来，第一查表单元704平方1310该象素值，和而后该被平方的象素值相加到1314第二累加器单元706得到∑Ⅰ²。同时，该象素值被相加到1312第一累加器710得到∑Ⅰ。如果，在1316步，用于该行的所有有效行进行计算的象素有效值未被接收到，则流程返回到1306步，接收下一个象素。

另一方面，如果在1316步，用该列的所有有效行进行计算的象素值已被接收到，则如在上文讨论图7时所描述的那样，∑Ⅰ被255相乘1318。接下来，从在步1318中获得的值中减去∑Ⅰ²，该减运算是由第二减法单元708进行的。然后，由第二查表单元确定1322在1320步获得的值的平方根。在1322步确定的值而后在乘法器单元716中由常数k相乘（1323）。接下来，该列的列校正因子值

$\mathrm{(K}\sqrt{{\mathrm{255\sum I-\sum I}}^2})$

通过控制总线624从rms校正因子计算器632传送到控制器622，在此以后，控制器622将该值存储在（1324）RAM906的用于存储对应于所计算的列的列校正因子910的存储单元中。

在1326步，如果控制器622确定的该所计算的列不是分配给处理系统510的最后一列，则控制器622使rms校正因子计算器632返回，在1304步开始处理数据的下一列。在另一方面，如果控制器622确定该所计算的列是分配给处理系统510的最后一列，则控制器622使rms校正因子计算器632返回，在1302步等待下一个开始处理时间到来。

参照图14，描述按照本发明的优选实施例的计算器610、612的操作流程图是从控制器622在帧同步以后等待（1402）为对应于分配给控制器622的LCD100的区域511的指定其开始处理的时间。当该开始处理时间到达时，控制器622选择（1404）下一个时隙，用于以分配给控制器622每一行的该时隙的沃尔什函数值，加上该虚拟行，例如对于该时隙的241个沃尔什函数值，来处理和初始化行驱动移位寄存器614、616。

然后控制器622选择（1406）下一列和从RAM906中检索，并且而后将为该所选择的列前次所计算的校正因子值传送到计算机器610、612。接下来，控制器622控制缓冲RAM606、608以并行方式将对应于所选择的各行的各象素值转移（1408）到计算机器610、612。同时，计算机器610、612从行驱动移位寄存器614、616接收（1410）分配给控制器622的每一行的该时隙的沃尔什函数值。计算机器610、612按照虚拟行驱动信号为所选择的列和所选择的时隙调整（1412）该校正因子值，这种调整是按照上文参照图8所描述的方式进行的。

接下来，计算机器610、612通过将经调整的校正因子值与对应于具有列驱动信号为1的各有效行的所选择的列的各象素值彼此相加，和从这个和中减去对应于具有行驱动信号为0的各有效行的列的各象素值来得到的。然后，计算机器610、612和行驱动移位寄存器614、616在该时隙期间分别利用（经计算的）列和（预定的）行驱动信号驱动（1416）列和行输出线512、514。

应当注意到，1406、1408、1410、1412和1414步最好是基本上同时执行和以并行方式实现最佳的计算速度是重要的。另外，正如上文参照图5所描述的那样，在本发明的优选实施例中仅仅两个处理系统510被用于驱动到驱动单元506。十分清楚，甚至于一个单元的处理系统510对于驱动行驱动单元506也是足够的，因为行驱动信号对于LCD100的上下的一半的每组240行的行驱动信号是预定的和彼此相同的。

在步（1418）中，控制器622检查是否针对所选择的时隙是否最后一列已被处理过。如果不是，则流程返回到步（1406），选择和处理下一列。另一方面，如果在步（1418）对于所选择的时隙最后一列已被处理过，则控制器622检查（1422）对于该数据帧的最后一个时隙是否已被处理过。如果否，则流程返回到步（1404），在该步控制器622选择下一个时隙以便进行处理。另一方面，如果在步（1422）对于该数据帧的最后的时隙已被处理过，则流程返回到步（1402），在该步控制器622将等待处理下一个数据帧。

本发明的该优选实施例的前面的讨论与分析应用于由八比特数据代表的象素数据。十分明显，本发明能够调整到由更小一些或更大一些比特，例如，十六比特或四比特象素代表的累加的象素值。

因此，本发明的优选实施例提供了一种用于驱动主动寻址显示器的方法和设备，该方法和设备是以有优越性地减小所要求的计算机器的功耗的方式实现的。通过代替每次计算一个象素，而执行以并行的方式同时计算一列的所有象素，本发明的优选实施例显著地减小了所要的计算速度，和从而显著地降低了执行计算所要求的功率。与对于主动寻址显示器的常规驱动相比较，降低功率在便携的电池供电的应用，诸如在折叠计算机（laptop    Computer）的应用中是一个特别重要的优点，在那，长的电池寿命是最希望的特性。

Claims (9)

1、一种用于驱动主动寻址显示器(100)而连续处理所传送代表各象素值的数据帧的处理系统(510)，该显示器包括受多个第一和第二电极(104、106)控制的象素(108)，该处理系统包括：

第一处理器，包括第一数字缓冲存储器(606)，用于装入和存储来自连续发送的数据帧的一个数帧的象素值；和

与第一处理器相连接与其协同操作的第二处理器，该第二处理器包括第二数字缓冲存储器(608)，用于装入和存储来自连续发送的数据帧的下一个数据帧的象素值；

其中第一和第二处理器还包括驱动信号发生器，该发生器包括连续到第一和第二数据缓冲存储器(606、608)的计算机器(610、612)，用于在预定数目时隙中的一个时隙期间，从含在存储器中的象素值中为施加到多个第一电极(104)之一个电极计算一个驱动信号；

其中预定数目是与多个第二电极(106)的电极数目有关的；和

其中驱动信号是作为在与所选择的象素值相结合的时隙期间施加到多个第二电极(106)多个预定驱动信号的函数进行计算的，该所选择的象素值对应于由多个第一电极(104)之一个电极集中控制的各象素(108)。

2、一种电子设备（1000），包括：

用于产生包括连续发送代表各象素值的数据帧的信息的电子电路（1002、1004）;

与电子电路（1002、1004）相连，用于支撑和保护电子电路（1002、1004）的一个外壳;

与电子电路（1002、1004）相连接的主动寻址显示器（100），用于显示电子电路的信息，其中主动寻址显示器（100）包括受多个第一和第二电极（104、106）控制的象素（108）;和

连接到电子电路（1002、1004）的处理系统（510），用于处理驱动主动寻址显示器（100）的信息，其中处理系统（510）包括：

第一处理器，包括第一数字缓冲存储器（606），该存储器用于装入和存储连续发送的数据帧的一个数据帧的各象素值;和

连接到第一处理器并与之协调操作的第二处理器，该第二处理器包括第二数字缓冲存储器（608），用于装入和存储连续传送的数据帧中的下一个数据帧的各象素;

其中第一和第二处理器还包括一个驱动信号发生器，该发生器包括与第一和第二数字缓冲存储器（606、608）相连接的计算机器（610、612），用于在预定数目时隙的一个时隙期间为施加到多个第一电极（104）中的一个电极计算含在驱动信号中的各个象素值;

其中该预定数目是与多个第二电极（106）的电极数目有关的;和

其中驱动信号是作为在与所选择的象素值相组合的时隙期间施加到多个第二电极（106）的多个预定驱动信号的函数计算的，该所选择的象素值对应于由多个第一电极（104）中的一个电极集中控制的象素（108）。

3、权利要求1的处理系统（510）或权利要求2的电子设备（1000）还包括连接到第一和第二处理器的控制器（622），用于控制和与之协同操作。

4、权利要求1的处理系统（510）或权利要求2的电子设备（1000）还包括一个驱动单元（614、616），用于在该时隙期间利用所计算的驱动信号驱动多个第一电极（104）中的一个电极，和同时用于利用预定的驱动信号驱动第二电极（106）。

5、权利要求4的处理系统（510）或电子设备（1000），其中第一和第二处理器还包括连接到计算机器（610、612）的电极选择器单元，用于在该时隙期间为施加到多个第一电极（104）的多个附加电极计算附加的驱动信号，直至在已经被计算和被驱动的时隙期间各驱动信号基本上可施加到全部多个第一电极（104）上。

6、权利要求5的处理系统（510）或电子设备（1000），其中第一和第二处理器还包括一个连接到电极选择器单元（624）的时隙中继器单元（904），用于为预定数目的时隙的各附加时隙计算附加的驱动信号，直至在基本上所有的已经被计算和被用于驱动相应的多个第一电极（104）的各个电极的预定数目的时隙期间各驱动信号可能基本上施加到全部多个第一电极（104）。

7、权利要求6的处理系统（510）或电子设备（1000）还包括一个处理器交替符单元（908），用于控制第一和第二处理器对每一个连续的数据帧执行交替操作，第一处理器装入和存储一个数据帧的同时，第二处理器转移和处理在驱动信号发生器（610、612）中前次存储的数据帧，计算相应的多个驱动信号，和此后第二处理器装入和存储下一个数据帧的同时，第一处理器转移和处理在驱动信号发生器中前次存储的数据帧，计算下一个相应的多个驱动信号。

8、权利要求1的处理系统（510）或权利要求2的电子设备（1000），其中第一和第二处理器还包括：

连接到计算器（610、612）和连接到第一和第二数字缓冲存储器（606、608）的并行转移单元（634），用于以第一和第二数字缓冲存储器（606、608）中将各象素值转移和基本上同时并行选择到计算机器（610、612）;和

连接到计算机器（610、612）的并行处理单元（802、804、806），用于以并行方式处理所选择的各象素值，计算驱动信号。

9、权利要求8的处理系统（510）或电子设备（1000）还包括rms校正因子计算器（632），用于以所选择的多个象素值的函数计算校正因子，其中rms校正因子计算成：

$\±\frac{2}{(2^p-1)\sqrt{N}}\sqrt{(2^p-1)\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{I}_i-\underset{i=1}{\overset{N}{\mathrm{\Σ}}}{I}_i^2,}$

其中P是用于代表每个象素的比特的数目，N是多个第二电极（106）的数目，Ii是由多个第二电极（106）中的第ⅰ个电极控制的所选择的象素值中的一个象素值，和rms校正因子的符号是由多个预定驱动信号中的一个附加的信号确定的，当该附加的信号为1时该符号是正的，和当该附加的信号为0时是负的;和

其中对于该时隙的多个预定的驱动信号和信号值由各个逻辑1和逻辑0组成;和

其中预定的驱动信号的附加的信号对应于多个虚拟象素;和

其中并行处理单元（802、804、806）包括与rms校正因子计算器（632）相连接的加法器/减法器单元（808、810、812、816、818、820），用于将相应于具有分配给该时隙的1信号值的多个预定驱动信号的各象素控制信号，由多个第一电极（104）中的一个电极集中控制的象素（108）的所选择的各象素值彼此相加得到一个第一部分和，和从该第一部分和中减去相应于分配给该时隙的具有0信号值的多个预定驱动信号的象素控制信号的、由多个第一电极（104）中的一个电极集中控制的象素（108）所选择的各个象素得到的第二部分和，和进一步将该校正因子相加到该第二部分和上得到驱动信号的值。

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