CN116387348A - 一种精确控制短沟道的平面型SiC MOSFET及其制造方法 - Google Patents

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Abstract

本发明公开了一种精确控制短沟道的平面型SiC MOSFET及其制造方法，包括：通过一次外延在N+衬底上形成N‑漂移区；通过离子注入在N‑漂移区上形成PWELL掺杂区；将PWELL掺杂区埋入N‑漂移区；通过刻蚀的方法形成JFET区台阶；通过三次P型外延在步骤S4形成的器件表面形成三层P型掺杂层作为SiC MOSFET沟道区；形成N型掺杂层、N+欧姆接触区、栅介质层、栅电极、隔离介质层；本发明采用外延的方法形成MOS沟道，通过平坦化工艺完成平面型MOS结构加工，通过外延的方法形成沟道附近的N型掺杂层和P型掺杂层能够大幅度提高沟道一致性，避免传统离子注入形成MOS过程中注入散射引起的局部沟道过短。

Description

一种精确控制短沟道的平面型SiC MOSFET及其制造方法
技术领域
本发明涉及半导体器件技术领域，尤其涉及一种精确控制短沟道的平面型SiCMOSFET及其制造方法。
背景技术
碳化硅（SiC）与硅（Si）相比具有3倍的禁带宽度、10倍的击穿场强、3倍的热导率等材料优势，因此SiC MOSFET具有低漏电、高工作结温、高击穿电压、高开关速度、低损耗、低散热需求等优势，其开关损耗和导通电流密度明显低于Si IGBT和Si MOSFET。在新能源发电、新能源汽车、高压输变电等领域具有非常好的应用前景，是世界各国科学研究和产业化的重点。
目前阻碍SiC MOSFET器件性能提升的主要原因是沟道场效应迁移率低，沟道电阻大，器件导通性能差，无法彻底发挥SiC的材料优势。虽然全世界范围内各大研究机构及半导体厂商都在开展栅介质氧化技术的研究，但目前看来很长一段时间内场效应迁移率不会有大的提升。为了降低沟道电阻，目前主要的方法是采用较短的沟道。采用短沟道会使器件的导通性能明显提升，但过短的沟道长度会影响器件的耐压能力。由于SiC中杂质的扩散系数非常低，半导体掺杂基本上无法通过扩散来完成，因此需要采用高能离子注入来进行掺杂。如附图1所示，目前普遍的做法是采用两次离子注入形成沟道，当沟道过短时注入散射和掩膜缺陷将使得局本部沟道过短进而导致器件提前击穿，这一问题在大尺寸芯片中会变得更为严重。因此需要针对降低沟道电阻，需要设计一种能够实现高质量短沟道加工方法，在确保器件耐压的同时使得芯片元胞采用更短的沟道。
发明内容
技术目的：针对现有技术中的问题，本发明公开了一种精确控制短沟道的平面型SiC MOSFET及其制造方法，采用外延的方法形成MOS沟道，通过平坦化工艺完成平面型MOS结构加工，通过外延的方法形成沟道附近的N型掺杂层和P型掺杂层能够大幅度提高沟道一致性，避免传统离子注入形成MOS过程中注入散射引起的局部沟道过短。
技术方案：为实现上述技术目的，本发明采用以下技术方案。
一种精确控制短沟道的平面型SiC MOSFET制造方法，包括以下步骤：
S1、通过一次外延在N+衬底上形成N-漂移区；
S2、通过离子注入在N-漂移区上形成PWELL掺杂区；
S3、将PWELL掺杂区埋入N-漂移区；
S4、通过刻蚀的方法形成JFET区台阶；
S5、通过若干次P型外延在步骤S4形成的器件表面形成三层P型掺杂层作为SiCMOSFET沟道区；
S6、在步骤S5形成的器件表面形成N型掺杂层；
S7、通过表面平坦化工艺去除步骤S6形成的器件顶层，形成MOS沟道；
S8、通过离子注入形成N+欧姆接触区；
S9、在步骤S8形成的器件表面制作栅介质层；
S10、在步骤S9形成的器件顶层生长高掺杂多晶硅层并刻蚀形成栅电极；
S11、在步骤S10形成的器件顶层生长隔离介质层；
S12、刻蚀隔离介质层并制作欧姆接触电极；
S13、制作源电极加厚互连金属层；制作背面漏电极金属。
优选地，所述步骤S5中P型外延指通过三次P型外延在步骤S4形成的器件表面形成三层P型掺杂层作为SiC MOSFET沟道区，包括：采用台阶刻蚀和三层P型掺杂外延层生长，依次生成第一掺杂层、第二掺杂层和第三掺杂层，使得P型掺杂层总厚度小于或等于0.5um。
优选地，所述第二掺杂层浓度高于第一掺杂层和第三掺杂层。
优选地，所述第二掺杂层浓度≤1E18cm-3。
优选地，所述第二掺杂层浓度是第一掺杂层、第三掺杂层浓度的1.5倍以上。
一种精确控制短沟道的平面型SiC MOSFET，包括：
N+衬底；
位于N+衬底上的N-漂移区；
位于N-漂移区中的PWELL掺杂区；
位于N-漂移区、PWELL掺杂区外侧的P型掺杂层；
位于P型掺杂层外侧的N型掺杂层；
位于N型掺杂层上的N+欧姆接触区；
位于N+欧姆接触区上的源电极加厚互连金属层；
位于N-漂移区、P型掺杂层、N型掺杂层、N+欧姆接触区上的栅介质层；
位于栅介质层上的栅电极；
位于栅介质层、栅电极上的隔离介质层；
位于隔离介质层、源电极加厚互连金属层上的欧姆接触电极；
位于N+衬底下的漏电极金属。
优选地，所述P型掺杂层通过若干次P型外延形成。
优选地，所述P型外延指通过三次P型外延形成三层P型掺杂层作为SiC MOSFET沟道区，包括：采用台阶刻蚀和三层P型掺杂外延层生长，依次生成第一掺杂层、第二掺杂层和第三掺杂层，使得P型掺杂层总厚度小于或等于0.5um。
优选地，所述第二掺杂层浓度高于第一掺杂层和第三掺杂层。
优选地，所述第二掺杂层浓度是第一掺杂层、第三掺杂层浓度的1.5倍以上，且第二掺杂层浓度≤1E18cm-3
有益效果：本发明采用外延的方法形成MOS沟道，通过平坦化工艺完成平面型MOS结构加工，通过外延的方法形成沟道附近的N型掺杂层和P型掺杂层能够大幅度提高沟道一致性，避免传统离子注入形成MOS过程中注入散射引起的局部沟道过短。
附图说明
图1为现有技术中SiC MOSFET器件的MOS沟道结构示意图；
图2为本发明实施例1的平面型SiC MOSFET局部结构示意图；
图3-图20为本发明实施例1的平面型SiC MOSFET制造方法流程示意图；
其中，1、N+衬底；2、N-漂移区；3、PWELL掺杂区；4、P型掺杂层，4-1、第一掺杂层，4-2、第二掺杂层，4-3、第三掺杂层；5、N型掺杂层；6、N+欧姆接触区；7、栅介质层；8、栅电极；9、隔离介质层，10、欧姆接触电极，11、源电极加厚互连金属层，12、漏电极金属。
实施方式
以下结合附图和实施例对本发明的一种精确控制短沟道的平面型SiC MOSFET及其制造方法做进一步的解释和说明。
实施例1
如附图2所示，一种精确控制短沟道的平面型SiC MOSFET制造方法，包括以下步骤：
S1、如附图3和附图4所示，通过一次外延在N+衬底1上形成N-漂移区2；
S2、如附图5所示，通过P型高能离子注入在N-漂移区上形成PWELL掺杂区3；
S3、如附图6所示，通过N型外延将PWELL掺杂区3埋入N-漂移区2；
S4、如附图7所示，通过刻蚀的方法形成JFET区台阶；
S5、如附图8-附图10所示，通过三次P型外延在步骤S4形成的器件表面形成三层P型掺杂层4作为SiC MOSFET沟道区；
S6、如附图11所示，通过N型外延在步骤S5形成的器件表面形成N型掺杂层5；
S7、如附图12所示，通过表面平坦化工艺去除步骤S6形成的器件顶层，形成MOS沟道，即通过表面平坦化工艺去除顶部的部分表层SiC层；
S8、如附图13所示，通过N型高剂量离子注入形成N+欧姆接触区6；所述N+欧姆接触区6位于N型掺杂层5之中，且远离MOS沟道；
S9、如附图14所示，在步骤S8形成的器件表面制作栅介质层7；
S10、如附图15和附图16所示，生长高掺杂多晶硅层并刻蚀形成栅电极8；
S11、如附图17所示，生长隔离介质层9；
S12、如附图18所示，刻蚀隔离介质层9并制作欧姆接触电极10；所述欧姆接触电极10覆盖在隔离介质层9上；
S13、如附图19和附图20所示，制作源电极加厚互连金属层11；制作背面漏电极金属12；所述源电极加厚互连金属层11设于N+欧姆接触区6上，所述漏电极金属12设于N+衬底1下。
所述步骤S5中通过三次P型外延在步骤S4形成的器件表面形成三层P型掺杂层4作为SiC MOSFET沟道区，包括：采用台阶刻蚀和三层P型掺杂外延层生长，依次生成第一掺杂层4-1、第二掺杂层4-2和第三掺杂层4-3，使得P型掺杂层4总厚度小于或等于0.5um，且第二掺杂层4-2浓度高于第一掺杂层4-1和第三掺杂层4-3。
为了提高器件阈值电压，第二掺杂层4-2的掺杂浓度高于第一掺杂层4-1和第三掺杂层4-3，第一掺杂层4-1和第三掺杂层4-3掺杂浓度和厚度可以相同，也可以不同，具体情况的可以根据步骤S3中位于PWELL掺杂区3上方处的N-漂移区2外延浓度进行适当调整，其中第二掺杂层4-2的掺杂浓度≤1E18cm-3。在本发明的一些其他实施例中，所述第二掺杂层4-2浓度是第一掺杂层4-1、第三掺杂层4-3浓度的1.5倍以上；N—漂移区2厚度＜50um，PWELL掺杂区3浓度在1E15 cm-3~1E19 cm-3；N+欧姆接触区6浓度＞1E18 cm-3。
本发明采用外延的方法形成MOS沟道，与常规通过N型和P型离子注入形成沟道的方法相比，由N型注入散射造成的NC1对P型沟道区入侵和P型注入散射造成的沟道P型掺杂缺失现象将被避免，这将带来实际沟道一致性的显著提高，使得器件可以采用更短的沟道而不必担心由于注入散射和注入掩膜缺陷导致的局部沟道过短引起器件高压漏电。当栅电极被施加正电压时这三个区表面反型形成导电沟道，器件处于开通状态，电子在漏极电压驱动下将从N型掺杂层5流入JFET区，即两个PWELL掺杂区3之间的部分N-漂移区2，进入N-漂移区2进而到达N+衬底1，到达漏极；当栅极施加负电压时，这三个区处于累积状态，器件处于关断状态。本发明采用台阶刻蚀后的多次外延完成MOS沟道形成所需的NPN结构，再通过平坦化工艺完成平面型MOS结构加工，通过外延的方法形成沟道附近的N型掺杂层5和P型掺杂层4能够大幅度提高沟道一致性。避免传统离子注入形成MOS过程中注入散射引起的局部沟道过短。
现有技术中为了确保能够形成沟道，通常P型离子注入浓度要比外延层浓度高一个数量级，N型离子注入需要比P型离子注入高一个数量级。由于浓度差距较大，注入散射极容易损伤沟道。而采用本发明方法时，芯片元胞结构设计更加灵活，MOS沟道处的掺杂更为灵活，并不需要设计成NC1＞PC＞N-。
短沟道将使得器件的导通电阻大幅度降低，但也会导致器件阈值电压降低，使用中易产生误开通导致器件烧毁。本发明中PC1和PC3两次外延生长浓度要低于PC2，通过提高PC2的浓度来提升器件的阈值电压以避免误开通器件烧毁，同时由于PC2处于PC1和PC3之间，MOS沟道两侧的N型区将不会对PC2中的掺杂浓度和空间电荷区产生明显的影响。采用这一方法可以使得芯片在相同导通电阻下获得更高的阈值电压。
通过本实施例方法所制造的一种精确控制短沟道的平面型SiC MOSFET，包括：
N+衬底1；
位于N+衬底1上的N-漂移区2；
位于N-漂移区2中的PWELL掺杂区3；
位于N-漂移区2、PWELL掺杂区3外侧的P型掺杂层4；
位于P型掺杂层4外侧的N型掺杂层5；
位于N型掺杂层5上的N+欧姆接触区6；
位于N+欧姆接触区6上的源电极加厚互连金属层11；
位于N-漂移区2、P型掺杂层4、N型掺杂层5、N+欧姆接触区6上的栅介质层7；
位于栅介质层7上的栅电极8；
位于栅介质层7、栅电极8上的隔离介质层9；
位于隔离介质层9、源电极加厚互连金属层11上的欧姆接触电极10；
位于N+衬底1下的漏电极金属12。
实施例2
在SiC MOSFET芯片设计中需要采用0.25um长的沟道，按照传统的双注入工艺，需要通过自对准掩膜的方法完成0.25um沟道的加工。为了确保能够形成沟道，通常P型离子注入浓度要比外延层浓度高一个数量级，N型离子注入需要比P型离子注入高一个数量级。由于浓度差距较大，注入散射极容易损伤沟道。本实施例中采用本发明的一种精确控制短沟道的平面型SiC MOSFET制造方法，设计对象为1200V SiC MOSFET芯片，N-漂移区2的掺杂浓度为1E16cm-3，采用台阶刻蚀结合三层P型掺杂层4外延生长，其中第一掺杂层4-1和第三掺杂层4-3的掺杂浓度为5E16cm-3，厚度均为0.1um，第二掺杂层4-2的掺杂浓度为1E17cm-3，厚度为0.05um。受第二掺杂层4-2高浓度的作用，器件获得较高的阈值电压，同时第一掺杂层4-1和第三掺杂层4-3浓度较低，沟道迁移率较高。采用本发明方法时器件将在阈值电压和导通电阻两方面获得更好的平衡。同时由于采用外延生长形成沟道结构，不同掺杂区之间杂质不会互相侵入，不容易出现局部沟道过短的现象。
以上所述仅是本发明的优选实施方式，应当指出：对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于，包括以下步骤：
S1、通过一次外延在N+衬底（1）上形成N-漂移区（2）；
S2、通过离子注入在N-漂移区上形成PWELL掺杂区（3）；
S3、将PWELL掺杂区（3）埋入N-漂移区（2）；
S4、通过刻蚀的方法形成JFET区台阶；
S5、通过若干次P型外延在步骤S4形成的器件表面形成三层P型掺杂层（4）作为SiCMOSFET沟道区；
S6、在步骤S5形成的器件表面形成N型掺杂层（5）；
S7、通过表面平坦化工艺去除步骤S6形成的器件顶层，形成MOS沟道；
S8、通过离子注入形成N+欧姆接触区（6）；
S9、在步骤S8形成的器件表面制作栅介质层（7）；
S10、在步骤S9形成的器件顶层生长高掺杂多晶硅层并刻蚀形成栅电极（8）；
S11、在步骤S10形成的器件顶层生长隔离介质层（9）；
S12、刻蚀隔离介质层（9）并制作欧姆接触电极（10）；
S13、制作源电极加厚互连金属层（11）；制作背面漏电极金属（12）。
2. 根据权利要求1所述的一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于：所述步骤S5中P型外延指通过三次P型外延在步骤S4形成的器件表面形成三层P型掺杂层（4）作为SiC MOSFET沟道区，包括：采用台阶刻蚀和三层P型掺杂外延层生长，依次生成第一掺杂层（4-1）、第二掺杂层（4-2）和第三掺杂层（4-3），使得P型掺杂层（4）总厚度小于或等于0.5um。
3.根据权利要求2所述的一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于：所述第二掺杂层（4-2）浓度高于第一掺杂层（4-1）和第三掺杂层（4-3）。
4.根据权利要求2所述的一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于：所述第二掺杂层（4-2）浓度≤1E18cm-3。
5.根据权利要求2所述的一种精确控制短沟道的平面型SiC MOSFET制造方法，其特征在于：所述第二掺杂层（4-2）浓度是第一掺杂层（4-1）、第三掺杂层（4-3）浓度的1.5倍以上。
6. 一种精确控制短沟道的平面型SiC MOSFET，其特征在于，包括：
N+衬底（1）；
位于N+衬底（1）上的N-漂移区（2）；
位于N-漂移区（2）中的PWELL掺杂区（3）；
位于N-漂移区（2）、PWELL掺杂区（3）外侧的P型掺杂层（4）；
位于P型掺杂层（4）外侧的N型掺杂层（5）；
位于N型掺杂层（5）上的N+欧姆接触区（6）；
位于N+欧姆接触区（6）上的源电极加厚互连金属层（11）；
位于N-漂移区（2）、P型掺杂层（4）、N型掺杂层（5）、N+欧姆接触区（6）上的栅介质层（7）；
位于栅介质层（7）上的栅电极（8）；
位于栅介质层（7）、栅电极（8）上的隔离介质层（9）；
位于隔离介质层（9）、源电极加厚互连金属层（11）上的欧姆接触电极（10）；
位于N+衬底（1）下的漏电极金属（12）。
7.根据权利要求6所述的一种精确控制短沟道的平面型SiC MOSFET，其特征在于：所述P型掺杂层（4）通过若干次P型外延形成。
8.根据权利要求7所述的一种精确控制短沟道的平面型SiC MOSFET，其特征在于：所述P型外延指通过三次P型外延形成三层P型掺杂层（4）作为SiC MOSFET沟道区，包括：采用台阶刻蚀和三层P型掺杂外延层生长，依次生成第一掺杂层（4-1）、第二掺杂层（4-2）和第三掺杂层（4-3），使得P型掺杂层（4）总厚度小于或等于0.5um。
9.根据权利要求8所述的一种精确控制短沟道的平面型SiC MOSFET，其特征在于：所述第二掺杂层（4-2）浓度高于第一掺杂层（4-1）和第三掺杂层（4-3）。
10.根据权利要求8所述的一种精确控制短沟道的平面型SiC MOSFET，其特征在于：所述第二掺杂层（4-2）浓度是第一掺杂层（4-1）、第三掺杂层（4-3）浓度的1.5倍以上，且第二掺杂层（4-2）浓度≤1E18cm-3。
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