CN116072682A - 阵列基板、显示面板及阵列基板的其制备方法 - Google Patents

Abstract

本申请公开了一种阵列基板、显示面板及阵列基板的其制备方法，阵列基板包括：衬底；第一导电层，位于衬底的一侧，第一导电层包括第一电容极板；第一无机绝缘层，位于第一导电层背离衬底的一侧；第一有机绝缘层，位于第一无机绝缘层背离第一导电层的一侧，第一有机绝缘层包括本体部和设置于本体部的第一过孔，第一过孔在衬底上的正投影与第一电容极板在衬底上的正投影至少部分交叠；第二导电层，位于本体部背离第一无机绝缘层的一侧，第二导电层包括第二电容极板，至少部分第二电容极板位于第一过孔内。在本申请实施例中，能够在增加其他区域信号线之间的间距、减小寄生电容的同时，保证第一电容极板和第二电容极板形成的存储电容的容量足够大。

Description

阵列基板、显示面板及阵列基板的其制备方法

技术领域

本申请涉及显示领域，具体涉及一种阵列基板、显示面板及阵列基板的其制备方法。

背景技术

随着电子设备的快速发展，用户对显示面板的要求越来越高，使得电子设备的显示面板的制备和显示受到业界越来越多的关注。

显示面板包括阵列基板，阵列基板包括衬底和设置于衬底的多个导电层，不同的导电层包括不同的信号线，例如栅极线、扫描线、电容极板等，这就导致阵列基板的制备极其复杂，需要多次图案化导电材料层以形成各种信号线，这就导致阵列基板的良率难以保证。

发明内容

本申请实施例提供一种阵列基板、显示面板及阵列基板的其制备方法，旨在提高阵列基板的良率，此外还可以解决因漏电导致的具有该阵列基板的显示面板的闪屏问题。

本申请第一方面的实施例提供一种阵列基板，包括：衬底；第一导电层，位于衬底的一侧，第一导电层包括第一电容极板；第一无机绝缘层，位于第一导电层背离衬底的一侧；第一有机绝缘层，位于第一无机绝缘层背离第一导电层的一侧，第一有机绝缘层包括本体部和设置于本体部的第一过孔，第一过孔在衬底上的正投影与第一电容极板在衬底上的正投影至少部分交叠；第二导电层，位于本体部背离第一无机绝缘层的一侧，第二导电层包括第二电容极板，至少部分第二电容极板位于第一过孔内。

根据本申请第一方面的实施方式，第一过孔贯穿本体部设置，或者，第一过孔由本体部背离第一无机绝缘层的表面凹陷形成。

根据本申请第一方面前述任一实施方式，还包括第一导电部，位于第一无机绝缘层背离第一有机绝缘层的一侧，第二导电层还包括位于本体部背离第一无机绝缘层一侧的第二导电部，第二导电部在衬底上的正投影和第一过孔在衬底上的正投影错位，第一导电部和第二导电部过孔连接。

根据本申请第一方面前述任一实施方式，第一导电部位于第一导电层，或者阵列基板还包括位于第一导电层背离第一无机绝缘层一侧的第三导电层，第一导电部位于第三导电层。

根据本申请第一方面前述任一实施方式，第一导电层还包括电压参考线和/或扇出线。

根据本申请第一方面前述任一实施方式，第四导电层，位于第一导电层朝向衬底一侧，第四导电层包括第三电容极板，第三电容极板和第二电容极板过孔连接。

根据本申请第一方面前述任一实施方式，第二导电层还包括第一信号线，第一信号线包括电压参考线和数据线中的至少一者，至少部分第一信号线位于第一有机绝缘层背离衬底的一侧。

根据本申请第一方面前述任一实施方式，阵列基板包括第一区和环绕至少部分第一区设置的第二区，第一电容极板、第二电容极板和第三电容极板位于第一区，至少部分第一信号线位于第二区，第一有机绝缘层位于第一区和第二区。

根据本申请第一方面前述任一实施方式，还包括：第二过孔，贯穿第一无机绝缘层和本体部设置，第三电容极板通过第二过孔与第二电容极板相互连接。

根据本申请第一方面前述任一实施方式，第二过孔包括位于第一无机绝缘层的第一过孔段和位于本体部的第二过孔段，第一过孔段在衬底上的正投影位于第二过孔段在衬底上的正投影之内。

根据本申请第一方面前述任一实施方式，第一过孔段在衬底上的正投影边缘与第二过孔段在衬底上的正投影边缘的间距大于或等于0.5μm。

根据本申请第一方面前述任一实施方式，第一过孔段的孔径大于或等于2.5μm。

根据本申请第一方面前述任一实施方式，第一导电层和第二导电层之间设置有第三绝缘层，第二过孔还包括位于第二绝缘层的第三过孔段，第三过孔段在衬底上的正投影位于第一过孔段在衬底上的正投影之内。

根据本申请第一方面前述任一实施方式，还包括像素电路，像素电路包括第一晶体管和第二晶体管，第一电容极板与第一晶体管的栅极连接，第二电容极板与驱动电源线连接，第一晶体管的第二级与第二晶体管的第一级连接，第一晶体管的第一级与驱动电源线连接，第二晶体管的第二级与第一晶体管的栅极连接，第二晶体管的栅极与第二扫描线连接，第二晶体管包括双栅晶体管；和/或

像素电路包括第一晶体管和第四晶体管，第一电容极板与第一晶体管的栅极连接，第二电容极板与驱动电源线连接，第一晶体管的第二级与像素电极连接，第一晶体管的第一级与驱动电源线连接，第四晶体管的第一级与电压参考线连接，第四晶体管的第二级与第一晶体管的栅极连接，第四晶体管的栅极与第一扫描线连接，第四晶体管包括双栅晶体管。

根据本申请第一方面前述任一实施方式，像素电路还包括第三晶体管，第三晶体管的第一级与数据信号线连接，第三晶体管的第二级与第一晶体管的第一级连接，第三晶体管的栅极与第二扫描线连接。

根据本申请第一方面前述任一实施方式，，像素电路还包括第五晶体管，第五晶体管的栅极与第三扫描线或第一扫描线连接，第五晶体管的第一级与电压参考线连接，第五晶体管的第二级与像素电极连接。

根据本申请第一方面前述任一实施方式，的，像素电路还包括第六晶体管和第七晶体管，第六晶体管和第七晶体管的栅极与发光控制信号线连接，第六晶体管的第一级与驱动电源线连接，第六晶体管的第二级与第一晶体管的第一级连接，第七晶体管的第一级与第一晶体管的第二级连接，第七晶体管的第一级与像素电极连接。

本申请第二方面的实施例还提供一种显示面板，包括上述任一第一方面实施例的阵列基板。

本申请第三方面的实施例还提供一种阵列基板的制备方法，包括：

在衬底上设置第一导电材料层并对第一导电材料层进行图案化处理形成包括第一电容极板的第一导电层；

在第一导电层背离衬底的一侧设置第一无机绝缘层；

在第一无机绝缘层背离第一导电层的一侧设置第一有机绝缘材料层，第一有机绝缘材料层包括第一过孔区，第一过孔区在衬底上的正投影与第一电容极板在衬底上的正投影至少部分交叠；

对第一有机绝缘材料层进行图案化处理形成第一有机绝缘层，第一有机绝缘层包括本体部和位于第一过孔区形成第一过孔；

在第一有机绝缘层背离衬底的一侧设置第二导电材料层并对第二导电材料层进行图案化处理形成包括第二电容极板的第二导电层，至少部分第二电容极板位于第一过孔。

根据本申请第三方面的实施方式，在对第一有机绝缘材料层进行图案化处理以在第一过孔区形成包括第一过孔的第一有机绝缘层的步骤中：

对第一有机绝缘材料层进行第一次图案化处理以在第一过孔区形成第一凹槽；

对第一有机绝缘材料层进行第二次图案化处以在第一凹槽所在位置形成第一过孔，非第一凹槽所在位置形成本体部。

根据本申请第三方面前述任一实施方式，第一有机绝缘材料层还包括第二过孔区，在对第一有机绝缘材料层进行第一次图案化处理以形成第一凹槽的步骤中还包括：在第二过孔区形成贯穿第一有机绝缘材料层的第三过孔；

在对第一有机绝缘材料层进行第二次图案化处以在第一凹槽所在位置形成第一过孔，非第一凹槽所在位置形成本体部的步骤中：对第一有机绝缘材料层、和由第三过孔露出的第一无机绝缘材料层进行刻蚀，以在第一凹槽所在位置形成第一过孔，非第一凹槽所在位置形成本体部，第一无机绝缘层上形成与第三过孔连通的第四过孔；

或者，对由第三过孔露出的第一无机绝缘层进行刻蚀形成与第三过孔连通的第四过孔；

对第一有机绝缘材料层进行减薄处理以在第一凹槽所在位置形成第一过孔，非第一凹槽所在位置形成本体部。

在本申请实施例提供的阵列基板中，阵列基板包括衬底和设置于衬底的第一导电层、第一无机绝缘层、第一有机绝缘层和第二导电层。第一导电层和第二导电层之间设置有第一无机绝缘层和第一有机绝缘层，第一有机绝缘层的厚度通常较厚，能够增加其他区域信号线沿厚度方向的间距，减小寄生电容。第一有机绝缘层上设置有第一过孔，第一过孔在衬底上的正投影与第一电容极板在衬底上的正投影至少部分交叠，至少部分第二电容极板位于第一过孔内，位于第一过孔内的第二电容极板与第一电容极板之间能够形成存储电容，第一过孔能够减小第二电容极板和第一电容极板之间的间距，保证存储电容的容量。第一有机绝缘层朝向第一导电层的一侧设置有第一无机绝缘层，在制备形成第一过孔时，能够改善由于过刻等原因导致第一电容极板由第一过孔露出，进而避免第一电容极板和第二电容极板短路连接，能够提高阵列基板的良率。

因此，在本申请实施例中，通过设置第一有机绝缘层、并在第一有机层上设置用于容纳至少部分第二电容极板的第一过孔，能够在增加其他区域信号线之间的间距、减小寄生电容的同时，保证第一电容极板和第二电容极板之间的距离较小，第一电容极板和第二电容极板形成的存储电容的容量足够大，解决显示面板在低刷新频率模式下因漏电导致的闪屏问题。通过设置第一无机绝缘层，能够改善制备过程中由于第一过孔过深导致的第一电容极板和第二电容极板短路连接，能够提高阵列基板的工艺良率。

附图说明

通过阅读以下参照附图对非限制性实施例所作的详细描述，本申请的其它特征、目的和优点将会变得更明显，其中，相同或相似的附图标记表示相同或相似的特征，附图并未按照实际的比例绘制。

图1是本申请一种实施例提供的阵列基板的剖视图；

图2是本申请实施例提供的阵列基板的驱动电流结构示意图；

图3是图2所示阵列基板的剖视图；

图4是本申请另一种实施例提供的阵列基板的剖视图；

图5是本申请又一种实施例提供的阵列基板的剖视图；

图6是本申请还一种实施例提供的阵列基板的剖视图；

图7是本申请一种实施例提供的阵列基板的制备方法流程示意图；

图8至图11是本申请一种实施例提供的阵列基板的制备过程示意图；

图12是本申请一种实施例提供的阵列基板的制备方法中某一步骤的流程示意图；

图13至图18是本申请一种实施例提供的阵列基板的制备方法中某一步骤的制备过程示意图。

附图标记说明：

01、衬底；

02、第一导电层；210、第一电容极板；

03、第一无机绝缘层；310、第四过孔；

04、第一有机绝缘层；410、本体部；420、第一过孔；430、第一凹槽；440、第三过孔；

05、第二导电层；510、第二电容极板；520、第二导电部；530、第一信号线；

06、第三导电层；

07、第四导电层； 710、第三电容极板；

08、第二绝缘层； 810、第五过孔；

09、第三绝缘层；

10、第一导电部；20、第二过孔；21、第一过孔段；22、第二过孔段；23、第三过孔段；

A1、第一区；A2、第二区。

具体实施方式

下面将详细描述本申请的各个方面的特征和示例性实施例，为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及具体实施例，对本申请进行进一步详细描述。应理解，此处所描述的具体实施例仅被配置为解释本申请，并不被配置为限定本申请。对于本领域技术人员来说，本申请可以在不需要这些具体细节中的一些细节的情况下实施。下面对实施例的描述仅仅是为了通过示出本申请的示例来提供对本申请更好的理解。

需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

应当理解，在描述部件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将部件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

本申请实施例提供了一种阵列基板、显示面板及阵列基板的其制备方法，以下将结合附图对阵列基板及其制备方法的各实施例进行说明。

本申请实施例提供一种阵列基板，可以用于显示面板，该显示面板可以是有机发光二极管(Organic Light Emitting Diode，OLED)显示面板。

请参阅图1，图1是本申请一种实施例提供的阵列基板的剖视图。

如图1所示，本申请第一方面的实施例提供一种阵列基板，阵列基板包括衬底01、第一导电层02、第一无机绝缘层03、第一有机绝缘层04和第二导电层05。第一导电层02位于衬底01的一侧，第一导电层02包括第一电容极板210；第一无机绝缘层03位于第一导电层02背离衬底01的一侧；第一有机绝缘层04位于第一无机绝缘层03背离第一导电层02的一侧，第一有机绝缘层04包括本体部410和设置于本体部410的第一过孔420，第一过孔420在衬底01上的正投影与第一电容极板210在衬底01上的正投影至少部分交叠；第二导电层05位于本体部410背离第一无机绝缘层03的一侧，第二导电层05包括第二电容极板510，至少部分第二电容极板510位于第一过孔420内。

第一过孔420的设置方式有多种，可选的，第一过孔420可以惯出本体部410设置，即第一过孔420为贯穿本体部410的通孔。或者，第一过孔420可以由本体部410背离第一无机绝缘层03的表面凹陷形成。通过合理设置第一过孔410的深度可以控制第一电容极板210和第二电容极板510之间的距离，从而合理设置第一电容极板210和第二电容极板510之间形成的存储电容的电容量。

在本申请实施例提供的阵列基板中，阵列基板包括衬底01和设置于衬底01的第一导电层02、第一无机绝缘层03、第一有机绝缘层04和第二导电层05。第一导电层02和第二导电层05之间设置有第一无机绝缘层03和第一有机绝缘层04，第一有机绝缘层04上设置有第一过孔420，第一过孔420在衬底01上的正投影与第一电容极板210在衬底01上的正投影至少部分交叠，至少部分第二电容极板510位于第一过孔420内，位于第一过孔420内的第二电容极板510与第一电容极板210之间能够形成存储电容。第一过孔420能够减小第二电容极板510和第一电容极板210之间的间距，保证存储电容的容量，改善阵列基板中因漏电导致驱动晶体管的栅极电位发生变化，进而导致显示面板显示异常。例如像素电路中的双栅阈值补偿晶体管的栅极连接扫描线，扫描线连接的双栅阈值补偿晶体管的中间点位的电位较高，导致扫描线上的电流在长帧时间内漏电至存储电容，与存储电容连接的驱动晶体管的栅极电位升高，关态变强，电流降低，进而导致显示面板的显示异常。第一有机绝缘层04朝向第一导电层02的一侧设置有第一无机绝缘层03，在制备形成第一过孔420时，能够改善由于过刻等原因导致第一电容极板210由第一过孔420露出，进而避免第一电容极板210和第二电容极板510短路连接，能够提高阵列基板的工艺良率。

因此，在本申请实施例中，通过设置第一有机绝缘层04、并在第一有机层上设置用于容纳至少部分第二电容极板510的第一过孔420，能够保证第一电容极板210和第二电容极板510之间的距离较小，第一电容极板210和第二电容极板510形成的存储电容的容量足够。

在一些实施例中，第二导电层05上还会设置其他信号线，该信号线会与位于其朝向衬底01一侧的其他信号线交叠而产生寄生电容。本申请实施例中的第一有机绝缘层04包括有机材料，第一有机绝缘层04的厚度通常较厚，能够增加第二导电层05中除第二电容极板510所在位置以外的信号线与其他信号线之间沿厚度方向的间距，从而能够减小上述的寄生电容。

可选的，如图2和图3所示，还包括像素电路，像素电路包括第一晶体管M1和第二晶体管M2，第一电容极板210与第一晶体管M1的栅极连接，第二电容极板510与驱动电源线VDD连接，第一晶体管M1的第二级与第二晶体管M2的第一级连接，第一晶体管M1的第一级与驱动电源线VDD连接，第二晶体管M3的第二级与第一晶体管M1的栅极连接，第二晶体管M2的栅极与第二扫描线Scan2连接，第二晶体管M2包括双栅晶体管；和/或，像素电路包括第一晶体管M1和第四晶体管M4，第一电容极板210与第一晶体管M1的栅极连接，第二电容极板510与驱动电源线VDD连接，第一晶体管M1的第二级与像素电极Anode连接，第一晶体管M1的第一级与驱动电源线VDD连接，第四晶体管M4的第一级与电压参考线Vref连接，第四晶体管M4的第二级与第一晶体管M1的栅极连接，第四晶体管M4的栅极与第一扫描线Scan1连接，第四晶体管M4包括双栅晶体管。可选的，第一电容极板210和第二电容极板510形成像素电路的存储电容Cst。

在上述像素电路中，第二晶体管M2和第四晶体管M4中的至少一者为双栅晶体管。例如，第二晶体管M2为双栅晶体管，第二扫描线Scan2和双栅晶体管(即第二晶体管M2)相互连接。在一些显示面板的使用场景中，为了延长待机时间，需要进行低刷新频率模式。当显示面板以低刷新率运行时，一帧的时间大幅延长，存储电容Cst写入的数据信号保持时间也需要相应延长。第二扫描线2连接的第二晶体管M2的中间点位的电位较高，导致该第二扫描线Scan2上的电流在长帧时间内可能会沿图中箭头所示方向漏电至存储电容Cst。从而使得存储电容Cst与第一晶体管M1相互连接的极板电位升高，第一晶体管M1的栅极电位升高，第一晶体管M1关态变强，第一晶体管M1内的电流降低，发光单元的亮度降低，当发光单元的亮度降低超过一个灰阶时，导致显示面板出现闪屏等异常。图2和图3中均以箭头示意出了从第二扫描线Scan2经由第二晶体管M2漏电至存储电容Cst的路径。

在另一些实施例中，当第四晶体管M4为双栅晶体管时，由于第四晶体管M4的中间点位电位较高，使得可能存在由第一扫描线Scan1经由第四晶体管M4漏电至存储电容Cst。如上所述，也容易引起显示面板出现闪屏等异常。图2中以箭头示意出了从第一扫描线Scan1经由第四晶体管M4漏电至存储电容Cst的路径。

为了改善上述问题，可以通过改善第二扫描线Scan2连接的双栅晶体管或第第一扫描线Scan1连接的双栅晶体管的漏电流、或者增加存储电容Cst等方式。在本申请实施例提供的显示面板中，第一有机绝缘层04包括第一过孔420，至少部分第二电容极板510位于第一过孔420，能减小该部分第二电容极板510和第一电容极板210之间的距离，进而增大存储电容Cst的电容量，当漏电至存储电容Cst时，能够降低第一晶体管M1栅极的位置处电压的变化量，进而使得显示面板不易出现闪屏等异常。

在一些可选的实施例中，双栅晶体管可以选用低温多晶氧化物(Low-TemperaturePolycrystalline Oxid；LTPO)晶体管或者铟镓锌氧化物(Indium Gallium Zinc Oxide；IGZO)晶体管，以降低双栅晶体管的漏电流。例如，当第二晶体管M2为双栅晶体管时，第二晶体管M2可以选用IGZO晶体管。当第四晶体管M4为双栅晶体管时，第四晶体管M4可以选用IGZO晶体管。

在一些实施例中，像素电路还包括第三晶体管M3，第三晶体管M3的第一级与数据信号线Data连接，第三晶体管M3的第二级与第一晶体管M1的第一级连接，第三晶体管M3的栅极与第二扫描线Scan2连接。第三晶体管为像素电路的开关晶体管，在数据写入阶段，第三晶体管导通，数据电压写入存储电容。

在一些实施例中，像素电路还包括第五晶体管M5，第五晶体管M5的栅极与第三扫描线Scan3或第一扫描线Scan1连接，第五晶体管M5的第一级与电压参考线Vref连接，第五晶体管M5的第二级与像素电极Anode连接。在初始化阶段，第五晶体管M5导通，对像素电极进行初始化。

在一些实施例中，像素电路还包括第六晶体管M6和第七晶体管M7，第六晶体管M6和第七晶体管M7的栅极与发光控制信号线EM连接，第六晶体管M6的第一级与驱动电源线VDD连接，第六晶体管M6的第二级与第一晶体管M1的第一级连接，第七晶体管M7的第一级与第一晶体管M1的第二级连接，第七晶体管M7的第一级与像素电极Anode连接。在发光阶段，第六晶体管M6和第七晶体管M7导通，控制发光。

衬底01的设置方式有多种，衬底01可以为柔性衬底或刚性衬底。例如衬底01的材料包括聚酰亚胺等柔性材料，或者衬底01的材料包括玻璃等刚性材料。

第一导电层02位于衬底01的一侧包括：第一导电层02和衬底01直接接触连接并位于衬底01的一侧，或者第一导电层02和衬底01之间还可以设置其他膜层，只要第一导电层02在空间位置上位于衬底01的一侧即可。第一导电层02位于衬底01在厚度方向上的一侧。

第一无机绝缘层03的材料设置方式有多种，例如第一无机绝缘层03的材料可以包括氮化硅、氧化硅等材料。第一无机绝缘层03的厚度可以为

例如第一无机绝缘层03的厚度可以为

以改善由于第一无机绝缘层03过薄导致的保护力度不足，在制备第一过孔420时可能会刻穿第一无机绝缘层03；也能够改善由于第一无机绝缘层03的厚度过大导致位于第一过孔420内的第二电容极板510和第一电容极板210之间的距离过大，影响电容的容量。

可选的，第一无机绝缘层03还可以包括两个子层，其中一个子层的材料包括氧化硅，另一个子层的材料包括氮化硅，即第一无机绝缘层03包括氧化硅层和氮化硅层。可选的，氧化硅层位于氮化硅层背离衬底01的一侧，氧化硅层可以作为刻蚀阻挡层，在制备第一过孔420时，改善过刻对第一无机绝缘层03厚度的影响，保证第一电容极板510和第二电容极板210之间的距离满足需求，保证存储电容的性能。此外，氮化硅层还可以作为电容介质层，在氢化工艺时，从富含H-Si的氮化硅中释放出H弥补电路中栅极绝缘层、半导体层及其界面的缺陷，形成稳定性的薄膜晶体管结构。同事氮化硅层作为电容的介质层，能够稳定驱动电流的节点电压。

第一有机绝缘层04的材料可以包括聚酰亚胺、乙二醇等。第一有机绝缘层04的厚度例如可以为

例如第一有机绝缘层04的厚度例如可以为

以改善由于第一有机绝缘层04的厚度过小，使得其他区域的信号线沿厚度方向交叠而导致寄生电容过大；也能够改善由于第一有机绝缘层04的厚度过大而导致制备过程中第一过孔420可能无法贯穿第一有机绝缘层04，影响电容容量。

第一导电层02的材料设置方式有多种，第一导电层02的材料例如可以包括金属材料，使得第一电容极板210具有良好的导电性能。第二导电层05的材料设置方式有多种，第二导电层05的材料例如可以包括金属材料，使得第二电容极板510具有良好的导电性能。可选的，阵列基板还包括薄膜晶体管，薄膜晶体管包括有源层、栅极、源极和漏极。第一导电层02还可以包括栅极，第二导电层05还可以包括源极和漏极。

可选的，第一导电层02和第二导电层05之间还可以设置有其他绝缘层。

请参阅图4，图4本申请另一实施例提供的阵列基板的剖视图。

在一些可选的实施例中，如图4所示，阵列基板还包括第一导电部10，第一导电部10位于第一无机绝缘层03背离第一有机绝缘层04的一侧，第二导电层05还包括位于本体部410背离第一无机绝缘层03一侧的第二导电部520，第二导电部520在衬底01上的正投影和第一过孔420在衬底01上的正投影错位，第一导电部10和第二导电部520过孔连接。

可选的，第二导电部520可以包括数据线、扫描线、电源线、电压参考线、连接像素电极和驱动电路的连接线，这些第二导电部520可以与第一导电部10相互搭接，能够提高第二导电部520的连接良率。

第一导电部10的设置位置有多种，例如，如图4所示，第一导电部10可以位于第一导电层02。可选的，第一无机绝缘层03上形成有第四过孔310，第一有机绝缘层04上形成有第三过孔440，第四过孔310和第三过孔440相互连通，第一导电部10和第二导电部520通过第四过孔310和第三过孔440过孔连接。可选的，第二导电部520可以包括位于第三过孔440在阵列基板所在平面两侧的分段，两个分段通过第一导电部10相互连接，能够提高第二导电部520的连接良率。

请参阅图5，图5是本申请又一实施例提供的一种阵列基板的局部剖视图。

在另一些可选的实施例中，如图5所示，阵列基板还包括位于第一导电层02背离第一无机绝缘层03一侧的第三导电层06，第一导电部10位于第三导电层06。例如，第三导电层06可以为金属层，或者第三导电层06可以为半导体层，第一导电部10和薄膜晶体管的有源层同层设置，能够简化阵列基板的制备工艺。

可选的，第三导电层06和第一导电层02之间设置有第二绝缘层08，以避免第三导电层06和第一导电层02短路连接。

阵列基板的设置方式有多种，阵列基板的导电层例如仅包括上述的第三导电层06、第一导电层02和第二导电层05，此时电压参考线/扇出线等信号线可以位于第一导电层02，以简化阵列基板的结构。扇出线可以包括但不限于数据信号线、扫描信号线等。

可选的，如图5所示，第一导电层02和第三导电层06之间还设置有第二绝缘层08，当第一导电部10位于第三导电层06时，第二绝缘层08还开设有第五过孔810，第五过孔810和第三过孔440、第四过孔310相互连通，以使第一导电部10和第二导电部520通过第五过孔810和第三过孔440、第四过孔310相互连接。

请参阅图6，图6是本申请还一实施例提供的一种阵列基板的局部剖视图。

可选的，如图6所示，阵列基板包括第一区A1和环绕至少部分第一区A1设置的第二区A2。当阵列基板用于显示面板时，第一区A1例如对应于显示面板的显示区，第二区A2对应于显示面板的非显示区。扇出线和至少部分电压参考线位于第二区A2。

在还一些可选的实施例中，如图6所示，阵列基板还包括第四导电层07，位于第一导电层02朝向衬底01一侧，第四导电层07包括第三电容极板710，第三电容极板710和第二电容极板510过孔连接。

在这些可选的实施例中，阵列基板还包括位于第一导电层02朝向衬底01一侧的第四导电层07，第二电容极板510与第一电容极板210之间能够形成第一存储电容，第三电容极板710与第一电容极板210之间能够形成第二存储电容。由于第四导电层07的第三电容极板710与第二导电层05的第二电容极板510过孔连接，即第一存储电容和第二存储电容并联连接，能够进一步提高存储电容的容值。

可选的，第三电容极板710在衬底01的正投影与第一电容极板210在衬底01的正投影至少部分交叠，以进一步提高存储电容的电容量。

可选的，当阵列基板包括上述的第一导电部10时，第一导电部10还可以位于第四导电层07。可选的，当阵列基板包括上述的第三导电层06时，第三导电层06可以位于第四导电层07朝向衬底01的一侧。

在一些可选的实施例中，请继续参阅图6，第二导电层05还包括第一信号线530，第一信号线530包括电压参考线和数据线中的至少一者，至少部分第一信号线530位于第一有机绝缘层04背离衬底01的一侧。

在这些可选的实施例中，第一信号线530的一侧设置有第一有机绝缘层04，能够增大第一信号线530与位于其朝向衬底01一侧的其他信号线之间的距离，进而减小寄生电容。

例如，当第一信号线530包括数据线时，数据线连接于控制器并用于传输数据信号，当数据线朝向衬底01的一侧设置有第一有机绝缘层04时，使得数据线与位于其朝向衬底01一侧的其他信号线之间的距离较大，能够减少数据线所在位置处形成的寄生电容，使得数据线的充电时间减小，一方面能够提高显示效果；另一方面当数据线连接于控制器时，控制器在相同的时间内可以向更多的数据线传输信号，进而可以减少设置的控制器数量，简化阵列基板的结构。

如上所述，当阵列基板包括第一区A1和第二区A2时，第一电容极板210、第二电容极板510和第三电容极板710位于第一区A1以用于驱显示面板的子像素发光，至少部分第二信号线位于第二区A2，第一有机绝缘层04位于第一区A1和第二区A2。

在这些可选的实施例中，第一有机绝缘层04从第一区A1延伸至第二区A2，能够增大第二区A2内相邻两层信号线之间的间距，减小寄生电容。

例如，如上所述，当第二区A2内设置有第一有机绝缘层04时，能够减少数据线所在位置形成的寄生电容，进而减少控制器的数量，使得第二区A2设置较少的控制器数量即可向显示面板的数据线传输数据信号，能够减小第二区A2的尺寸，当阵列基板用于显示面板时，有利于显示面板窄边框的设置。

第四导电层07的材料设置方式有多种，例如第四导电层07的材料包括金属材料，使得第四导电层07具有良好的导电性能。可选的，第四导电层07与第一导电层02和/或第三导电层06之间还设置有绝缘层

在一些可选的实施例中，请继续参阅图6，阵列基板还包括第二过孔20，第二过孔20贯穿第一无机绝缘层03和本体部410设置，第三电容极板710通过第二过孔20与第二电容极板510相互连接。

在这些可选的实施例中，通过在第一无机绝缘层03和第一有机绝缘层04的本体部410上开设第二过孔20，使得第三电容极板710能够通过第二过孔20与第二电容极板510相互连接。

可选的，当至少部分第一导电层02位于第二导电层05和第三导电层06之间时，第二过孔20还贯穿第一导电层02设置。

在一些可选的实施例中，第二过孔20包括位于第一无机绝缘层03的第一过孔段21和位于本体部410的第二过孔段22，第一过孔段21在衬底01上的正投影位于第二过孔段22在衬底01上的正投影之内。

在这些可选的实施例中，第一过孔段21在衬底01上的正投影位于第二过孔段22在衬底01上的正投影之内，即第一过孔段21的孔径小于或等于第二过孔段22的孔径。在制备第二导电层05时，导电材料落入第二过孔20时，不会由于第二过孔20上大下小而导致过孔段内的导电材料断层，能够保证第二电容极板510和第三电容极板710之间连接的稳定性。

可选的，第一过孔段21的孔径小于第二过孔段22的孔径，沿第一无机绝缘层03至第一有机绝缘层04的方向，第二过孔20的孔径逐渐增大，使得导电材料在第二过孔20的孔壁上不易发生断层，保证第二电容极板510和第三电容极板710之间连接的稳定性。

可选的，第一过孔段21在衬底01上的正投影边缘与第二过孔段22在衬底01上的正投影边缘的间距大于或等于0.5μm。即第一过孔段21的孔径小于第二过孔段22的孔径，且第一过孔段21的孔径和第二过孔段22的孔径之差大于或等于0.5μm，能够改善由于第一过孔段21和第二过孔段22的孔径之差设置的不合适而导致导电材料在第二过孔20内断层，保证第二电容极板510和第三电容极板710之间连接的稳定性。

可选的，第一过孔段21的孔径大于或等于2.5μm。能够改善由于第一过孔段21过小而影响第二电容极板510和第三电容极板710之间连接的稳定性。

在一些可选的实施例中，第一导电层02和第四导电层07之间设置有第三绝缘层09，第二过孔20还包括位于第三绝缘层09的第三过孔段23，第三过孔段23在衬底01上的正投影位于第一过孔段21在衬底01上的正投影之内。

在这些可选的实施例中，第三过孔段23在衬底01上的正投影位于第一过孔段21在衬底01上的正投影之内，即第三过孔段23的孔径小于或等于第一过孔段21的孔径，能够改善导电材料在第二过孔20内易断层的问题，保证第二电容极板510和第三电容极板710之间连接的稳定性。

本申请第二方面的实施例还提供一种显示面板，包括上述任一第一方面实施例的阵列基板。由于本申请实施例提供的显示面板包括上述的阵列基板，因此本申请实施例提供的显示面板具有上述阵列基板所具有的有益效果，在此不再赘述。

请参阅图7，图7是本申请第三方面实施例提供的一种阵列基板的制备方法流程示意图。

如图7所示，本申请第三方面还提供一种阵列基板的制备方法，该阵列基板可以为上述任一实施例中的阵列基板。如图7并结合图1至图6所示，阵列基板的制备方法包括：

步骤S01：如图8所示，在衬底01上设置第一导电材料层并对第一导电材料层进行图案化处理形成包括第一电容极板210的第一导电层02。

步骤S02：如图9所示，在第一导电层02背离衬底01的一侧设置第一无机绝缘层03。

步骤S03：在第一无机绝缘层03背离第一导电层02的一侧设置第一有机绝缘材料层，第一有机绝缘材料层包括第一过孔区，第一过孔区在衬底01上的正投影与第一电容极板210在衬底01上的正投影至少部分交叠。

步骤S04：如图10所示，对第一有机绝缘材料层进行图案化处理形成第一有机绝缘层04，第一有机绝缘层04包括本体部410和位于第一过孔区形成第一过孔420。

步骤S05：如图11所示，在第一有机绝缘层04背离衬底01的一侧设置第二导电材料层并对第二导电材料层进行图案化处理形成包括第二电容极板510的第二导电层05，至少部分第二电容极板510位于第一过孔420。

在本申请实施例提供的制备方法中，首先在步骤S01中形成第一电容极板210，然后在步骤S02中制备第一无机绝缘层03，接着在步骤S03和步骤S04中制备第一过孔420。在制备第一过孔420时，由于第一无机绝缘层03的保护作用，能够避免图案化处理第一有机绝缘层04时过刻使得第一电容极板210由第一过孔420露出。此外，第一有机绝缘层04的厚度通常较厚，能够增加其他区域信号线沿厚度方向的间距，减小寄生电容。最后在步骤S05中制备第二电容极板510，位于第一过孔420内的第二电容极板510与第一电容极板210之间能够形成存储电容，第一过孔420能够减小第二电容极板510和第一电容极板210之间的间距，保证存储电容的容量。

在一些可选的实施例中，参考图12所示，在步骤S04中可以包括：

步骤S041：如图13所示，对第一有机绝缘材料层进行第一次图案化处理以在第一过孔区形成第一凹槽430。

步骤S042：如图14所示，对第一有机绝缘材料层进行第二次图案化处理以在第一凹槽430所在位置形成第一过孔420，非第一凹槽430所在位置形成本体部410。

在这些可选的实施例中，可以通过步骤S031和步骤S032两步图案化处理工艺在第一有机绝缘层04上形成第一过孔420，方便在图案化处理过程中精确控制第一过孔420的位置和尺寸。

如上，可选的，阵列基板还可以包括过孔连接的第一导电部10和第二导电部520，那么在步骤S05中还形成第二导电部520。本实施例以第一导电部10位于第三导电层06为例进行举例说明。那么在步骤S01之前还包括在衬底01上形成第三导电层06并对第三导电层06进行图案化处理获得第一导电部10。

此时，第三导电层06和第一导电层02之间的绝缘层上需要设置过孔，以使第一导电部10和第二导电部520相互连接。那么第一有机绝缘层04上既需要设置第一过孔420，还需要设置另外的过孔。

在一些可选的实施例中，第一有机绝缘材料层还包括第二过孔区，步骤S041还包括：如图15所示，在第二过孔区形成贯穿第一有机绝缘材料层的第三过孔440。在步骤S042中还包括：如图16所示，对第一有机绝缘材料层、和由第三过孔440露出的第一无机绝缘材料层进行刻蚀，以在第一凹槽430所在位置形成第一过孔420，非第一凹槽430所在位置形成本体部410，第一无机绝缘层03上形成与第三过孔440连通的第四过孔310。

例如，第一有机绝缘层04的图案化处理的工艺为激光刻蚀，在步骤S041中可以选用半刻蚀掩膜板，掩膜板具有第一开口区和第二开口区，第一开口区和第二开口区的透过率不同，在利用掩膜板对第一有机绝缘层04进行第一次图案化处理时，可以经由第一开口区形成第一凹槽430，第二开口区形成第三过孔440。

在本申请实施例中，对第一有机绝缘层04进行两步图案化处理能够同时形成第一过孔420、第三过孔440和第四过孔310，能够简化阵列基板的制备工艺，便于阵列基板的制备成型。

在另一些可选的实施例中，在步骤S042中还可以包括：如图17所示，对由第三过孔440露出的第一无机绝缘层03进行刻蚀形成与第三过孔440连通的第四过孔310；如图18所示，对第一有机绝缘材料层进行减薄处理以在第一凹槽430所在位置形成第一过孔420，非第一凹槽430所在位置形成本体部410。

在这些可选的实施例中，在步骤S042中分两步处理，首先由第三过孔440露出的第一无机绝缘层03进行刻蚀形成与第三过孔440连通的第四过孔310，使得第一导电部10和第二导电部520能够通过第三过孔440和第四过孔310过孔连接。然后对第一有机绝缘材料层进行减薄处理以在第一凹槽430所在位置形成第一过孔420，能够改善由于第一有机绝缘层04过厚导致的阵列基板尺寸过大。

可选的，当第一导电部10和第二导电部520之间还设置有除第一有机绝缘层04和第一无机绝缘层03之外的绝缘层(例如第二绝缘层08)，还在除第一有机绝缘层04和第一无机绝缘层03之外的绝缘层上开设第五过孔810，以使第一导电部10和第二导电部520能够过孔连接。

依照本申请如上文的实施例，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本申请的原理和实际应用，从而使所属技术领域技术人员能很好地利用本申请以及在本申请基础上的修改使用。本申请仅受权利要求书及其全部范围和等效物的限制。

Claims (10)

1.一种阵列基板，其特征在于，包括：

衬底；

第一导电层，位于所述衬底的一侧，所述第一导电层包括第一电容极板；

第一无机绝缘层，位于所述第一导电层背离所述衬底的一侧；

第一有机绝缘层，位于所述第一无机绝缘层背离所述第一导电层的一侧，所述第一有机绝缘层包括本体部和设置于所述本体部的第一过孔，所述第一过孔在所述衬底上的正投影与所述第一电容极板在所述衬底上的正投影至少部分交叠；

第二导电层，位于所述本体部背离所述第一无机绝缘层的一侧，所述第二导电层包括第二电容极板，至少部分所述第二电容极板位于所述第一过孔内。

2.根据权利要求1所述的阵列基板，其特征在于，所述第一过孔贯穿所述本体部设置，或者，所述第一过孔由所述本体部背离所述第一无机绝缘层的表面凹陷形成。

3.根据权利要求1所述的阵列基板，其特征在于，还包括：第一导电部，位于所述第一无机绝缘层背离所述第一有机绝缘层的一侧，所述第二导电层还包括位于所述本体部背离所述第一无机绝缘层一侧的第二导电部，所述第二导电部在所述衬底上的正投影和所述第一过孔在所述衬底上的正投影错位，所述第一导电部和所述第二导电部过孔连接；

优选的，所述第一导电部位于所述第一导电层，或者所述阵列基板还包括位于所述第一导电层背离所述第一无机绝缘层一侧的第三导电层，所述第一导电部位于所述第三导电层。

4.根据权利要求1所述的阵列基板，其特征在于，所述第一导电层还包括电压参考线和/或扇出线。

5.根据权利要求1所述的阵列基板，其特征在于，还包括：第四导电层，位于所述第一导电层朝向所述衬底一侧，所述第四导电层包括第三电容极板，所述第三电容极板和所述第二电容极板过孔连接；

优选的，所述第二导电层还包括第一信号线，所述第一信号线包括电压参考线和数据线中的至少一者，至少部分所述第一信号线位于所述第一有机绝缘层背离所述衬底的一侧；

优选的，所述阵列基板包括第一区和环绕至少部分所述第一区设置的第二区，所述第一电容极板、所述第二电容极板和所述第三电容极板位于所述第一区，至少部分所述第一信号线位于所述第二区，所述第一有机绝缘层位于所述第一区和所述第二区。

6.根据权利要求4所述的阵列基板，其特征在于，还包括：第二过孔，贯穿所述第一无机绝缘层和所述本体部设置，所述第三电容极板通过所述第二过孔与所述第二电容极板相互连接；

优选的，所述第二过孔包括位于所述第一无机绝缘层的第一过孔段和位于所述本体部的第二过孔段，所述第一过孔段在所述衬底上的正投影位于所述第二过孔段在所述衬底上的正投影之内；

优选的，所述第一过孔段在所述衬底上的正投影边缘与所述第二过孔段在所述衬底上的正投影边缘的间距大于或等于0.5μm；

优选的，所述第一过孔段的孔径大于或等于2.5μm；

优选的，所述第一导电层和所述第四导电层之间设置有第三绝缘层，所述第二过孔还包括位于所述第三绝缘层的第三过孔段，所述第三过孔段在所述衬底上的正投影位于所述第一过孔段在所述衬底上的正投影之内。

7.根据权利要求1所述的阵列基板，其特征在于，还包括像素电路，所述像素电路包括第一晶体管和第二晶体管，所述第一电容极板与所述第一晶体管的栅极连接，所述第二电容极板与驱动电源线连接，所述第一晶体管的第二级与所述第二晶体管的第一级连接，所述第一晶体管的第一级与所述驱动电源线连接，所述第二晶体管的第二级与所述第一晶体管的栅极连接，所述第二晶体管的栅极与第二扫描线连接，所述第二晶体管包括双栅晶体管；和/或

所述像素电路包括第一晶体管和第四晶体管，所述第一电容极板与第一晶体管的栅极连接，所述第二电容极板与驱动电源线连接，所述第一晶体管的第二级与像素电极连接，所述第一晶体管的第一级与所述驱动电源线连接，所述第四晶体管的第一级与电压参考线连接，所述第四晶体管的第二级与所述第一晶体管的栅极连接，所述第四晶体管的栅极与第一扫描线连接，所述第四晶体管包括双栅晶体管；

优选的，所述像素电路还包括第三晶体管，所述第三晶体管的第一级与数据信号线连接，所述第三晶体管的第二级与所述第一晶体管的第一级连接，所述第三晶体管的栅极与第二扫描线连接；

优选的，所述像素电路还包括第五晶体管，所述第五晶体管的栅极与第三扫描线或所述第一扫描线连接，所述第五晶体管的第一级与所述电压参考线连接，所述第五晶体管的第二级与所述像素电极连接；

优选的，所述像素电路还包括第六晶体管和第七晶体管，所述第六晶体管和所述第七晶体管的栅极与发光控制信号线连接，所述第六晶体管的第一级与所述驱动电源线连接，所述第六晶体管的第二级与所述第一晶体管的第一级连接，所述第七晶体管的第一级与所述第一晶体管的第二级连接，所述第七晶体管的第一级与所述像素电极连接。

8.一种显示面板，其特征在于，包括权利要求1-7任一项所述的阵列基板。

9.一种阵列基板的制备方法，其特征在于，包括：

在衬底上设置第一导电材料层并对第一导电材料层进行图案化处理形成包括第一电容极板的第一导电层；

在所述第一导电层背离所述衬底的一侧设置第一无机绝缘层；

在所述第一无机绝缘层背离所述第一导电层的一侧设置第一有机绝缘材料层，所述第一有机绝缘材料层包括第一过孔区，所述第一过孔区在所述衬底上的正投影与所述第一电容极板在所述衬底上的正投影至少部分交叠；

对所述第一有机绝缘材料层进行图案化处理形成第一有机绝缘层，所述第一有机绝缘层包括本体部和位于第一过孔区形成第一过孔；

在所述第一有机绝缘层背离所述衬底的一侧设置第二导电材料层并对所述第二导电材料层进行图案化处理形成包括第二电容极板的第二导电层，至少部分第二电容极板位于所述第一过孔。

10.根据权利要求9所述的制备方法，其特征在于，在对所述第一有机绝缘材料层进行图案化处理形成第一有机绝缘层，所述第一有机绝缘层包括本体部和位于第一过孔区形成第一过孔的步骤中：

对所述第一有机绝缘材料层进行第一次图案化处理以在所述第一过孔区形成第一凹槽；

对所述第一有机绝缘材料层进行第二次图案化处以在所述第一凹槽所在位置形成第一过孔，非所述第一凹槽所在位置形成所述本体部；

优选的，所述第一有机绝缘材料层还包括第二过孔区，在对所述第一有机绝缘材料层进行第一次图案化处理以形成第一凹槽的步骤中还包括：在所述第二过孔区形成贯穿所述第一有机绝缘材料层的第三过孔；

在对所述第一有机绝缘材料层进行第二次图案化处以在所述第一凹槽所在位置形成第一过孔，非所述第一凹槽所在位置形成所述本体部的步骤中：对所述第一有机绝缘材料层、和由所述第三过孔露出的所述第一无机绝缘材料层进行刻蚀，以在所述第一凹槽所在位置形成第一过孔，非所述第一凹槽所在位置形成所述本体部，所述第一无机绝缘层上形成与所述第三过孔连通的第四过孔；

或者，对由所述第三过孔露出的所述第一无机绝缘层进行刻蚀形成与所述第三过孔连通的第四过孔；

对所述第一有机绝缘材料层进行减薄处理以在所述第一凹槽所在位置形成第一过孔，非所述第一凹槽所在位置形成所述本体部。

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