CN116053239A - 一种多芯片组件的封装结构 - Google Patents
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Abstract
本发明提供了一种多芯片组件的封装结构，包括基岛，其上设有至少两个芯片固定区，且每个芯片固定区内分别能固定一个底层芯片，在需要底层芯片与基岛绝缘的芯片固定区内设有基板，且基板置于底层芯片与芯片固定区之间；在底层芯片上方，能粘接上层芯片，且上层芯片的面积小于底层芯片，底层芯片的焊窗置于上层芯片的周侧；沿基岛周侧设有多个管脚，底层芯片和上层芯片的焊窗通过金属线与其他的底层芯片和/或上层芯片的焊窗或管脚连接。本发明通过在基岛上设置多个芯片固定区的方式，使得多个芯片与基岛接触，增加了多个芯片在工作中的散热效率，同时利用基板将部分芯片与基岛之间进行绝缘，防止底层芯片与基岛导电连接。
Description
技术领域
本发明属于芯片封装技术领域，尤其是涉及一种多芯片组件的封装结构。
背景技术
在IC集成电路中，为了实现电器功能，需要多种芯片相互配合使用，此时，为了满足电路要求，需要通过多种相应的框架与芯片结合成相应的电路器件，使得芯片固定在电路中，现有的封装结构大多采用单芯片的封装形式，在使用多种芯片相互配合实现一种功能时，需要在电路板上额外的设置导线，实现各器件间的电路连接，如此一来，导致了各个器件之间的电阻增加，增加能耗和占地面积，同时器件之间的电流会增加芯片的电磁干扰，而部分多芯片通过MCOC结构进行封装，其将芯片叠加摞放的方式进行封装，多个芯片之间间隙较小，当芯片摞放较多时，会影响芯片的散热效率,而且在这种多芯片封装的生产中，在向框架上固定芯片和对芯片进行打线作业时，要求的精度也较高，因此对封装内的框架本身的稳定性要求也较高。
发明内容
有鉴于此，本发明旨在提出一种多芯片组件的封装结构，以对多芯片组件进行封装，提高底层芯片的散热效率。
为达到上述目的，本发明的技术方案是这样实现的：
一种多芯片组件的封装结构，包括
基岛，其上设有至少两个芯片固定区，且每个芯片固定区内分别能固定一个待封装的底层芯片，在需要底层芯片与基岛绝缘的芯片固定区内设有基板，且基板置于底层芯片与芯片固定区之间；
在底层芯片上方，能粘接上层芯片，且上层芯片的面积小于底层芯片，且底层芯片的焊窗置于上层芯片的周侧；
沿基岛周侧设有多个管脚，底层芯片和上层芯片的焊窗通过金属线与其他的底层芯片和/或上层芯片的焊窗或管脚电连接。
进一步的，所述基板为硅基材质，且基板下表面经过氧化处理，形成氧化硅层，且氧化硅层上涂抹有粘接胶，基板通过粘接胶和氧化硅层与基岛粘接。
进一步的，所述管脚一侧表面开有凹槽，另一侧表面电镀有导电层，上层芯片或底层芯片的焊窗与管脚连接的金属线的端部置于管脚的凹槽内，并通过粘接胶固定，且封装用的封装介质能进入凹槽内。
进一步的，所述芯片固定区为两块，所述底层芯片有两片，且底层芯片分别置于一个芯片固定区内，在其中一个芯片固定区上方固设有基板，其中一个底层芯片固设于基板上，且上层芯片粘接在该底层芯片上。
进一步的，基板与基岛之间、基岛与底层芯片之间、底层芯片与基板之间以及底层芯片与上层芯片之间通过粘接胶固定。
进一步的，所述基岛边角处向外延伸出连接筋，且连接筋的外端设有两根连接脚，每个连接脚与基岛周边相邻的框架连接。
进一步的，所述连接脚基岛周边相邻的框架连接的位置向内收缩形成薄弱部。
进一步的，与连接筋相邻的管脚的边角处开有倒角，使得管脚与连接筋之间形成安全间隙。
相对于现有技术，本发明所述的一种多芯片组件的封装结构具有以下优势：
本发明通过在基岛上设置多个芯片固定区的方式，使得多个芯片能同时与基岛接触，增加了多个芯片的在工作中的散热效率，提高了安全性能，同时利用基板将部分芯片与基岛之间进行绝缘，防止底层芯片通过基岛误电连接；同时通过这种封装方式，缩短了各芯片之间的间距，降低了占地面积、电路损耗，电磁干扰，使得芯片的功能可以更充分的发挥，同时提高了产品的安全性；
采用将基板表面进行氧化处理，使得粘接胶中的游离态的水被吸附成化学态的水，提高基板与金属基岛之间的粘合强度；
采用将基岛边角处的连接筋设置两个连接脚，分别连接基岛周边的两根固定条，且在连接脚外端形成薄弱部，在方便分割剪切的同时保证了连接筋与固定条的连接强度，从而防止在基岛上固定芯片和打线的过程中，基岛发生偏移，使得基岛保持平整。
附图说明
构成本发明的一部分的附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为芯片固定在芯片固定框架上的示意图；
图2为展示芯片与芯片固定框架层状关系的示意图；
图3为生产中芯片固定框架与周边相邻的芯片固定框架连接结构示意图；
图4为芯片固定框架与周边相邻的芯片固定框架连接结构放大示意图；
图5为芯片规定框架结构示意图。
附图标记说明：
1-生产固定框；11-固定条；2-芯片固定框架；21-基岛；211-芯片固定区；212-基板；213-底层芯片；214-上层芯片；215-连接筋；216-连接脚；217-薄弱部；22-管脚；221-凹槽；23-安全间隙；3-粘接胶。
具体实施方式
需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本发明中的具体含义。
下面将参考附图并结合实施例来详细说明本发明。
如图1和图2所示，本发明所述的多芯片组件的封装结构，包括基岛21，其上设有至少两个芯片固定区211，且每个芯片固定区211内分别能固定一个待封装的底层芯片213，在需要底层芯片213与基岛21绝缘的芯片固定区211内设有基板212，且基板212置于底层芯片213与芯片固定区211之间,通过基板212断绝底层芯片213与基岛21的电连接，从而防止底层芯片213的管脚22通过基岛21与不应相连接的其他底层芯片213的管脚22电连接，同时为了保证基板212的绝缘效果，以及和铜制的基岛21的连接可靠性，所述基板212为硅基材质，且基板212下表面经过氧化处理，形成氧化硅层，所述氧化硅层为Si+SiOx+SiyOz混合物，从而使得基板212能更好的与基岛21贴合，示例性的，其中x可以为1或2、y可以为2、z可以为6；即混合物中可以为二氧化硅、一氧化硅、硅和硅酸中的几种混合而成，且氧化硅层上涂抹有粘接胶3，通过氧化硅层将粘接胶3内游离态的水吸附形成化学态的水，从而提高粘接效率和粘接效果，基板212通过粘接胶3和氧化硅层与基岛21粘接，在基板212上表面，同样涂抹有粘接胶3，所述底层芯片213通过粘接胶3与基板212连接。
在底层芯片213上方，能粘接上层芯片214，且上层芯片214的面积小于底层芯片213，且底层芯片213的焊窗置于上层芯片214的周侧；使得上层芯片214的焊窗与底层芯片213的焊窗能通过打线连接，在本实施例中，打线所用的为金线，根据需要以及工艺要求，同样可以采用银线、铜线等金属丝进行打线连接；同样，在多个底层芯片213之间，同样可以用打线的方式将底层芯片213之间进行电连接；在基岛21周侧，设有多个管脚22，上层芯片214的焊窗和底层芯片213的焊窗同样能通过打线的方式与相应的管脚22连接，且为了连接可靠，在管脚22与金属丝连接的一侧表面上开有凹槽221，打线的金属丝的端部置于凹槽221内，在封装过程中，封装介质为环氧树脂，环氧树脂能进入凹槽221内，从而提高产品内的金属丝与管脚22的结合强度，防止金属丝与管脚22分离；管脚22的另一侧表面电镀有导电层，所述基岛21背离底层芯片213的一侧表面同样电镀有导电层，通过导电层与外部的电路连接，使得芯片与外部电路接通，实现芯片各自的作用。
具体的，在本实施例中，所述芯片固定区211为两块，所述底层芯片213有两片，且底层芯片213分别置于一个芯片固定区211内，在其中一个芯片固定区211上方固设有基板212，其中一个底层芯片213固设于基板212上，且上层芯片214粘接在该底层芯片213上，基板212与基岛21之间、基岛21与底层芯片213之间、底层芯片213与基板212之间以及底层芯片213与上层芯片214之间通过粘接胶3固定。
结合图3、图4和图5所示，在生产过程中，为了提高效率，会将多个基岛21和管脚22所组成的芯片固定框架2置于一个生产固定框1内，具体的，所述生产固定框1内固设有一张铜片，在生产固定框1内通过冲压等方式将铜片分割成多个芯片固定框架2，且其中的芯片固定框架2矩阵分布，为了提高芯片固定和打线过程中基岛21和管脚22所组成的芯片固定框架2的强度，确保芯片固定框架2的平整，同时防止分割过程中造成框架边缘卷边，在基岛21的边角处向外延伸出连接筋215，所述连接筋215的外端设有两根连接脚216，且连接脚216的外端与管脚22的外端平齐，使得连接脚216能与相邻的芯片固定框架2连接，具体的，所述生产固定框1内设有多根固定条11，且固定条11相互结合成网状布置，且固定条11相互平行或垂直，每根固定条11置于两相邻的芯片固定框架2之间，两相邻的芯片固定框架2的基岛21通过固定条11和连接脚216相互连接，所述连接脚216和管脚22与固定条11连接，且连接脚216和管脚22与固定条11连接的部分向内收拢形成薄弱部217，同一根连接筋215上的连接脚216相互垂直，且每根连接脚216的长度方向与其所连接的固定条11相互垂直，通过薄弱部217降低连接脚216端部的强度，以便于剪切，同时通过在连接筋215的外端设置两个连接脚216分别与两根固定条11连接，从而加强了每根连接筋215与固定条11的连接强度，确保打线和粘胶过程中基岛21平稳，与连接筋215相邻的管脚22在靠近连接筋215的边角处开有倒角，使得管脚22与连接筋215之间形成安全间隙23。
在生产中，先将处理后的基板212通过粘接胶3固定在基岛21上预定的芯片固定区211内，之后在剩余的芯片固定区211和基板212上通过粘接胶3固定底层芯片213，再在预定的底层芯片213的上方通过粘接胶3固定上层芯片214，在对需要实现连接的底层芯片213和上层芯片214的焊窗进行打线，在此过过程中，四根连接筋215以及其端部的八个连接脚216与固定条11连接，防止基岛21出现倾斜和偏移，连接之后通过封装介质进行封装，利用分割机器将生产固定框1内的封装后的产品进行切割；在切割过程中，对于一个产品内部的连接筋215而言，每次切割将切断一根连接筋215上的连接脚216，且每个连接脚216也仅会受到一次剪切，防止多次剪切造成固定条11与连接筋215的连接处发生扭曲，影响封装产品质量。
同时，通过将多个芯片封装在一个产品内，缩短了芯片之间的电路连接间距，降低了线路损耗和电磁干扰，使得产品更节能；在减少了产品占地的同时，提高了内部芯片的散热效率，使得芯片的运行更安全，可以更好的发挥芯片性能。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (9)
1.一种多芯片组件的封装结构，其特征在于：包括
基岛，其上设有至少两个芯片固定区，且每个芯片固定区内分别能固定一个底层芯片，在需要底层芯片与基岛绝缘的芯片固定区内设有基板，且基板置于底层芯片与芯片固定区之间；
在底层芯片上能粘接上层芯片，且上层芯片的面积小于底层芯片，底层芯片的焊窗置于上层芯片的周侧；
沿基岛周侧设有多个管脚，底层芯片和上层芯片的焊窗通过金属线与其他的底层芯片和/或上层芯片的焊窗或管脚电连接。
2.根据权利要求1所述的一种多芯片组件的封装结构，其特征在于：所述基板为硅基材质，且基板下表面经过氧化处理，形成氧化硅层，且氧化硅层上涂抹有粘接胶，基板通过粘接胶和氧化硅层与基岛粘接。
3.根据权利要求1所述的一种多芯片组件的封装结构，其特征在于：所述管脚一侧表面开有凹槽，另一侧表面电镀有导电层，上层芯片或底层芯片的焊窗与管脚连接的金属线的端部置于管脚的凹槽内，并通过粘接胶固定，且封装用的封装介质能进入凹槽内。
4.根据权利要求1所述的一种多芯片组件的封装结构，其特征在于：所述芯片固定区为两块，所述底层芯片有两片，且底层芯片分别置于一个芯片固定区内，在其中一个芯片固定区上方固设有基板，其中一个底层芯片固设于基板上，且上层芯片粘接在基板上的底层芯片上。
5.根据权利要求1所述的一种多芯片组件的封装结构，其特征在于：基板与基岛之间、基岛与底层芯片之间、底层芯片与基板之间以及底层芯片与上层芯片之间通过粘接胶固定。
6.根据权利要求1所述的一种多芯片组件的封装结构，其特征在于：基岛及其周侧的管脚组合形成芯片固定框架，且多个芯片固定框架矩阵排列，每相邻的两芯片固定框架之间设有一根固定条，基岛边角处向外延伸出连接筋，且连接筋的外端设有两根连接脚，每个连接脚与其相邻的固定条连接。
7.根据权利要求6所述的一种多芯片组件的封装结构，其特征在于：连接脚与固定条连接的位置向内收缩形成薄弱部。
8.根据权利要求6所述的一种多芯片组件的封装结构，其特征在于：与连接筋相邻的管脚的边角处开有倒角，使得管脚与连接筋之间形成安全间隙。
9.根据权利要求6所述的一种多芯片组件的封装结构，其特征在于：所述固定条的长度方向与连接脚的长度方向相垂直。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116825745A (zh) * | 2023-08-31 | 2023-09-29 | 中科华艺(天津)科技有限公司 | 一种双芯片结构的mtcmos封装结构 |
| CN119560392A (zh) * | 2025-01-21 | 2025-03-04 | 中科华艺(天津)科技有限公司 | 一种在芯片同一焊窗上打多根线的方法及封装结构 |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621272A (ja) * | 1992-06-30 | 1994-01-28 | Matsushita Electron Corp | 半導体装置 |
| KR20100112072A (ko) * | 2009-04-08 | 2010-10-18 | 삼성테크윈 주식회사 | 리드프레임 제조 방법과 그에 따른 리드프레임 및 반도체패키지 제조 방법과 그에 따른 반도체패키지 |
| JP2012084780A (ja) * | 2010-10-14 | 2012-04-26 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN103928448A (zh) * | 2013-01-16 | 2014-07-16 | 英飞凌科技股份有限公司 | 芯片装置和用于制造芯片装置的方法 |
| CN105161475A (zh) * | 2015-08-19 | 2015-12-16 | 天水华天科技股份有限公司 | 带有双圈焊凸点的无引脚csp堆叠封装件及其制造方法 |
| CN106898591A (zh) * | 2015-12-21 | 2017-06-27 | 深圳市中兴微电子技术有限公司 | 一种散热的多芯片框架封装结构及其制备方法 |
| CN206532771U (zh) * | 2017-02-23 | 2017-09-29 | 江苏盐芯微电子有限公司 | 散热型半导体器件 |
| US20200211933A1 (en) * | 2018-12-31 | 2020-07-02 | Texas Instruments Incorporated | Leadframe die pad with partially-etched groove between through-hole slots |
| CN115084118A (zh) * | 2021-03-12 | 2022-09-20 | 华东科技股份有限公司 | 系统级封装 |
| CN218414568U (zh) * | 2022-10-09 | 2023-01-31 | 江苏华创微系统有限公司 | 倒装芯片与底层芯片的堆叠结构 |
-
2023
- 2023-04-03 CN CN202310339862.6A patent/CN116053239B/zh active Active
Patent Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0621272A (ja) * | 1992-06-30 | 1994-01-28 | Matsushita Electron Corp | 半導体装置 |
| KR20100112072A (ko) * | 2009-04-08 | 2010-10-18 | 삼성테크윈 주식회사 | 리드프레임 제조 방법과 그에 따른 리드프레임 및 반도체패키지 제조 방법과 그에 따른 반도체패키지 |
| JP2012084780A (ja) * | 2010-10-14 | 2012-04-26 | Renesas Electronics Corp | 半導体装置の製造方法 |
| CN103928448A (zh) * | 2013-01-16 | 2014-07-16 | 英飞凌科技股份有限公司 | 芯片装置和用于制造芯片装置的方法 |
| CN105161475A (zh) * | 2015-08-19 | 2015-12-16 | 天水华天科技股份有限公司 | 带有双圈焊凸点的无引脚csp堆叠封装件及其制造方法 |
| CN106898591A (zh) * | 2015-12-21 | 2017-06-27 | 深圳市中兴微电子技术有限公司 | 一种散热的多芯片框架封装结构及其制备方法 |
| CN206532771U (zh) * | 2017-02-23 | 2017-09-29 | 江苏盐芯微电子有限公司 | 散热型半导体器件 |
| US20200211933A1 (en) * | 2018-12-31 | 2020-07-02 | Texas Instruments Incorporated | Leadframe die pad with partially-etched groove between through-hole slots |
| CN115084118A (zh) * | 2021-03-12 | 2022-09-20 | 华东科技股份有限公司 | 系统级封装 |
| CN218414568U (zh) * | 2022-10-09 | 2023-01-31 | 江苏华创微系统有限公司 | 倒装芯片与底层芯片的堆叠结构 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116825745A (zh) * | 2023-08-31 | 2023-09-29 | 中科华艺(天津)科技有限公司 | 一种双芯片结构的mtcmos封装结构 |
| CN116825745B (zh) * | 2023-08-31 | 2023-12-08 | 中科华艺(天津)科技有限公司 | 一种双芯片结构的mtcmos封装结构 |
| CN119560392A (zh) * | 2025-01-21 | 2025-03-04 | 中科华艺(天津)科技有限公司 | 一种在芯片同一焊窗上打多根线的方法及封装结构 |
| CN119560392B (zh) * | 2025-01-21 | 2025-04-15 | 中科华艺(天津)科技有限公司 | 一种在芯片同一焊窗上打多根线的方法及封装结构 |
Also Published As
| Publication number | Publication date |
|---|---|
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