CN115938415A

CN115938415A - 页缓冲器、包括页缓冲器的存储器装置及其操作方法

Info

Publication number: CN115938415A
Application number: CN202210196194.1A
Authority: CN
Inventors: 文映朝; 郭东勋
Original assignee: SK Hynix Inc
Current assignee: SK Hynix Inc
Priority date: 2021-08-09
Filing date: 2022-03-01
Publication date: 2023-04-07
Also published as: KR20230022746A; US20230039585A1; US11948645B2

Abstract

本申请涉及页缓冲器、包括页缓冲器的存储器装置及其操作方法。提供了电子装置，并且更具体地，页缓冲器。该页缓冲器包括：感测节点，其被配置为感测联接至存储器单元的位线的电位；预充电电路，其联接至感测节点并被配置为在对存储器单元的评估操作期间将感测节点的电位预充电至第一电压；放电电路，其联接至感测节点并且被配置为将感测节点的电位从第一电压放电至第二电压；以及锁存器电路，其联接至放电电路并被配置为在感测节点的电位被放电到第二电压并且经过了预定时段之后，基于感测节点的电位与参考电压的比较结果在其内存储从存储器单元感测到的数据。

Description

页缓冲器、包括页缓冲器的存储器装置及其操作方法

技术领域

本公开的各种实施方式总体上涉及电子装置，并且更具体地，涉及页缓冲器、包括页缓冲器的存储器装置以及该存储器装置的操作方法。

背景技术

储存装置可以响应于诸如计算机或智能电话之类的主机装置的控制而存储数据。储存装置可以包括存储数据的存储器装置和控制存储器装置的存储器控制器。通常，存在两种类型的存储器装置：易失性存储器装置和非易失性存储器装置。

易失性存储器装置可以仅在向其供电时存储数据，而在不供电时其中所存储的数据可以丢失。易失性存储器装置的示例包括静态随机存取存储器(SRAM)装置和动态随机存取存储器(DRAM)装置。

即使供电中断或被阻断，非易失性存储器装置也可以保留所存储的数据。非易失性存储器装置的示例包括只读存储器(ROM)装置、可编程ROM(PROM)装置、电可编程ROM(EPROM)装置、电可擦除可编程ROM(EEPROM)装置、闪存装置等。

发明内容

本公开的各种实施方式涉及在读取操作或验证操作期间减轻位线电压的过冲(overshoot)并且减少评估时间的页缓冲器及包括该页缓冲器的存储器装置。

根据本公开的实施方式，一种页缓冲器可以包括：感测节点，其被配置为感测联接至存储器单元的位线的电位；预充电电路，其联接至感测节点并被配置为在对存储器单元的评估操作期间将感测节点的电位预充电至第一电压；放电电路，其联接至感测节点并且被配置为将感测节点的电位从第一电压放电至第二电压；以及锁存器电路，其联接至放电电路并被配置为在感测节点的电位被放电到第二电压并且经过了预定时段之后，基于感测节点的电位与参考电压的比较结果在其内存储从存储器单元感测到的数据，其中，评估操作是通过将感测节点的电位与参考电压进行比较并且感测阈值电压来感测存储器单元的阈值电压的操作。

根据本公开的实施方式，一种存储器装置可以包括：多个存储器单元；外围电路，其包括通过位线联接至多个存储器单元的多个页缓冲器并且被配置为对多个存储器单元当中的被选存储器单元执行读取操作；以及控制逻辑，其被配置为控制外围电路以在读取操作期间感测被选存储器单元中存储的数据，其中，多个页缓冲器中的每一个包括：第一开关，其联接在联接至存储器单元的位线与第一感测节点之间；第二开关，其联接在第一感测节点与第二感测节点之间；预充电电路，其联接至第一感测节点和第二感测节点并且被配置为在读取操作的位线预充电操作期间将位线预充电至预充电电压并且被配置为在读取操作的评估操作期间将第二感测节点预充电至第一电压；放电电路，其联接至第二感测节点并且被配置为在评估操作期间将第二感测节点的电位从第一电压放电到第二电压；以及锁存器电路，其联接至放电电路和第二感测节点，并且被配置为在第二感测节点的电位被放电至第二电压并经过了预定时段之后，基于第二感测节点的电位与参考电压的比较结果，在其内存储被选存储器单元的数据。

根据本公开的实施方式，一种操作存储器装置的方法可以包括：将联接至存储器单元的位线预充电至预充电电压；将联接至位线的感测节点的电位预充电至第一电压；将感测节点的电位从第一电压放电至第二电压；以及在感测节点的电位被放电至第二电压并且经过了预定时段之后，基于感测节点的电位与参考电压的比较结果，将存储器单元的数据存储在锁存器电路中，其中第一电压是用于对感测节点进行预充电以感测存储器单元的阈值电压的默认电压。

附图说明

图1是例示根据本公开的实施方式的储存装置的图；

图2是例示根据本公开的实施方式的图1所示的存储器装置的结构的图；

图3A是例示根据本公开的实施方式的页缓冲器的构造和操作的图；

图3B是例示根据本公开的实施方式的页缓冲器的构造和操作的图；

图4A是例示根据本公开的实施方式的在位线的预充电期间的过冲的图；

图4B是例示根据本公开的实施方式的减轻过冲的图；

图5是例示根据本公开的实施方式的读取操作的图；

图6是例示根据本公开的实施方式的在读取操作期间的评估时间的调整的图；

图7是例示根据本公开的实施方式的在读取操作期间根据联接至第二感测节点的晶体管的放电效果的图；以及

图8是例示根据本公开的实施方式的存储器单元的读取操作的流程图。

具体实施方式

在本公开的以下实施方式的上下文中公开了本公开的具体结构性特征和功能性特征。然而，本公开可以不同于本文所公开地配置、布置或施行。因此，本公开不限于任何特定实施方式，也不限于任何特定细节。此外，贯穿说明书，对“实施方式”、“另一实施方式”等的引用不一定仅指一个实施方式，并且对任何这样短语的不同引用不一定指相同的实施方式。此外，不定冠词(即，“a(一)”或“an(一个)”)的使用表示一个或更多个，除非明显旨在仅一个。类似地，术语“包括”、“包含”、“具有”等当在本文中使用时不排除除了所提及的元件之外存在或添加一个或更多个其它元件。

应当理解，附图是所描述的装置的简化示意图示，并且可能不包括公知的细节以避免模糊本发明的特征。

还应当注意，存在于一个实施方式中的特征可以与另一实施方式的一个或更多个特征一起使用，而不脱离本发明的范围。

还要注意的是，在各个附图中，相似的附图标记指代相似的元件。

在下文中，将参照附图详细描述本公开的各种实施方式。

图1是例示根据本公开的实施方式的储存装置50的图。

参照图1，储存装置50可以包括存储器装置100和控制存储器装置100的操作的存储器控制器200。储存装置50可以响应于主机的控制来存储数据。主机的示例可以包括蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏播放器、TV、平板PC或车载信息娱乐系统。

根据对应于与主机的通信方法的主机接口，储存装置50可以被制造为各种类型的储存装置中的一种。储存装置50可以被配置为诸如固态驱动器(SSD)；多媒体卡(MMC)、嵌入式MMC(eMMC)、缩减尺寸的MMC(RS-MMC)和微型MMC形式的多媒体卡；安全数字(SD)卡、迷你SD卡或微型SD卡形式的安全数字卡；通用串行总线(USB)储存装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型储存装置、外围组件互连(PCI)卡型储存装置、PCI快速(PCI-e)卡型储存装置、紧凑型闪存(CF)卡、智能媒体卡和记忆棒之类的各种类型的储存装置中的一种。

储存装置50可以被制造为各种类型的封装件中的一种。例如，储存装置50可以被制造为诸如层叠式封装(POP)、系统级封装(SIP)、片上系统(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)之类的各种封装类型中的一种。

存储器装置100可以存储数据。存储器装置100可以响应于存储器控制器200的控制而操作。存储器装置100可以包括存储器单元阵列，该存储器单元阵列包括存储数据的多个存储器单元。存储器单元阵列可以包括多个存储块。每个存储块可以包括多个存储器单元。每个存储块可以包括多个页。根据实施方式，页可以是用于在存储器装置100中存储数据或读取存储器装置100中所存储的数据的单位。存储块可以是用于擦除数据的单位。根据实施方式，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻式随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻式随机存取存储器(MRAM)、铁电式随机存取存储器(FRAM)或自旋转移力矩随机存取存储器(STT-RAM)。通过示例的方式，在以下描述的上下文中，存储器装置100是NAND闪存。

存储器装置100可以从存储器控制器200接收命令和地址，并且访问存储器装置100的存储器单元阵列中的由地址所选择的区域。也就是说，存储器装置100可以对响应于地址而选择的区域执行与命令相对应的操作。例如，存储器装置100可以执行写入操作(或编程操作)、读取操作和擦除操作。在编程操作期间，存储器装置100可以将数据编程到由地址所选择的区域中。在读取操作期间，存储器装置100可以从由地址所选择的区域读取数据。在擦除操作期间，存储器装置100可以从由地址所选择的区域中擦除数据。

存储器控制器200可以控制储存装置50的一般操作。

当向储存装置50供电时，存储器控制器200可以执行诸如固件(FW)之类的指令。当存储器装置100是闪存装置时，存储器控制器200可以执行诸如闪存转换层(FTL)之类的固件以用于控制主机与存储器装置100之间的通信。

根据实施方式，存储器控制器200可以从主机接收数据和逻辑块地址(LBA)，并且将LBA转换成指示存储器装置100中要存储数据的存储器单元的地址的物理块地址(PBA)。

存储器控制器200可以响应于来自主机的请求而控制存储器装置100以执行编程操作、读取操作或擦除操作。在编程操作期间，存储器控制器200可以向存储器装置100提供编程命令、PBA和数据。在读取操作期间，存储器控制器200可以向存储器装置100提供读取命令和PBA。在擦除操作期间，存储器控制器200可以向存储器装置100提供擦除命令和PBA。

根据实施方式，存储器控制器200可以在无需接收来自主机的请求的情况下自主地生成编程命令、地址和数据，并将它们发送给存储器装置100。例如，存储器控制器200可以向存储器装置100提供命令、地址和数据，以执行诸如用于损耗均衡的编程操作和用于垃圾收集的编程操作之类的后台操作。

根据实施方式，存储器控制器200可以控制至少两个存储器装置100。存储器控制器200可以根据交错方案来控制存储器装置100以提高操作性能。

主机可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、PCI快速(PCI-e)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、带寄存器的DIMM(RDIMM)和轻载DIMM(LRDIMM)之类的各种通信标准或接口中的至少一种与储存装置50通信。

图2是例示根据本公开的实施方式的图1所示的存储器装置100的结构的图。

参照图2，存储器装置100可以包括存储器单元阵列110、外围电路120和控制逻辑130。

存储器单元阵列110可以包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可以通过行线RL联接至地址解码器121。多个存储块BLK1至BLKz可以通过位线BL1至BLm联接至读写电路123。多个存储块BLK1至BLKz中的每一个可以包括多个存储器单元。根据实施方式，多个存储器单元可以是非易失性存储器单元。在多个存储器单元当中，联接至相同字线的存储器单元可以被定义为一个物理页。换句话说，存储器单元阵列110可以包括多个物理页。

存储器装置100的每个存储器单元可以是存储一位数据的单级单元(SLC)、存储两位数据的多级单元(MLC)、存储三位数据的三级单元(TLC)、或存储四位数据的四级单元(QLC)。

外围电路120可以包括地址解码器121、电压发生器122、读写电路123、和数据输入/输出电路124。

外围电路120可以驱动存储器单元阵列110。例如，外围电路120可以驱动存储器单元阵列110以执行编程操作、读取操作和擦除操作。

地址解码器121可以通过行线RL联接至存储器单元阵列110。行线RL可以包括漏极选择线、字线、源极选择线和公共源极线。根据本公开的实施方式，字线可以包括正常字线和虚设字线。根据本公开的实施方式，行线RL还可以包括管道选择线。

地址解码器121可以被配置为响应于控制逻辑130的控制而操作。地址解码器121可以从控制逻辑130接收地址ADDR。

地址解码器121可以被配置为对接收的地址ADDR中的块地址进行解码。地址解码器121可以根据解码的块地址在存储块BLK1至BLKz当中选择至少一个存储块。地址解码器121可以被配置为对接收到的地址ADDR当中的行地址进行解码。地址解码器121可以根据解码的行地址通过向至少一条字线施加从电压发生器122提供的电压而选择被选存储块的至少一条字线。

在编程操作期间，地址解码器121可以向被选字线施加编程电压，并且向未选字线施加比编程电压具有更低电平的通过电压。在编程验证操作期间，地址解码器121可以向被选字线施加验证电压，并且向未选字线施加比验证电压具有更高电平的验证通过电压。

在读取操作期间，地址解码器121可以向被选字线施加读取电压，并且向未选字线施加比读取电压具有更高电平的通过电压。

根据本公开的实施方式，可以以存储块为单位执行存储器装置100的擦除操作。在擦除操作期间输入到存储器装置100的地址ADDR可以包括块地址。地址解码器121可以解码块地址并响应于经解码的块地址而选择一个存储块。在擦除操作期间，地址解码器121可以向联接至被选存储块的字线施加接地电压。

根据本公开的实施方式，地址解码器121可以被配置为对接收的地址ADDR中的列地址进行解码。经解码的列地址可以被传送给读写电路123。例如，地址解码器121可以包括诸如行解码器、列解码器和地址缓冲器之类的组件。

电压发生器122可以被配置为通过使用提供给存储器装置100的外部电源电压来生成多个电压。电压发生器122可以响应于控制逻辑130的控制而操作。

根据实施方式，电压发生器122可以通过调整外部电源电压来生成内部电源电压。由电压发生器122生成的内部电源电压可以用作存储器装置100的操作电压。

根据实施方式，电压发生器122可以通过使用外部电源电压或内部电源电压来生成多个电压。电压发生器122可以被配置为生成存储器装置100所需的各种电压。例如，电压发生器122可以生成多个擦除电压、多个编程电压、多个通过电压、多个被选读取电压和多个未选读取电压。

电压发生器122可以包括接收内部电源电压以生成具有各种电压电平的多个电压的多个泵送电容器，并且可以通过响应于控制逻辑130的控制而选择性地激活多个泵送电容器来生成多个电压。

所生成的多个电压可以由地址解码器121提供给存储器单元阵列110。

读写电路123可以包括可以第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm可以以一对一方式通过第一位线BL1至第m位线BLm联接至存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm可以响应于控制逻辑130的控制而操作。

第一页缓冲器PB1至第m页缓冲器PBm可以与数据输入/输出电路124通信数据DATA。在编程操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。

在编程操作期间，当向被选字线施加编程电压时，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm向被选存储器单元传送通过数据输入/输出电路124接收的要存储的数据DATA。可以根据所传送的数据DATA来编程被选页的存储器单元。联接至被施加以编程许可电压(例如，接地电压)的位线的存储器单元可以具有增加的阈值电压。可以保持联接至被施加以编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可以通过位线BL1至BLm读取被选存储器单元中存储的数据DATA。

在读取操作期间，读写电路123可以通过位线BL1至BLm从被选页的存储器单元读取数据DATA，并且可以将读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。

在擦除操作期间，读写电路123可以使位线BL1至BLm浮置。根据实施方式，读写电路123可以包括列选择电路。

数据输入/输出电路124可以通过数据线DL联接至第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124可以响应于控制逻辑130的控制而操作。

数据输入/输出电路124可以包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可以从外部控制器(未示出)接收要存储的数据DATA。在读取操作期间，数据输入/输出电路124可以向外部控制器输出从读写电路123中的第一页缓冲器PB1至第m页缓冲器PBm所传送的数据DATA。

在读取操作或验证操作期间，感测电路125可以响应于由控制逻辑130生成的允许位VRYBIT信号来生成参考电流，并且可以通过将从读写电路123接收的电压VPB与通过参考电流生成的参考电压进行比较来向控制逻辑130输出通过或失败信号PASS/FAIL。

控制逻辑130可以联接至地址解码器121、电压发生器122、读写电路123、数据输入/输出电路124和感测电路125。控制逻辑130可以被配置为控制存储器装置100的一般操作。控制逻辑130可以响应于从外部装置传送的命令CMD而操作。

控制逻辑130可以通过响应于命令CMD和地址ADDR而生成各种信号来控制外围电路120。例如，响应于命令CMD和地址ADDR，控制逻辑130可以生成操作信号OPSIG、地址ADDR、读写电路控制信号PBSIGNALS以及允许位VRYBIT。控制逻辑130可以向电压发生器122输出操作信号OPSIG，向地址解码器121输出地址ADDR，向读写电路123输出读写电路控制信号PBSIGNALS，并且向感测电路125输出允许位VRYBIT。另外，控制逻辑130可以响应于从感测电路125输出的通过或失败信号PASS/FAIL来确定验证操作是通过还是失败。

图3A是例示根据本公开的实施方式的页缓冲器的构造和操作的图。

参照图3A，页缓冲器PB1可以通过位线BL联接至存储器单元。页缓冲器PB1可以包括第一晶体管T1至第四晶体管T4以及第六晶体管T6至第十二晶体管T12。第一晶体管T1、第二晶体管T2和第七晶体管T7可以是P-MOS晶体管。第三晶体管T3、第四晶体管T4和第六晶体管T6以及第八晶体管T8至第十二晶体管T12可以是N-MOS晶体管。每个晶体管可以响应于施加到其栅极的信号而导通或截止。

页缓冲器PB1可以包括预充电电路301、位线联接控制电路302、放电电路303和锁存器电路304。预充电电路301可以通过第一感测节点CSO和第二感测节点SO联接至位线联接控制电路302。预充电电路301可以通过第一节点QS联接至锁存器电路304。

位线联接控制电路302可以联接至位线BL。位线联接控制电路302可以通过第一感测节点CSO和第二感测节点SO联接至预充电电路301。位线联接控制电路302可以通过第二感测节点SO联接至放电电路303。位线联接控制电路302可以通过第二感测节点SO联接至锁存器电路304。

放电电路303可以通过第二感测节点SO联接至位线联接控制电路302。放电电路303可以通过第一节点QS联接至锁存器电路304。

锁存器电路304可以通过第一节点QS联接至放电电路303。锁存器电路304可以通过第二感测节点SO联接至位线联接控制电路302。

预充电电路301可以包括第一晶体管T1、第二晶体管T2、第七晶体管T7和第八晶体管T8。更具体地，第七晶体管T7可以由预感测信号SA_PRE_N控制。第八晶体管T8可以由第一预充电信号SA_CSOC控制。第一晶体管T1可以由第一节点QS的电位控制。第一节点QS的电位可以指示锁存器中存储的数据值。第二晶体管T2可以由第二预充电信号SA_PRECH_N控制。

预充电电路301可以响应于第一预充电信号SA_CSOC和预感测信号SA_PRE_N而执行对第一感测节点CSO进行预充电的操作。当第六晶体管T6被页缓冲器感测信号PBSENSE导通时，位线BL可以被预充电。预充电电路301可以响应于第一节点QS的电位和第二预充电信号SA_PRECH_N而执行对第二感测节点SO进行预充电的操作。

位线联接控制电路302可以包括第六晶体管T6和第九晶体管T9。更具体地，第六晶体管T6可以由页缓冲器感测信号PBSENSE控制。第九晶体管T9可以由控制信号SA_SENSE控制。

可以通过响应于页缓冲器感测信号PBSENSE而使联接至第一感测节点CSO的第六晶体管T6导通来对联接至存储器单元的位线BL进行预充电。通过第九晶体管T9被控制信号SA_SENSE导通，第一感测节点CSO可以联接至第二感测节点SO。

放电电路303可以包括第三晶体管T3和第四晶体管T4。更具体地，第四晶体管T4可以由第一放电信号DSCH_1控制。第三晶体管T3可以由第一节点QS的电位控制。第一节点QS的电位可以指示锁存器中存储的数据值。

锁存器电路304可以包括第十晶体管T10至第十二晶体管T12和锁存器组件LATCH。更具体地，第十一晶体管T11可以由传送信号TRANSN控制。第十晶体管T10可以由第二节点QS_N的电位控制。第十二晶体管T12可以由页缓冲器复位信号PBRST1控制。

锁存器组件LATCH可以感测并存储第二感测节点SO的电位，由此存储感测存储器单元的阈值电压的结果。更具体地，响应于页缓冲器感测信号PBSENSE，可以向第一感测节点CSO传送在感测操作期间基于存储器单元的阈值电压确定的位线BL的电位。可以响应于控制信号SA_SENSE而向第二感测节点SO传送被传送到第一感测节点CSO的位线BL的电位。在向第二感测节点SO传送位线BL的电位的过程中可以放大作为感测存储器单元的阈值电压的结果的位线BL的电位。锁存器电路304可以响应于传送信号TRANSN而将感测第二感测节点SO的电位的结果存储在锁存器组件LATCH中。根据各种实施方式，锁存器组件LATCH可以存储感测第二感测节点SO的电流的结果。

图3B是例示根据本公开的实施方式的页缓冲器的构造和操作的图。

与以上参照图3A描述的页缓冲器PB1相比，根据本公开的实施方式的页缓冲器PB1′还可以包括联接至放电电路303的第二感测节点SO的第五晶体管T5。第五晶体管T5可以是在被施加以负电压时导通的P-MOS器件。更具体地，可以响应于第二放电信号DSCH_2而控制第五晶体管T5。

根据本公开的实施方式，页缓冲器PB1′可以通过向第二感测节点SO和第五晶体管T5的栅极施加负电压并使第二感测节点SO的电位放电，来精确控制第二感测节点SO的电压电平。

图4A是例示根据本公开的实施方式的当位线被预充电时的过冲的图。

参照图3B，在存储器装置的操作期间，位线BL可以被预充电电路301预充电到预定电压电平。

更具体地，在用于将数据存储在存储器装置中的编程操作或用于读取存储器装置中存储的数据的读取操作期间，可以向位线BL施加电压。

在用于将数据存储在存储器装置中的编程操作期间，可以向联接至被选存储器单元的位线BL施加编程许可电压。可以向联接至未选存储器单元的位线BL施加编程禁止电压。

在用于读取存储器装置中存储的数据的读取操作期间，为了对联接至要感测的存储器单元的位线BL进行预充电，可以向联接至要感测的存储器单元的位线BL施加预充电电压。

在对位线BL进行预充电时，页缓冲器PB1的操作如下。

参照图3A，可以通过向位线BL施加电源电压V_CORE来对位线BL进行预充电。更具体地，第六晶体管T6、第八晶体管T8和第七晶体管T7可以分别由页缓冲器感测信号PBSENSE、第一预充电信号SA_CSOC和预感测信号SA_PRE_N导通。通过使第六晶体管T6、第七晶体管T7和第八晶体管T8导通，可以将位线BL预充电到目标电平。

参照图4A，向第八晶体管T8的栅极施加的第一预充电信号SA_CSOC可以分两步施加。更具体地，可以在t_a1和t_a2之间的时段中施加第一电压V₁，并且可以在t_a2和t_a3之间的时段中施加第二电压V₂。当施加第一电压V₁和第二电压V₂时，可能发生位线的过冲，即，位线的电位电平V_BL变得高于目标电平Target level的现象。当发生位线的过冲时，位线的电位电平V_BL达到目标电平Target level可能需要建立时间t_{settling_1}。

图4B是例示根据本公开的实施方式的减轻过冲的图。

参照图4B，在t_b1和t_b2之间的时段中，可以将第一电压V₁作为第一预充电信号SA_CSOC施加到第八晶体管T8的栅极。第一预充电信号SA_CSOC在t_b2和t_b3之间的时段中可以下降到第三电压V₃，由此使第八晶体管T8截止。第三电压V₃可以是接地电压。在t_b2和t_b3之间的时段中，第九晶体管T9和第三晶体管T3可以分别由控制信号SA_SENSE和第一节点QS的电压电平导通。第四电压V₄可以作为第二放电信号DSCH_2施加到第五晶体管T5的栅极。第四电压V₄可以是负电压。当第四电压V₄被施加到第五晶体管T5的栅极时，第五晶体管T5可以导通。因此，向位线BL预充电的电压可以在t_b2和t_b3之间的时段中由放电电路303被放电，因此可以减轻过冲。当预充电到位线BL的电压被放电时，位线BL的电位达到目标电平Targetlevel所需的建立时间t_{settling_2}可以小于建立时间t_{settling_1}。在t_b3和t_b4之间的时段中，第二电压V₂可以作为第一预充电信号SA_CSOC施加到第八晶体管T8的栅极。第二电压V₂可以对应于可以将位线BL的电压电平保持在目标电平的电压。如在本公开的实施方式中已经描述的，具有预定电平的负电压可以被施加到联接至第二感测节点SO的第五晶体管T5的栅极，由此减轻过冲并减少位线BL的电位达到目标电平所需的时间。

图5是例示根据本公开的实施方式的读取操作的图。

根据本公开的实施方式的读取操作可以包括位线预充电时段BL precharge、评估时段Evaluation和锁存时段Latching。

参照图3A，位线BL可以在位线预充电时段BL precharge中被预充电到预充电电压。更具体地，串联联接在电源电压V_CORE节点和第一感测节点CSO之间的第七晶体管T7和第八晶体管T8可以导通。联接在位线BL和第一感测节点CSO之间的第六晶体管T6可以导通，由此将位线BL预充电至预充电电压。另外，串联联接在电源电压V_CORE节点和第二感测节点SO之间的第一晶体管T1和第二晶体管T2可以导通，由此对第二感测节点SO进行预充电。

在评估时段Evaluation中，可以依据存储器单元的阈值电压来执行改变或保持第二感测节点SO的电压电平的操作。当存储器单元是导通单元并且当联接在存储器单元和接地节点之间的源极选择晶体管导通时，充电到位线BL的电荷可以通过源极线向接地节点放电。因此，当经过了第一持续时间时，位线BL的电位可以降低。当存储器单元为截止单元时，因为位线BL和源极线被浮置，因此可以保持位线BL的电位。经过了具有预定长度的第一持续时间，联接在第一感测节点CSO和第二感测节点SO之间的第九晶体管T9可以导通，由此将第一感测节点CSO联接至第二感测节点SO。当存储器单元是导通单元时，第二感测节点SO的电位可以被放电到位线BL的电位。因此，当经过了具有预定长度的第二持续时间时，第二感测节点SO的电位可以降低到位线BL的电位。当存储器单元为截止单元时，可以保持第二感测节点SO的电位。

在评估时段Evaluation结束后，可以执行用于感测第二感测节点SO的电压并将感测结果存储在锁存器组件LATCH中的锁存操作。在将存储器单元的感测结果存储在锁存器组件LATCH中之前，可以伴随对锁存器进行初始化的操作。锁存器组件LATCH可以感测并存储第二感测节点SO的电位，由此存储感测存储器单元的阈值电压的结果。更具体地，锁存器电路304可以响应于传送信号TRANSN而将感测第二感测节点SO的电位的结果存储在锁存器组件LATCH中。根据各种实施方式，锁存器组件LATCH可以存储感测第二感测节点SO的电流的结果。

图6是例示根据本公开的实施方式的在读取操作期间调整评估时间的图。

参照图3A至图6，V_SO指示在第二感测节点SO处的电压电平。

V_trip指示用于将存储器单元确定为导通单元的参考电压的电平。当存储器单元的阈值电压低于参考电压V_trip时，存储器单元可以被确定为导通单元。

参照图3B，第九晶体管T9可以在评估时段Evaluation中导通，由此将第一感测节点CSO联接至第二感测节点SO。在第一存储器单元MC1的情况下，当电荷从第二感测节点SO放电时，V_SO可以减小。在第二存储器单元MC2的情况下，当电荷通过泄漏电流从第二感测节点SO放电时，V_SO可以减小。第二存储器单元MC2中的电荷的放电速度可以低于第一存储器单元MC1中的电荷的放电速度。

在第一存储器单元MC1的情况下，当经过了时间段t_default之后测量V_SO时，V_SO低于V_trip，因此第一存储器单元MC1可以被感测为导通单元。在第二存储器单元MC2的情况下，当经过了时间段t_default之后立即测量V_SO时，V_SO高于V_trip，因此第二存储器单元MC2可以被感测为截止单元。

在第一存储器单元MC1的情况下，当经过了时间段t_default之后测量V_SO时，V_SO低于V_trip，因此第一存储器单元MC1可以被读取为导通单元。在第一存储器单元MC1的情况下，当经过了时间段t_{eval_2}之后测量V_SO时，V_SO高于V_trip，因此第一存储器单元MC1可以被读取为截止单元。因此，当评估时间短于时间段t_default时，V_SO可能高于V_trip并且尽管第一存储器单元MC1实际上是导通单元，但是第一存储器单元MC1可能被错误地读取为截止单元。

在第二存储器单元MC2的情况下，当经过了时间段t_default之后测量V_SO时，V_SO高于V_trip，因此第二存储器单元MC2可以被读取为截止单元。在第二存储器单元MC2的情况下，当经过了时间段t_{eval_1}之后测量V_SO时，V_SO低于V_trip，因此第二存储器单元MC2可以被读取为导通单元。也就是说，当评估时间增加到长于时间段t_default时，V_SO可能减小以比V_trip具有更小的值，并且尽管第二存储器单元MC2实际上是截止单元，但是第二存储器单元MC2可能被错误地读取为导通单元。

V_R1指示施加到要由读取操作感测的存储器单元的字线的读取电压。参照图6，当评估时间是时间段t_{eval_1}时，尽管实际读取电压是V_R1，但是通过施加V_R1作为读取电压的感测结果可以与通过施加V_R2作为读取电压的感测结果相同。根据该示例，尽管区域C1中的存储器单元实际上是导通单元，但是区域C1中的存储器单元可能被错误地感测为截止单元。当评估时间是时间段t_{eval_2}时，虽然实际读取电压是V_R1，但是通过施加V_R1作为读取电压的感测结果可以与通过施加V_R3作为读取电压的感测结果相同。根据该示例，尽管区域C2中的存储器单元实际上是截止单元，但是区域C2中的存储器单元可能被错误地感测为导通单元。

如以上参照图6所描述的，可以需要设置适当的评估时间以正确地确定要感测的存储器单元是导通单元还是截止单元。

图7是例示根据本公开的实施方式的在读取操作期间根据联接至第二感测节点SO的晶体管的放电效果的图。

V_SO1指示当第二感测节点SO未放电时第二感测节点SO的电压电平。V_SO1可以是在没有放电的情况下为了感测阈值电压而将第二感测节点SO预充电到的电压电平。

V_SO2指示当第二感测节点SO放电时第二感测节点SO的电压电平。

V_trip指示用于将存储器单元确定为导通单元的参考电压的电平。当存储器单元的阈值电压电平低于参考电压时，存储器单元可以被确定为导通单元。当在第二感测节点SO的电压电平未达到V_trip的状态下感测存储器单元时，尽管存储器单元实际上是导通单元，但该存储器单元可能被错误地确定为截止单元。因此，为了正确地确定存储器单元是导通单元还是截止单元，可以在经过了第二感测节点SO的电压电平达到V_trip所需的时间之后感测第二感测节点SO的电压。

时间段t_eval指示当第二感测节点SO未被放电时第二感测节点SO的电压电平达到V_trip所需的时间段。

时间段t_eval′指示根据本公开的实施方式在第二感测节点SO被放电时第二感测节点SO的电压电平达到V_trip所需的时间段。

参照图3A、图5和图7，第二感测节点SO可以在位线预充电时段BL precharge中被预充电到电源电压V_CORE。当第九晶体管T9在评估时段Evaluation中通过控制信号SA_SENSE被导通时，第二感测节点SO可以联接至第一感测节点CSO。当联接至位线BL的存储器单元为导通单元时，可以花费时间段t_eval来使第二感测节点SO的电压电平达到V_trip。

参照图3B、图5和图7，第二感测节点SO可以在位线预充电时段BL precharge中被预充电到V_SO1。在第二感测节点SO被预充电到V_SO1之后，第五晶体管T5可以被负电压的第二放电信号DSCH_2导通，由此使第二感测节点SO的电压放电。第二感测节点SO的电压可以下降到低于V_SO1的V_SO2。当联接至位线BL的存储器单元为导通单元时，可以花费时间段t_eval′来使第二感测节点SO的电压电平达到V_trip。因为V_SO2低于V_SO1，所以时间段t_eval′可以短于时间段t_eval。

如以上在本公开的实施方式中所描述的，在评估操作期间，第二感测节点SO的电压电平可以通过联接至第二感测节点SO的P-MOS晶体管放电至预定电压电平，由此调整第二感测节点SO的电压电平达到V_trip所需的时间。

可以通过减少第二感测节点SO的电压电平达到V_trip所需的时间来减少执行读取操作所需的时间。

以上参照图6和图7描述的特征也可以以相同方式应用于存储器单元的编程验证操作。当这些特征应用于编程验证操作时，可以通过减少执行编程验证操作所需的时间来减少执行编程操作所需的总时间tPROG。

图8是例示根据本公开的实施方式的操作存储器装置的方法的流程图。

在操作S801，存储器装置可以将位线放电到预充电电压。

在操作S803，存储器装置可以将第二感测节点的电位(V_SO)预充电到第一电压。

在操作S805，存储器装置可以将第二感测节点的电位(V_SO)放电到第二电压。

在操作S807，存储器装置可以将第二感测节点的电位(V_SO)与参考电压(V_trip)进行比较。

存储器装置可以基于将第二感测节点SO的电位(V_SO)与参考电压(V_trip)进行比较的结果来将数据存储在锁存器电路中。

更具体地，在操作S809，当第二感测节点SO的电位(V_SO)大于参考电压(V_trip)时，存储器装置可以将存储器单元被读取为截止单元的结果存储在锁存器电路中。

在操作S811，当第二感测节点SO的电位(V_SO)小于或等于参考电压(V_trip)时，存储器装置可以将存储器单元被读取为导通单元的结果存储在锁存器电路中。

根据本公开的实施方式，可以提供在读取操作或验证操作期间减轻位线电压的过冲并且减少评估时间的页缓冲器以及包括该页缓冲器的存储器装置。

以上描述的本公开不受前述实施方式和附图的限制。对于具有本公开所属领域的普通知识的人来说显而易见的是，在不脱离本公开和所附权利要求的技术精神的情况下，可以以各种方式替换、修改和改变本公开。此外，可以组合实施方式以形成附加实施方式。

Claims

1.一种页缓冲器，所述页缓冲器包括：

感测节点，所述感测节点感测联接至存储器单元的位线的电位；

预充电电路，所述预充电电路联接至所述感测节点并且在对所述存储器单元的评估操作期间将所述感测节点的电位预充电至第一电压；

放电电路，所述放电电路联接至所述感测节点并且将所述感测节点的电位从所述第一电压放电至第二电压；以及

锁存器电路，所述锁存器电路联接至所述放电电路并且在所述感测节点的电位被放电到所述第二电压并且经过了预定时段之后，基于所述感测节点的电位与参考电压的比较结果来将从所述存储器单元感测到的数据存储在所述锁存器电路中，

其中，所述评估操作是通过将所述感测节点的电位与所述参考电压进行比较来感测所述存储器单元的阈值电压的操作。

2.根据权利要求1所述的页缓冲器，

其中，所述预充电电路包括串联联接在电源电压节点和所述感测节点之间的第一晶体管和第二晶体管，

其中，所述放电电路包括联接在所述感测节点和接地节点之间的第三晶体管、第四晶体管和第五晶体管，

其中，所述第四晶体管和所述第五晶体管并联联接，并且

其中，所述第三晶体管串联联接到所述第四晶体管和所述第五晶体管。

3.根据权利要求2所述的页缓冲器，

其中，所述第一晶体管和所述第二晶体管在第一时段中导通并且在第二时段中截止，

其中，所述第三晶体管和所述第五晶体管在所述第二时段中导通，

其中，所述第四晶体管在所述第二时段中截止，并且

其中，所述感测节点的电位在所述第一时段中被预充电至所述第一电压并且在所述第二时段中被放电至所述第二电压。

4.根据权利要求3所述的页缓冲器，其中，所述第五晶体管是P-MOS器件并且所述第四晶体管是N-MOS器件。

5.根据权利要求2所述的页缓冲器，

其中，所述第一晶体管由所述锁存器电路中存储的数据值控制，

其中，所述第二晶体管由第一预充电信号控制，

其中，所述第三晶体管由所述锁存器电路中存储的数据值控制，

其中，所述第四晶体管由第一放电信号控制，并且

其中，所述第五晶体管由第二放电信号控制。

6.根据权利要求1所述的页缓冲器，其中，所述参考电压是用于确定所述存储器单元是导通单元还是截止单元的电压。

7.根据权利要求1所述的页缓冲器，其中，所述锁存器电路通过在所述感测节点的电位高于所述参考电压时将所述存储器单元读取为截止单元并且在所述感测节点的电位低于所述参考电压时将所述存储器单元读取为导通单元来存储所述数据。

8.一种存储器装置，所述存储器装置包括：

多个存储器单元；

外围电路，所述外围电路包括通过位线联接至所述多个存储器单元的多个页缓冲器，并且对所述多个存储器单元当中的被选存储器单元执行读取操作；以及

控制逻辑，所述控制逻辑控制所述外围电路以在所述读取操作期间感测所述被选存储器单元中存储的数据，

其中，所述多个页缓冲器中的每一个包括：

第一开关，所述第一开关联接在联接至存储器单元的位线与第一感测节点之间；

第二开关，所述第二开关联接在所述第一感测节点与第二感测节点之间；

预充电电路，所述预充电电路联接至所述第一感测节点和所述第二感测节点，并且在所述读取操作的位线预充电操作期间将所述位线预充电至预充电电压且在所述读取操作的评估操作期间将所述第二感测节点预充电至第一电压；

放电电路，所述放电电路联接至所述第二感测节点，并且在所述评估操作期间将所述第二感测节点的电位从所述第一电压放电到第二电压；以及

锁存器电路，所述锁存器电路联接至所述放电电路和所述第二感测节点，并且在所述第二感测节点的电位被放电至所述第二电压并经过了预定时段之后，基于所述第二感测节点的电位与参考电压的比较结果来将所述被选存储器单元的数据存储在所述锁存器电路中。

9.根据权利要求8所述的存储器装置，

其中，所述预充电电路在所述位线预充电操作中对所述第一感测节点进行预充电，

其中，所述第一开关在所述第一感测节点被预充电之后导通，并且将所述位线联接至所述第一感测节点，并且

其中，所述第二开关在所述第二感测节点被放电至所述第二电压之后导通，并且将所述第一感测节点联接至所述第二感测节点。

10.根据权利要求9所述的存储器装置，

其中，所述预充电电路包括串联联接在电源电压节点和所述第二感测节点之间的第一晶体管和第二晶体管，

其中，所述放电电路包括联接在所述第二感测节点和接地节点之间的第三晶体管、第四晶体管和第五晶体管，

其中，所述第四晶体管和所述第五晶体管并联联接，并且

11.根据权利要求10所述的存储器装置，

其中，所述第四晶体管在所述第二时段中截止，并且

其中，所述第二感测节点的电位在所述第一时段中被预充电至所述第一电压并且在所述第二时段中被放电至所述第二电压。

12.根据权利要求10所述的存储器装置，其中，所述第四晶体管是N-MOS器件并且其中，所述第五晶体管是P-MOS器件。

13.根据权利要求8所述的存储器装置，其中，所述参考电压是用于读取所述被选存储器单元是导通单元还是截止单元的电压。

14.一种操作存储器装置的方法，所述方法包括以下步骤：

将联接至存储器单元的位线预充电至预充电电压；

将联接至所述位线的感测节点的电位预充电至第一电压；

将所述感测节点的电位从所述第一电压放电至第二电压；以及

在所述感测节点的电位被放电至所述第二电压并且经过了预定时段之后，基于所述感测节点的电位与参考电压的比较结果来将所述存储器单元的数据存储在锁存器电路中，

其中，所述第一电压是用于对所述感测节点进行预充电以感测所述存储器单元的阈值电压的默认电压。

15.根据权利要求14所述的方法，其中，所述感测节点的电位的放电包括通过使联接在所述感测节点和接地节点之间的晶体管导通来将所述默认电压放电至所述第二电压。

16.根据权利要求15所述的方法，其中，所述晶体管是P-MOS器件。

17.根据权利要求14所述的方法，其中，所述参考电压是用于确定所述存储器单元是导通单元还是截止单元的电压。

18.根据权利要求14所述的方法，其中，将所述存储器单元的数据存储在所述锁存器电路中的步骤包括以下步骤：当所述感测节点的电位高于所述参考电压时，将所述存储器单元读取为截止单元，并且当所述感测节点的电位低于所述参考电压时，将所述存储器单元读取为导通单元。