CN115835635A - 三维and快闪存储器元件及其制造方法 - Google Patents

Abstract

本公开提供一种三维AND快闪存储器元件，包括：叠层结构，位于介电基底上，其中所述叠层结构包括彼此交替叠层的多个栅极层与多个绝缘层；多个分隔物，将所述叠层结构分隔成多个子区块，所述多个分隔物包括：多个叠层墙，包括彼此交替叠层的多个分隔层与所述多个绝缘层，其中所述多个分隔层埋在所述多个栅极层中；多个分隔狭缝，与所述多个叠层墙彼此交替，其中每一分隔狭缝延伸穿过所述叠层结构；多个通道柱，延伸穿过每一子区块的所述叠层结构；多个源极柱与多个漏极柱，位于所述多个通道柱内；以及多个电荷储存结构，位于所述多个栅极层与所述通道柱之间。

Description

三维AND快闪存储器元件及其制造方法

技术领域

本公开是有关于一种半导体元件及其制造方法，且特别是有关于一种三维AND快闪存储器元件及其制造方法。

背景技术

非易失性存储器具有可使得存入的数据在断电后也不会消失的优点，因此广泛采用于个人计算机和其他电子设备中。目前业界较常使用的三维存储器包括或非门(NOR)存储器以及与非门(NAND)存储器。此外，另一种三维存储器为与门(AND)存储器，其可应用在多维度的存储器阵列中而具有高集成度与高面积利用率，且具有操作速度快的优点。因此，三维存储器元件的发展已逐渐成为目前的趋势。

公开内容

本公开提出一种三维AND快闪存储器元件及其制造方法可以减少叠层结构倾斜或倒塌。

本公开的一实施例提出一种三维AND快闪存储器元件，包括：叠层结构，位于介电基底上，其中所述叠层结构包括彼此交替叠层的多个栅极层与多个绝缘层；多个分隔物，将所述叠层结构分隔成多个子区块，所述多个分隔物包括：多个叠层墙，包括彼此交替叠层的多个分隔层与所述多个绝缘层，其中所述多个分隔层埋在所述多个栅极层中；多个分隔狭缝，与所述多个叠层墙彼此交替，其中每一分隔狭缝延伸穿过所述叠层结构的所述多个栅极层与所述多个绝缘层；多个通道柱，延伸穿过每一子区块的所述叠层结构；多个源极柱与多个漏极柱，位于所述多个通道柱内，且与所述多个通道柱电性连接；以及多个电荷储存结构，位于所述多个栅极层与所述通道柱之间。

本公开的一实施例提出一种三维AND快闪存储器元件，包括：形成叠层结构于介电基底上，其中所述叠层结构包括彼此交替叠层的多个中间层与多个绝缘层；形成多个通道柱延伸穿过所述叠层结构；于所述多个通道柱内形成与所述多个通道柱电性连接的多个源极柱与多个漏极柱；图案化所述叠层结构，以在所述叠层结构中形成多个分隔沟道，每一分隔沟道延伸穿过所述叠层结构的所述多个中间层与所述多个绝缘层；局部地移除所述多个中间层，以形成多个水平开口，其中未被移除的部分所述多个中间层形成多个分隔层，所述多个分隔层与所述多个绝缘层形成多个叠层墙，所述多个分隔沟道与所述多个叠层墙彼此交替，并将所述叠层结构分隔成多个子区块；在所述多个水平开口中形成多个栅极层，其中每一分隔层夹在所述多个栅极层之间；形成多个电荷储存结构，位于所述多个栅极层与所述通道柱之间；以及于所述多个分隔沟道中形成多个分隔狭缝，其中所述多个分隔狭缝与所述多个叠层墙彼此交替，并将所述叠层结构分隔成多个子区块。

基于上述，在本公开实施例中，将中间层留下来做为分隔物，可以减少分隔沟道的数量，藉此以避免叠层结构倒塌的情形。

附图说明

图1A示出根据一些实施例的3D AND快闪存储器阵列的电路图。

图1B示出根据一些实施例的3D AND快闪存储器阵列的俯视图。

图1C示出图1B中简化的部分的存储阵列的局部三维视图。

图1D示出图1C的切线I-I’的剖面图。

图1E示出图1C、图1D的切线II-II’的俯视图。

图2A至图2G是依照本公开的实施例的一种三维AND快闪存储器元件的剖面示意图。图2C至图2G为图3A至图3E切线IV-IV’的剖面图。

图3A至图3E示出图2C至图2G的切线III-III’的俯视图。

图4示出一种三维AND快闪存储器元件的分隔物的俯视图。

图5示出一种三维AND快闪存储器元件的立体图。

附图标记说明

10、A⁽ⁱ⁾、A⁽ⁱ⁺¹⁾：存储阵列

12：电荷储存层

14、114：隧穿层

15、56、156：分隔层

16、116：通道柱

20：存储单元

24、124：绝缘填充层

28、128：绝缘柱

32a：源极柱/导体柱

32b：漏极柱/导体柱

36、136：阻挡层

38、138：栅极层/字线

40、140：电荷储存结构

50、100：介电基底

52、150：栅极叠层结构

54、101、104：绝缘层

60：箭头

102：停止层

103：导体层

106、106a：中间层

108：开孔

112：储存层

118：虚设柱

130a、130b：孔

132a、132b：导体柱

133：分隔沟道

133I、156I：界面

134：水平开口

137：势垒层

AR：阵列区

B、B1、B2、BLOCK、BLOCK⁽ⁱ⁾、BLOCK⁽ⁱ⁺¹⁾：子区块

BL_n、BL_n+1：位线

C1：接触窗

D1、D2：距离

SP⁽ⁱ⁾ _n、SP⁽ⁱ)_n+1、SP⁽ⁱ⁺¹⁾ _n、SP⁽ⁱ⁺¹⁾ _n+1：源极柱

DP⁽ⁱ⁾ _n、DPⁱ⁾ _n+1、DPⁱ⁺¹⁾ _n、DP⁽ⁱ⁺¹)_n+1：源极柱

H1、H2：高度

X、Y、Z：方向

L1、L2：长度

NAND、NOR：D

SC：阶梯结构

SEP：分隔物

SK2、SK2、SK3：叠层结构

SLT：分隔狭缝

SR：阶梯区

STW：叠层墒

TB：区块

W1、W2：宽度

WL⁽ⁱ⁾ _m、WL⁽ⁱ⁾ _m+1、WL⁽ⁱ⁺¹⁾ _m、WL⁽ⁱ⁺¹⁾ _m+1：字线

X、Y、Z：方向

I-I’、II-II’、III-III’、IV-IV’：切线

具体实施方式

三维快闪存储器的栅极是将绝缘层与中间层的叠层结构中的中间层进行栅极取代工艺而成。然而，将中间层移除之后，叠层结构的结构性不佳且支撑性不足，常有倾斜或塌陷，因而导致后续在形成的全域位线(GBL)接触窗时发生错误对准，因而造成所形成的接触窗与顶层的栅极层发生短路。本公开实施例将部分的中间层留下来做为分隔层，其可与其上下方的绝缘层共同形成叠层墙。叠层墙可以与通道柱共同做为支撑结构，避免叠层结构倾斜或倒塌，因此可以提升良率，并且可以避免接触窗与顶层的栅极层发生短路。

图1A示出根据一些实施例的3D AND快闪存储器阵列的电路图。图1B示出根据一些实施例的3D AND快闪存储器阵列的俯视图。图1C示出图1B中简化的部分的存储阵列的局部三维视图。图1D示出图1C的切线I-I’的剖面图。图1E示出图1C、图1D的切线II-II’的俯视图。

图1A为包括配置成列及行的垂直AND存储阵列10的2个子区块BLOCK⁽ⁱ⁾与BLOCK⁽ⁱ⁺¹⁾的示意图。子区块BLOCK⁽ⁱ⁾中包括存储阵列A⁽ⁱ⁾。存储阵列A⁽ⁱ⁾的一列(例如是第m+1列)是具有共同字线(例如WL⁽ⁱ⁾ _m+1)的AND存储单元20集合。每一列(例如是第m+1列)的AND存储单元20对应于共同字线(例如WL⁽ⁱ⁾ _m+1)，且耦接至不同的源极柱(例如SP⁽ⁱ⁾ _n与SP⁽ⁱ⁾ _n+1)与漏极柱(例如Dp⁽ⁱ⁾ _n与DP⁽ⁱ⁾ _n+1)，从而使得AND存储单元20沿共同字线(例如WL⁽ⁱ⁾ _m+1)逻辑地配置成一列。

存储阵列A⁽ⁱ⁾的一行(例如是第n行)是具有共同源极柱(例如Sp⁽ⁱ⁾ _n)与共同漏极柱(例如DP⁽ⁱ⁾ _n)的AND存储单元20集合。每一行(例如是第n行)的AND存储单元20对应于不同字线(例如WL⁽ⁱ⁾ _m+1与WL⁽ⁱ⁾ _m)，且耦接至共同的源极柱(例如SP⁽ⁱ⁾ _n)与共同的漏极柱(例如DP⁽ⁱ⁾ _n)，从而使得AND存储单元20沿共同源极柱(例如SP⁽ⁱ⁾ _n)与共同漏极柱(例如DP⁽ⁱ⁾ _n)逻辑地配置成一行。在实体布局中，根据所应用的制造方法，行或列可经扭曲，以蜂巢式模式或其他方式配置，以用于高密度或其他原因。

在图1A中，在子区块BLOCK⁽ⁱ⁾中，存储阵列A⁽¹⁾的第n行的AND存储单元20共享共同的源极柱(例如SP⁽ⁱ⁾ _n)与共同的漏极柱(例如DP⁽ⁱ⁾ _n)。第n+1行的AND存储单元20共享共同的源极柱(例如SP⁽ⁱ⁾ _n+1)与共同的漏极柱(例如DP⁽ⁱ⁾ _n+1)而耦接至共同的位线(例如BL_n+1)。

在一些实施例中，子区块BLOCK⁽ⁱ⁺¹⁾包括存储阵列A⁽ⁱ⁺¹⁾，其与在子区块BLOCK⁽ⁱ⁾中的存储阵列A⁽ⁱ⁾相似。存储阵列A⁽ⁱ⁺¹⁾的一列(例如是第m+1列)是具有共同字线(例如WL^{(i +1)} _m+1)的AND存储单元20集合。每一列(例如是第m+1列)的AND存储单元20对应于共同字线(例如WL⁽ⁱ⁺¹⁾ _m+1)，且耦接至不同的源极柱(例如Sp⁽ⁱ⁺¹⁾ _n与Sp⁽ⁱ⁺¹⁾ _n+1)与漏极柱(例如DP⁽ⁱ⁺¹⁾ _n与DP⁽ⁱ⁺¹⁾ _n+1)。存储阵列A⁽ⁱ⁺¹⁾的一行(例如是第n行)是具有共同源极柱(例如SP⁽ⁱ⁺¹⁾n)与共同漏极柱(例如Dp⁽ⁱ⁺¹⁾ _n)的AND存储单元20集合。每一行(例如是第n行)的AND存储单元20对应于不同字线(例如WL⁽ⁱ⁺¹⁾ _m+1与WL⁽ⁱ⁺¹⁾ _m)，且耦接至共同的源极柱(例如SP⁽ⁱ⁺¹⁾ _n)与共同的漏极柱(例如DP⁽ⁱ⁺¹⁾ _n)，从而使得AND存储单元20沿共同源极柱(例如Sp⁽ⁱ⁺¹⁾ _n)与共同漏极柱(例如DP⁽ⁱ⁺¹⁾ _n)逻辑地配置成一行。

子区块BLOCK⁽ⁱ⁺¹⁾与子区块BLOCK⁽ⁱ⁾共享源极线(例如是SL_n与SL_n+1)与位线(例如BL_n与BL_n+1)。因此，源极线SL_n与位线BL_n耦接至子区块BLOCK⁽ⁱ⁾的AND存储阵列中的第n行AND存储单元20，且耦接至子区块BLOCK⁽ⁱ⁺¹⁾中的AND存储阵列中的第n行AND存储单元20。同样，源极线SL_n+1与位线BL_n+1耦接至子区块BLOCK⁽ⁱ⁾的AND存储阵列中的第n+1行AND存储单元20，且耦接至子区块BLOCK⁽ⁱ⁺¹⁾中的AND存储阵列中的第n+1行AND存储单元20。

请参照图1B，存储阵列10可包括多个分隔物SEP，将栅极叠层结构52分成多个子区块B，例如是子区块B1与子区块B2。本公开的分隔物SEP包括在Y方向上彼此交替设置的多个叠层墙STW与多个分隔狭缝SLT。叠层墙STW与分隔狭缝SLT为不同的绝缘材料。绝缘材料可包括有机绝缘材料、无机绝缘材料或其组合。叠层墙STW是由多个分隔层56与多个绝缘层54叠层而成的叠层结构，如图1D所示。分隔层56与绝缘层54的材料别例如为氮化硅和氧化硅。分隔狭缝SLT例如为氧化硅。各子区块B1与B2可包括设置在介电基底50上的栅极叠层结构52、多个通道柱16、多个导体柱(又可称为源极柱)32a与多个导体柱(又可称为漏极柱)32b和多个电荷储存结构40，如图1C所示。

请参照图1B与图1C，存储阵列10可安置于半导体晶粒的后段工艺(back end ofline；BEOL)中。举例而言，存储阵列10可安置于半导体晶粒的内连线结构中，诸如，安置于在半导体基底上形成的一或多个有源元件(例如晶体管)上方。因此，介电基底50例如是形成于硅基板上的金属内连线结构上方的介电层，例如氧化硅层。介电基底50可包括阵列区AR与阶梯区SR。

请参照图1B与图1C，栅极叠层结构52形成在阵列区AR与阶梯区SR的介电基底50上。栅极叠层结构52包括在介电基底50的表面上垂直叠层的多个栅极层(又称为字线)38与多层的绝缘层54。在Z方向上这些栅极层38通过设置在其彼此之间的绝缘层54电性隔离。栅极层38在与介电基底50(示于图1D)的表面平行的方向上延伸。在阶梯区SR的栅极层38可具有阶梯结构SC(示于图1B)，以使得下部的栅极层38比上部栅极层38长，且下部的栅极层38的末端横向延伸出上部栅极层38的末端。用于连接栅极层38的接触窗C1可着陆于栅极层38的末端，借以将各层栅极层38连接至各个导线。

请参照图1B至图1E，存储阵列10还包括多个通道柱16。通道柱16连续延伸穿过阵列区AR的栅极叠层结构52。在一些实施例中，通道柱16于俯视角度来看可具有环形的轮廓。通道柱16的材料可以是半导体，例如是未掺杂的多晶硅。

请参照图1C至图1E，存储阵列10还包括绝缘填充层24、绝缘柱28、多个导体柱(又可称为源极柱)32a与多个导体柱(又可称为漏极柱)32b。导体柱32a与32b以及绝缘柱28设置在通道柱16内各自在垂直于栅极层38的方向(即Z方向)上延伸。导体柱32a与32b通过绝缘填充层24与绝缘柱28分隔且与通道柱16电性耦接。导体柱32a与32b例如是掺杂的多晶硅。绝缘柱28例如是氮化硅。

请参照图1D，电荷储存结构40设置于通道柱16与多层栅极层38之间。电荷储存结构40可以包括隧穿层(或称为能隙工程隧穿氧化层)14、电荷储存层12以及阻挡层36。电荷储存层12位于隧穿层14与阻挡层36之间。在一些实施例中，隧穿层14、电荷储存层12以及阻挡层36例如是氧化硅、氮化硅与氧化硅在一些实施例中，电荷储存结构40的一部分(隧穿层14)在垂直于栅极层38的方向(即Z方向)上连续延伸，而电荷储存结构40的另一部分(电荷储存层12与阻挡层36)环绕于栅极层38的周围，如图1D所示。

请参照图1E，栅极层38与其所环绕的电荷储存结构40、通道柱16以及源极柱32a与漏极柱32b界定出存储单元20。存储单元20可通过不同的操作方法进行1位操作或2位操作。举例来说，在对源极柱32a与漏极柱32b施加电压时，由于源极柱32a与漏极柱32b与通道柱16连接，因此电子可沿着通道柱16传送并储存在整个电荷储存结构40中，如此可对存储单元20进行1位的操作。此外，对于利用福勒-诺德汉隧穿(Fowler-Nordheim tunneling)的操作来说，可使电子或是空穴被捕捉在源极柱32a与漏极柱32b之间的电荷储存结构40中。对于源极侧注入(source side injection)、通道热电子(channel-hot-electron)注入或带对带隧穿热载子(band-to-band tunneling hot carrier)注入的操作来说，可使电子或空穴被局部地捕捉在邻近两个源极柱32a与漏极柱32b中的一者的电荷储存结构40中，如此可对存储单元20进行单层单元(SLG 1位)或多层单元(MLC，大于或等于2位)的操作。

在进行操作时，将电压施加至所选择的字线(栅极层)38，例如施加高于对应存储单元20的相应起始电压(V_th)时，与所选择的字线38相交的通道柱16的通道区被导通，而允许电流从位线BLn或BL_n+1(示于图1C)进入漏极柱32b，并经由导通的通道区流至源极柱32a(例如，在由箭头60所指示的方向上)，最后流到源极线SLn或SL_n+1(示于图1C)。

请参照图1B，栅极层38是将绝缘层54与中间层的叠层结构中的中间层移除，并经由栅极取代工艺而形成。在本公开中，部分的多个中间层被留下来做为分隔层56。分隔层56与绝缘层54彼此叠层而形成子区块B之间的叠层墙STW。

叠层墙STW的分隔层56与分隔狭缝SLT在X方向上连续延伸。在一些实施例中，叠层墙STW的分隔层56在阵列区AR连续延伸且延伸至阶梯区SR。在另一些实施例中，叠层墙STW的分隔层56在阵列区AR连续延伸，但不会延伸至阶梯区SR。亦即，叠层墙STW的分隔层56在X方向上的长度L1小于或等于分隔狭缝SLT在X方向上的长度L2。

再者，叠层墙STW的分隔层56在Y方向上的宽度W1小于或等于分隔狭缝SLT在Y方向上的宽度W2。叠层墙STW的分隔层56在Z方向上的高度H1小于或等于分隔狭缝SLT在Z方向上的高度H2，如图1D所示。此外，叠层墙STW的分隔层56与分隔狭缝SLT具有不同的轮廓。从俯视图观之，叠层墙STW的分隔层56具有弯曲的轮廓，而分隔狭缝SLT大致呈长矩形，如图1B所示。

在本公开中，留下来的分隔层56可与绝缘层54一起作为子区块B之间的叠层墙STW，因此，分隔层56可以做为支撑结构，减少用来形成分隔狭缝SLT的分隔沟道的数量，避免在进行栅极取代工艺时，因为移除中间层而发生叠层结构倾倒或倒塌的情形。

叠层墙STW的方法形成可参照图2A至图2G以及图3A至图3E详细说明。图2A至图2G是依照本公开的实施例的一种三维AND快闪存储器元件的剖面示意图。图2C至图2G为图3A至图3E切线IV-IV’的剖面图。图3A至图3E示出图2C至图2G的切线III-III’的俯视图。图4示出一种三维AND快闪存储器元件的分隔物的俯视图。图5示出一种三维AND快闪存储器元件的立体图。

请参照图2A，提供介电基底100。介电基底100例如是形成于硅基板上的金属内连线结构的介电层，例如氧化硅层。介电基底100包括阵列区AR与阶梯区SR。在阵列区AR与阶梯区SR的介电基底100上形成叠层结构SK1。叠层结构SK1又可称为绝缘叠层结构SK1。在本实施例中，叠层结构SK1由依序交错叠层于介电基底100上的绝缘层104与中间层106所构成。在其他实施例中，叠层结构SK1可由依序交错叠层于介电基底100上的中间层106与绝缘层104所构成。此外，在本实施例中，叠层结构SK1的最上层为绝缘层104。绝缘层104例如为氧化硅层。中间层106例如为氮化硅层。中间层106可作为牺牲层，在后续的工艺中被局部移除。在本实施例中，叠层结构SK1具有8层绝缘层104与7层中间层106，但本公开不限于此。在其他实施例中，可视实际需求来形成更多层的绝缘层104与更多层的中间层106。

在一些实施例中，在形成叠层结构SK1之前，在介电基底100上先形成绝缘层101、停止层102与导体层103。绝缘层101例如是氧化硅。停止层102形成在绝缘层中101。停止层102例如是导体图案，例如是多晶硅图案。导体层103例如是接地的多晶硅层。导体层103又可以称为虚设栅极，其可以用来关闭漏电路径。

将叠层结构SK1图案化，以在阶梯区SR形成阶梯结构SC(如图3A与图5所示)。

接着，请参照图2B与图3A，在阵列区AR的叠层结构SK1中形成多个开孔108。在本实施例中，开孔108延伸穿过导体层103，且其底面暴露出停止层102与绝缘层101，但本公开不限于此。在本实施例中，以俯视角度来看，开孔108具有圆形的轮廓，但本公开不限于此。在其他实施例中，开孔108可具有其他形状的轮廓，例如多边形(未示出)。

请参照图2B与图3A，在开孔108之中形成隧穿层114与通道柱116。隧穿层例如是氧化硅层。通道柱116的材料可为半导体，例如未掺杂多晶硅。隧穿层114与通道柱116的形成方法例如是在叠层结构SKI上以及开孔108之中形成隧穿材料层以及通道材料层。接着，进行回蚀工艺，以局部移除隧穿材料层与通道材料层，形成隧穿层114与通道柱116。隧穿层114与通道柱116覆盖在开孔108的侧壁上，裸露出开孔108的底部。隧穿层114与通道柱116可延伸穿过叠层结构SK1并延伸至绝缘层101中。通道柱116的俯视图例如为环形，且在其延伸方向上(例如垂直介电基底100的方向上)可为连续的。也就是说，通道柱116在其延伸方向上为整体的，并未分成多个不相连的部分。在一些实施例中，通道柱116于俯视角度来看可具有圆形的轮廓，但本公开不限于此。在其他实施例中，通道柱116以俯视角度来看也可具有其他形状(例如多边形)的轮廓。

在本实施例中，电荷储存结构140的隧穿层114形成在开孔108之内，电荷储存结构140的储存层112与阻挡层136在栅极取代工艺期间才形成在水平开口134之中，如图2F所示。

请参照图2B与图3A，在开孔108中形成绝缘填充层124与绝缘柱128。绝缘填充层124的材料例如是氧化硅；绝缘柱128的材料例如是氮化硅。在绝缘填充层124填充开孔108时，在尚未完全填满而留下孔洞之际，填入不同于绝缘填充层124的绝缘材料，将开孔108完全封口。在经由干法蚀刻或湿法蚀刻工艺将绝缘材料回蚀至绝缘填充层124的表面裸露出来，留在开孔108正中心的绝缘材料形成绝缘柱128。

请参照图2C与图3A，进行图案化工艺，例如是光刻与蚀刻工艺，以在绝缘填充层124中形成孔130a与130b。在进行蚀刻的过程中，可以停止层102做为蚀刻停止层。因此，所形成的孔130a与130b从叠层结构SK1延伸至裸露出停止层102为止。图案化工艺所定义的孔的图案的轮廓可以与绝缘柱128的轮廓相切。图案化工艺所定义的孔的图案的轮廓也可超出绝缘柱128的轮廓。由于绝缘柱128的蚀刻速率小于绝缘填充层124的蚀刻速率，因此，绝缘柱128几乎不会遭受蚀刻的破坏而保留下来。此外，在一些实施例中，图案化工艺所定义的孔的图案的轮廓会超出开孔108的轮廓，使得孔130a与130b裸露出叠层结构SKI的部分顶绝缘层104。

请参照图3A，在一些实施例中，还在阶梯区SR中形成虚设柱118。虚设柱118可以在后续栅极取代工艺中做为支撑柱。虚设柱118可以在形成隧穿层114、通道柱116、绝缘填充层124以及绝缘柱128时同时形成。虚设柱118也可以另外形成。虚设柱118的数量可以依据需要而定。在一些实施例中，在阶梯区SR的虚设柱118彼此相错，且阶梯区SR的虚设柱118之间的距离D2大于或等于通道柱116之间的距离D1，且其密度低于在阵列区AR的通道柱116的密度。

参照图2C与图3A，在孔130a与130b中形成导体柱132a与132b。导体柱132a与132b可分别做为源极柱与漏极柱，且分别与通道柱116电性连接。导体柱132a与132b可以是在绝缘填充层124上以及孔130a与130b中形成导体层，然后再经由回蚀刻而形成。导体柱132a与132b例如是掺杂的多晶硅。导体柱132a与132b的径向尺寸可以相同或是相异。导体柱132a与132b的中心的连线可以与Y方向夹锐角(如图3A所示)；或与Y方向平行(未示出)，即与后续形成的分隔狭缝SLT垂直(如图3E所示)。此外，相邻两列的通道柱116可以彼此相错(如图3A至图3E所示)，或是彼此对齐(未示出)。

之后，参照图2D至图2G以及图3B至图3E，进行取代工艺，以将多层中间层106取代为多层栅极层138等。首先，参照图2D与图3B，对叠层结构SK1进行图案化工艺，例如是光刻与蚀刻工艺，以形成多个分隔沟道133。在进行蚀刻工艺时，可以导体层103做为蚀刻停止层，使得分隔沟道133裸露出导体层103。

参照图3B，分隔沟道133沿着X方向延伸，使阵列区AR与阶梯区SR的叠层结构SK1分割成多个区块TB。每个区块TB包括叠层结构SK2、多个通道柱116以及位于多个通道柱116之中的构件，例如导体柱132a与132b、隧穿层114、绝缘填充层124与绝缘柱128。本公开的区块TB的面积是后续形成的子区块B的面积的两倍以上，具有较低的高宽比。

接着，请参照图2E与图3C，进行蚀刻工艺，例如湿法蚀刻工艺，以将部分的多层中间层106移除。由于蚀刻工艺所采用的蚀刻液(例如是热磷酸)注入于分隔沟道133之中，再将所接触的部分的多层中间层106移除。因此，在较接近分隔沟道133之处的多层中间层106会先被移除，而较远离分隔沟道133之处的多层中间层106会较慢被移除。在进行蚀刻的过程中，当通道柱116与分隔沟道133之间的多层中间层106被移除时，由于隧穿层114与中间层106的材料不同，因此，隧穿层114可以做为蚀刻停止层，以保护通道柱116。继续进行蚀刻工艺，通过时间模式的控机将大部分的多层中间层106移除，以形成多个水平开口134的叠层结构SK3。距离分隔沟道133较远的部分的中间层106a被留下来，而形成分隔层156。留下来的分隔层156位于两个水平开口134之间，如图2E所示。

在一些实施例中，在阶梯区SR的虚设柱118的密度较低，因此，蚀刻速率较大。在阵列区AR的通道柱116的密度较高，蚀刻液的流动速率较低，蚀刻速率较低，距离分隔沟道133最远的多层中间层106a被留下来。因而使得阶梯区SR与阵列区AR的分隔层156的宽度不同(未示出)。此外，在一些实施例中，分隔层156具有弯曲的轮廓。所留下来的分隔层156的大小，除了可以通过蚀刻的时间控制之外，也可以通过阶梯区SR的虚设柱118的尺寸与密度与阵列区AR的通道柱116的尺寸与密度的调整来加以控制阶梯区SR与阵列区AR的中间层106的蚀刻速率。

分隔层156与绝缘层104共同在Z方向上彼此交替叠层而形成叠层墙STW。因此，叠层墙STW可以与通道柱116以及虚设柱118共同做为支撑结构，避免叠层结构SK3倾斜或倒塌，如图2E与图3C所示。

此外，由于多层中间层106a可与绝缘层104共同做为叠层墙STW，而将区块TB分成两个子区块B(例如子区块B1与B2)。叠层墙STW的位置不需先形成分隔沟道133，因此，可以减少分隔沟道133的数量，保留截面积较大且高宽比较小的区块TB，以避免因为子区块B的叠层结构的截面积过小且高宽比过大而发生倾斜或倒塌，如图4与图5所示。

请参照图2F与图3D，在多个水平开口134中形成多层储存层112、多层阻挡层136以及栅极层138。储存层112例如是氮化硅。阻挡层136例如为介电常数大于或等于7的高介电常数的材料，例如氧化铝(Al₂O₃)、氧化铪(HfO₂)、氧化镧(La₂O₅)、过渡金属氧化物、镧系元素氧化物或其组合。栅极层138例如是钨。在一些实施例中，在形成多层栅极层138之前，还形成势垒层137。势垒层137的材料例如为钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)或其组合。

储存层112、阻挡层136、势垒层137以及栅极层138的形成方法例如是在分隔沟道133与水平开口134之中依序形成储存材料层、阻挡材料层、势垒材料层以及导体材料层，然后，再进行回蚀刻工艺，移除多个分隔沟道133中的储存材料层、阻挡材料层、势垒材料层以及导体材料层以在多个水平开口134中形成储存层112、阻挡层136、势垒层137以及栅极层138。阻挡层136、隧穿层114与储存层112合称为电荷储存结构140。至此，形成栅极叠层结构150。栅极叠层结构150，设置于介电基底100上，且包括彼此交互叠层的多层栅极层138与多层绝缘层104。栅极层138中埋有分隔层156。分隔层156的两侧与栅极层138相邻，如图2F所示。

请参照图2G与图3E，在分隔沟道133中形成分隔狭缝SLT。分隔狭缝SLT的形成方法包括在栅极叠层结构150上以及分隔沟道133中填入绝缘材料，然后经由回蚀刻工艺或是平坦化工艺移除栅极叠层结构150上多余的绝缘材料。绝缘材料例如氧化硅。分隔狭缝SLT与其相邻的储存层112、栅极层138以及绝缘层104接触且具有界面133I。而在叠层墙STW中的分隔层156与其相邻的储存层112接触且具有界面156I；而叠层墙STW中位于分隔层156上下方的绝缘层104，则是连续延伸至储存层112下方。也即，界面133I在Z方向为连续延伸；而界面156I则是在Z方向为不连续延伸。在Y方向上彼此交替设置的多个叠层墙STW与多个分隔狭缝SLT将栅极叠层结构150分隔成多个子区块B。多个叠层墙STW与多个分隔狭缝SLT共同形成分隔物SEP。在阶梯区SR的分隔层156长度小于或等于在阶梯区SR的分隔狭缝SLT的长度，如图5所示。

请参照图3E，之后，在阶梯区SR中形成接触窗C1。接触窗C1着陆于阶梯区SR的栅极层138的末端，并与其电性连接。

以上的实施例是以3D AND快闪存储器来说明。然而，本公开实施例不以此为限，本公开实施例也可应用于3D NOR快闪存储器或3D NAND快闪存储器。

本公开实施例在进行栅极取代工艺时，将部分的中间层留下来做为分隔层。因此，可以与现有工艺整合，不会增加工艺步骤，且可以通过蚀刻工艺有效控制工艺变异。再者，这些分隔层可与绝缘层共同形成叠层墙。叠层墙可以与通道柱共同做为支撑结构，避免叠层结构倾斜或倒塌，因此可以提升良率，并且可以避免后续在形成的位线(GBL)接触窗时因为叠层结构倾斜而发生错误对准，因而导致所形成的接触窗与顶层的栅极层发生短路。

Claims (10)

1.一种三维AND快闪存储器元件，包括：

叠层结构，位于介电基底上，其中所述叠层结构包括彼此交替叠层的多个栅极层与多个绝缘层；

多个分隔物，将所述叠层结构分隔成多个子区块，所述多个分隔物包括：

多个叠层墙，包括彼此交替叠层的多个分隔层与所述多个绝缘层，其中所述多个分隔层埋在所述多个栅极层中；

多个分隔狭缝，与所述多个叠层墙彼此交替，其中每一分隔狭缝延伸穿过所述叠层结构的所述多个栅极层与所述多个绝缘层；

多个通道柱，延伸穿过每一子区块的所述叠层结构；

多个源极柱与多个漏极柱，位于所述多个通道柱内，且与所述多个通道柱电性连接；以及

多个电荷储存结构，位于所述多个栅极层与所述通道柱之间。

2.根据权利要求1所述的三维AND快闪存储器元件，其中每一所述分隔层具有弯曲的轮廓。

3.根据权利要求1所述的三维AND快闪存储器元件，其中每一所述分隔层的长度小于或等于所述每一分隔狭缝的长度；每一所述分隔层的宽度小于或等于所述每一分隔狭缝的宽度。

4.根据权利要求1所述的三维AND快闪存储器元件，其中所述多个分隔层的材料与所述分隔狭缝的材料不同。

5.根据权利要求1所述的三维AND快闪存储器元件，其中每一所述分隔层的两侧与所述多个栅极层相邻。

6.根据权利要求1所述的三维AND快闪存储器元件，其中所述多个分隔层的每一侧壁与所述电荷储存结构接触。

7.一种三维AND快闪存储器元件的制造方法，包括：

形成叠层结构于介电基底上，其中所述叠层结构包括彼此交替叠层的多个中间层与多个绝缘层；

形成多个通道柱延伸穿过所述叠层结构；

在所述多个通道柱内形成与所述多个通道柱电性连接的多个源极柱与多个漏极柱；

图案化所述叠层结构，以在所述叠层结构中形成多个分隔沟道，每一分隔沟道延伸穿过所述叠层结构的所述多个中间层与所述多个绝缘层；

局部地移除所述多个中间层，以形成多个水平开口，其中未被移除的部分所述多个中间层形成多个分隔层，所述多个分隔层与所述多个绝缘层形成多个叠层墙，所述多个分隔沟道与所述多个叠层墙彼此交替，并将所述叠层结构分隔成多个子区块；

在所述多个水平开口中形成多个栅极层，其中每一分隔层夹在所述多个栅极层之间；

形成多个电荷储存结构，位于所述多个栅极层与所述通道柱之间；以及

在所述多个分隔沟道中形成多个分隔狭缝，其中所述多个分隔狭缝与所述多个叠层墙彼此交替，并将所述叠层结构分隔成多个子区块。

8.根据权利要求7所述的三维AND快闪存储器元件的制造方法，其中所述每一分隔层的长度小于或等于所述每一分隔狭缝的长度；所述每一分隔层的宽度小于或等于所述每一分隔狭缝的宽度。

9.根据权利要求7所述的三维AND快闪存储器元件的制造方法，其中所述多个分隔层的材料与所述分隔狭缝的材料不同。

10.根据权利要求7所述的三维AND快闪存储器元件的制造方法，其中每一所述分隔层的多个侧壁裸露于所述多个水平开口。

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