CN115775587A - 用于生成操作电压的电子器件和电子系统 - Google Patents

Abstract

本发明公开了用于生成操作电压的电子器件和电子系统。该电子器件可以包括：控制脉冲生成电路，其在测试时段期间基于参考码来选择性地生成第一控制脉冲和第二控制脉冲中的一个；以及电压控制码生成电路，其基于第一控制脉冲和第二控制脉冲对电压控制码的逻辑位组执行加法运算或减法运算，以设置操作电压的电压电平。

Description

用于生成操作电压的电子器件和电子系统

相关申请的交叉引用

本申请要求于2021年9月8日向韩国知识产权局提交的韩国专利申请第10-2021-0120019号的优先权，该专利申请全文以引用的方式并入本文。

技术领域

本公开的实施例的示例大体上涉及被配置为将操作电压设置为目标电平的电子器件和电子系统。

背景技术

电子器件执行各种内部操作。例如，电子器件可以执行诸如数据输入/输出操作、感测操作、计算操作和控制操作的各种内部操作。电子器件可生成被设置为执行内部操作所需的电压电平的操作电压。以下，该电压电平将被称为“目标电平”。因为由电子器件生成的操作电压的电压电平可能不同于目标电平，所以需要通过测试将操作电压的电压电平设置为目标电平。

发明内容

在实施例中，电子器件可以包括：控制脉冲生成电路，其在测试时段期间基于参考码来选择性地生成第一控制脉冲和第二控制脉冲中的一个；以及，电压控制码生成电路，其基于第一控制脉冲和第二控制脉冲对电压控制码的逻辑位组执行加法运算和减法运算中的至少一者，以设置操作电压的电压电平。

在另一实施例中，电子系统可包括：控制器件，其生成命令和参考码；以及，电子器件，其：基于命令来生成用于测试的测试命令，以及，在执行测试的测试时段期间，基于参考码对电压控制码的逻辑位组执行加法运算和减法运算中的至少一者，以设置操作电压的电压电平。

在另一实施例中，电子系统可包括：控制器件，其生成命令；以及电子器件，其：基于命令来生成用于测试的测试命令，将参考码存储在所述电子器件中，以及，在执行测试的测试时段期间，基于参考码对电压控制码的逻辑位组执行加法运算和减法运算中的至少一者，以设置操作电压的电压电平。

附图说明

图1是示出根据实施例的电子系统的构造的框图。

图2是示出根据本实施例的包括在电子系统中的电子器件的构造的框图。

图3是示出根据本实施例的包括在电子器件中的控制脉冲生成电路的构造的框图。

图4是示出根据本实施例的包括在电子器件中的电压控制码生成电路的构造的框图。

图5是示出根据本实施例的包括在电子器件中的断裂控制电路的构造的框图。

图6、图7、图8、图9和图10是用于描述根据本实施例的在电子系统中生成操作电压的处理的流程图。

图11是示出根据另一实施例的电子系统的构造的框图。

图12是示出根据另一实施例的包括在电子系统中的电子器件的构造的框图。

图13是示出根据又一实施例的电子系统的构造的图。

具体实施方式

在以下实施例的描述中，术语“预设”表示当在处理或算法中使用参数时，先前决定了该参数的值。根据实施例，可以在处理或算法开始时或者在执行处理或算法时设置参数的值。

诸如“第一”和“第二”的用于区分各种组件的术语不受组件的限制。例如，第一组件可以被称为第二组件，反之亦然。

当一个组件被称为“耦接”或“连接”到另一个组件时，它可以指示这些组件彼此直接耦接或连接，或者通过插置在它们之间的另一个组件彼此耦接或连接。另一方面，当一个组件被称为“直接耦接”或“直接连接”到另一个组件时，它可以指示这些组件彼此直接耦接或连接，而没有插置在它们之间的另一个组件。

“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号与具有“逻辑低电平”的信号不同。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可对应于“逻辑低电平”。根据实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施例，可以将具有逻辑高电平的信号设置为具有逻辑低电平，并且根据实施例，可以将具有逻辑低电平的信号设置为具有逻辑高电平。

“逻辑位组”可指示包含在信号中的比特位的逻辑电平的组合。当包含在信号中的比特位的逻辑电平改变时，可以不同地设置信号的逻辑位组。例如，当信号中包含两个比特位时，在包含在信号中的两个比特位的逻辑电平是“逻辑低电平、逻辑低电平”的情况下，信号的逻辑位组可以被设置为第一逻辑位组，并且在包含在信号中的两个比特位的逻辑电平是“逻辑低电平、逻辑高电平”的情况下，信号的逻辑位组可以被设置为第二逻辑位组。

在下文中，将描述实施例。这些实施例仅用于本公开的示例，并且本公开的范围不受这些实施例的限制。

本公开的实施例涉及能够将操作电压设置为目标电平的电子器件和电子系统。

根据实施例，电子器件和电子系统可以生成具有如下的逻辑位组的电压控制码，并且根据该电压控制码重复地执行基于目标电平来控制操作电压的电压电平的测试，由此将操作电压设置为目标电平，其中上述逻辑位组基于在测试时段期间生成的振荡码和响应于目标电平生成的参考码之间的比较结果而被控制。

根据实施例，电子器件和电子系统可以执行存储基于振荡码和参考码之间的比较结果而生成的电压控制码的断裂操作，并且可以通过检查所存储的电压控制码来检查操作电压的电平。

根据实施例，使用操作电压的多个电子器件执行基于目标电平控制操作电压的电压电平的测试，从而最小化由多个电子器件生成的操作电压之间的电压电平差。

根据实施例，电子器件和电子系统可以不在每个测试中重复地接收参考码，而是重复地执行控制操作电压的电平的测试，从而减少测试时间。

图1是示出根据实施例的电子系统1的构造的框图。如图1所示，电子系统1可以包括控制器件11和电子器件13。

控制器件11可以包括第一控制引脚11_1和第二控制引脚11_3。电子器件13可以包括第一器件引脚13_1和第二器件引脚13_3。控制器件11可以通过耦接在第一控制引脚11_1和第一器件引脚13_1之间的第一传输线12_1向电子器件13发送命令CMD。第一控制引脚11_1、第一传输线12_1和第一器件引脚13_1各自可以根据命令CMD中包含的比特位数量而被实现为多个引脚或多条线。在实施例中，控制脉冲生成电路111(参见图2)可以从电子器件外部接收参考码RCD。例如，控制器件11可以通过耦接在第二控制引脚11_3和第二器件引脚13_3之间的第二传输线12_3向电子器件13发送参考码RCD。参考码RCD可被设置为与操作电压(图2的V_OP)的目标电平相对应的逻辑位组。控制器件11可以被实现为测试器件、存储器控制器等。控制器件11可以向电子器件13施加命令CMD和参考码RCD，并且控制电子器件13执行用于将操作电压V_OP的电压电平设置为目标电平的测试。

电子器件13可以从控制器件11接收命令CMD和参考码RCD，并且执行用于将操作电压V_OP的电压电平设置为目标电平的测试。电子器件13可以包括控制脉冲生成电路111，其被配置为在测试时段期间根据振荡码(图3的OSC_CD)和参考码RCD之间的比较结果来生成第一控制脉冲(图2的CNTP1)和第二控制脉冲(图2的CNTP2)中的一个。电子器件13可以包括电压控制码生成电路113，其被配置为通过基于第一控制脉冲CNTP1和第二控制脉冲CNTP2对电压控制码(图2的VCD)执行加法或减法来控制电压控制码VCD的逻辑位组。电子器件13可包括操作电压生成电路115，其被配置为将操作电压V_OP驱动为与电压控制码VCD的逻辑位组相对应的电压电平。电子器件13可以包括断裂控制电路119，其被配置为当断裂命令RCMD被生成时执行存储电压控制码VCD的断裂操作。

图2是示出根据电子器件13的示例的电子器件13A的构造的框图。如图2所示，电子器件13A可以包括命令解码器(CMD DEC)110、控制脉冲生成电路(CNTP GEN)111、电压控制码生成电路(VCD GEN)113、操作电压生成电路(V_OP GEN)115、内部电路117和断裂控制电路(RUP CNT)119。

命令解码器110可以从控制器件(图1的11)接收命令CMD。命令解码器110可以基于命令CMD来生成测试命令TCMD和断裂命令RCMD。命令解码器110可解码命令CMD以生成测试命令TCMD，该测试命令TCMD用于执行将操作电压V_OP的电压电平设置为目标电平的测试。命令解码器110可以生成断裂命令RCMD，其用于存储作为测试结果生成的电压控制码VCD的断裂操作。命令CMD可以包括多个比特位。可以对当生成测试命令TCMD时的命令CMD的逻辑位组和当生成断裂命令RCMD时的命令CMD的逻辑位组进行不同地设置。

控制脉冲生成电路111可以从控制器件11接收参考码RCD。控制脉冲生成电路111可以连接到命令解码器110，并且从命令解码器110接收测试命令TCMD。控制脉冲生成电路111可以基于测试命令TCMD和参考码RCD来生成第一控制脉冲CNTP1和第二控制脉冲CNTP2。控制脉冲生成电路111可以通过对在测试时段期间基于测试命令TCMD生成的振荡信号(图3的OSC)进行计数来生成振荡码(图3的OSC_CD)，并且根据振荡码OSC_CD和参考码RCD之间的比较结果来生成第一控制脉冲CNTP1和第二控制脉冲CNTP2中的一个。例如，当振荡码OSC_CD被设置为大于参考码RCD的值时，控制脉冲生成电路111可以生成第一控制脉冲CNTP1，并且当振荡码OSC_CD被设置为等于或小于参考码RCD的值时，控制脉冲生成电路111可以生成第二控制脉冲CNTP2。参考码RCD可以被设置为对应于目标电平的逻辑位组。

电压控制码生成电路113可以耦接到控制脉冲生成电路111，并且从控制脉冲生成电路111接收第一控制脉冲CNTP1和第二控制脉冲CNTP2。电压控制码生成电路113可通过基于第一控制脉冲CNTP1和第二控制脉冲CNTP2对电压控制码VCD执行加法或减法来控制电压控制码VCD的逻辑位组。例如，当在电压控制码VCD的逻辑位组被设置为“100”的情况下、第一控制脉冲CNTP1被生成时，电压控制码生成电路113可以通过将1比特位与电压控制码VCD相加来生成具有逻辑位组为“101”的电压控制码VCD。对于另一示例，当在电压控制码VCD的逻辑位组设置为“100”的情况下、第二控制脉冲CNTP2被生成时，电压控制码生成电路113可以通过从电压控制码VCD减去1比特位来生成具有逻辑位组为“011”的电压控制码VCD。在实施例中，电压控制码VCD可以被实现为包括各种数量的比特位。在实施例中，可以根据第一控制脉冲CNTP1将两个或更多比特位与电压控制码VCD相加，或者根据第二控制脉冲CNTP2从电压控制码VCD减去两个或更多比特位。

操作电压生成电路115可以耦接到电压控制码生成电路113，并且从电压控制码生成电路113接收电压控制码VCD。操作电压生成电路115可将操作电压V_OP驱动为与电压控制码VCD的逻辑位组对应的电压电平。例如，操作电压生成电路115可生成具有随着电压控制码VCD的逻辑位组增加而升高的电压电平的操作电压V_OP，但本实施例不限于此。对于另一示例，操作电压生成电路115可生成具有随着电压控制码VCD的逻辑位组减小而下降的电压电平的操作电压V_OP，但本实施例不限于此。

内部电路117可以耦接到操作电压生成电路115，并且从操作电压生成电路115接收操作电压V_OP。内部电路117可接收具有基于参考码RCD被控制的电压电平的操作电压V_OP，并执行各种内部操作。当重复进行测试时，操作电压V_OP可以被控制为对应于参考码RCD的目标电平。

断裂控制电路119可以耦接到命令解码器110和电压控制码生成电路113，从命令解码器110接收断裂命令RCMD，并且从电压控制码生成电路113接收电压控制码VCD。当断裂命令RCMD被生成时，断裂控制电路119可以执行存储电压控制码VCD的断裂操作。在实施例中，控制器件11可以接收电压控制码VCD，检查由电子器件13A生成的操作电压V_OP的电压电平，并控制目标电平。

图3是示出根据本实施例的控制脉冲生成电路111的构造的框图。如图3所示，控制脉冲生成电路111可以包括：测试时段信号生成电路(T_PD GEN)121、测试结束脉冲生成电路(TENDP GEN)123、振荡信号生成电路(OSC GEN)125、振荡码生成电路(OSC_CD GEN)127、参考码锁存器(RCD LATCH)129、比较信号生成电路(COM GEN)131和脉冲选择电路133。

测试时段信号生成电路121可以基于测试命令TCMD来生成测试时段信号T_PD。当测试命令TCMD被生成时，测试时段信号生成电路121可生成在预设测试时段期间被使能的测试时段信号T_PD。可以根据实施例以各种方式设置预设测试时段。

测试结束脉冲生成电路123可以耦接到测试时段信号生成电路121，并且从测试时段信号生成电路121接收测试时段信号T_PD。测试结束脉冲生成电路123可以基于测试时段信号T_PD来生成测试结束脉冲TENDP。当测试时段信号T_PD在测试结束后被禁止时，测试结束脉冲生成电路123可以生成测试结束脉冲TENDP。在实施例中，测试结束脉冲生成电路123可以在从测试时段信号T_PD在测试结束之后被禁止的时间点起经过预设延迟时段的时间点生成测试结束脉冲TENDP。

振荡信号生成电路125可以耦接到测试时段信号生成电路121，并且从测试时段信号生成电路121接收测试时段信号T_PD。振荡信号生成电路125可以基于测试时段信号T_PD来生成振荡信号OSC。振荡信号生成电路125可以在测试时段信号T_PD被使能的测试时段期间生成振荡信号OSC。振荡信号生成电路125可以实现为ROD(环形振荡器延迟)电路，并生成作为周期信号的振荡信号OSC。

振荡码生成电路127可以耦接到振荡信号生成电路125，并且从振荡信号生成电路125接收振荡信号OSC。振荡码生成电路127可以基于振荡信号OSC来生成振荡码OSC_CD。振荡码生成电路127可对振荡信号OSC进行计数，并生成具有与通过对振荡信号OSC进行计数而获得的计数值相对应的逻辑位组的振荡码OSC_CD。例如，当在测试时段期间出现振荡信号OSC的三个脉冲时，振荡码生成电路127可以通过对振荡信号OSC计数三次而生成具有逻辑位组“011”的振荡码OSC_CD。

参考码锁存器129可以接收和锁存参考码RCD，并输出锁存的参考码RCD。可以从控制器件11向电子器件13A施加参考码RCD，并且参考码RCD可以被设置为具有与操作电压V_OP的目标电平相对应的逻辑位组。

比较信号生成电路131可以耦接到振荡码生成电路127和参考码锁存器129，从振荡码生成电路127接收振荡码OSC_CD，并且从参考码锁存器129接收参考码RCD。比较信号生成电路131可以基于振荡码OSC_CD和参考码RCD来生成比较信号COM。比较信号生成电路131可以生成具有根据振荡码OSC_CD和参考码RCD之间的比较结果而设置的逻辑位组的比较信号COM。例如，当振荡码OSC_CD大于参考码RCD时，比较信号生成电路131可以生成被设置为第一逻辑电平的比较信号COM，并且当振荡码OSC_CD小于或等于参考码RCD时，比较信号生成电路131可以生成被设置为第二逻辑电平的比较信号COM。在本实施例中，第一逻辑电平可以被设置为逻辑高电平，且第二逻辑电平可以被设置为逻辑低电平。然而，本实施例不限于此。

脉冲选择电路133可以耦接到测试结束脉冲生成电路123和比较信号生成电路131，从测试结束脉冲生成电路123接收测试结束脉冲TENDP，并且从比较信号生成电路131接收比较信号COM。脉冲选择电路133可以基于测试结束脉冲TENDP和比较信号COM来生成第一控制脉冲CNTP1和第二控制脉冲CNTP2。脉冲选择电路133可根据比较信号COM的逻辑电平从测试结束脉冲TENDP选择性地生成第一控制脉冲CNTP1或第二控制脉冲CNTP2。例如，当振荡码OSC_CD被设置为大于参考码RCD的值而使得比较信号COM被设置为第一逻辑电平时，脉冲选择电路133可以根据测试结束脉冲TENDP来生成第一控制脉冲CNTP1。对于另一示例，当振荡码OSC_CD被设置为小于或等于参考码RCD的值而使得比较信号COM被设置为第二逻辑电平时，脉冲选择电路133可以从测试结束脉冲TENDP生成第二控制脉冲CNTP2。

图4是示出根据本实施例的电压控制码生成电路113的构造的框图。如图4所示，电压控制码生成电路113可以包括：电压控制码锁存器(VCD LATCH)141、加法器143、相加码锁存器145、减法器147、相减码锁存器148和码选择器149。

电压控制码锁存器141可耦接到码选择器149，从码选择器149接收电压控制码VCD，锁存所接收的电压控制码VCD，并输出锁存的电压控制码VCD。电压控制码VCD可以被设置为用于设置操作电压V_OP的电压电平的逻辑位组。

加法器143可以耦接到电压控制码锁存器141和控制脉冲生成电路(图3的111)，从电压控制码锁存器141接收电压控制码VCD，并从控制脉冲生成电路111接收第一控制脉冲CNTP1。加法器143可以基于第一控制脉冲CNTP1和电压控制码VCD来生成相加电压控制码AVCD。当第一控制脉冲CNTP1被生成时，加法器143可以通过对电压控制码VCD执行加法来生成相加电压控制码AVCD。例如，当在电压控制码VCD的逻辑位组为“100”的情况下、第一控制脉冲CNTP1被生成时，加法器143可以通过将1比特位与电压控制码VCD相加来生成具有逻辑位组为“101”的相加电压控制码AVCD。在实施例中，电压控制码VCD和相加电压控制码AVCD可以被实现为包括各种数量的比特位。在实施例中，可以通过将两个或更多比特位与电压控制码VCD相加来生成相加电压控制码AVCD。

相加码锁存器145可以耦接到加法器143，并且从加法器143接收相加电压控制码AVCD。相加码锁存器145可以锁存相加电压控制码AVCD，并输出锁存的相加电压控制码AVCD。

减法器147可以耦接到电压控制码锁存器141，从电压控制码锁存器141接收电压控制码VCD，并且从控制脉冲生成电路(图3的111)接收第二控制脉冲CNTP2。减法器147可以基于第二控制脉冲CNTP2和电压控制码VCD来生成相减电压控制码SVCD。当第二控制脉冲CNTP2被生成时，减法器147可以通过对电压控制码VCD执行减法来生成相减电压控制码SVCD。例如，当在电压控制码VCD的逻辑位组被设置为“100”的情况下、第二控制脉冲CNTP2被生成时，减法器147可以通过从电压控制码VCD减去1比特位来生成具有逻辑位组为“011”的相减电压控制码SVCD。在实施例中，电压控制码VCD和相减电压控制码SVCD可以各自被实现为包括各种数量的比特位。在实施例中，可以通过从电压控制码VCD减去两个或更多比特位来生成相减电压控制码SVCD。

相减码锁存器148可以耦接到减法器147，并且从减法器147接收相减电压控制码SVCD。相减码锁存器148可以锁存相减电压控制码SVCD，并输出锁存的相减电压控制码SVCD。

码选择器149可以耦接到相加码锁存器145，从相加码锁存器145接收相加电压控制码AVCD，从相减码锁存器148接收相减电压控制码SVCD，以及从控制脉冲生成电路(图3的111)接收第一控制脉冲CNTP1和第二控制脉冲CNTP2。码选择器149可以基于第一控制脉冲CNTP1和第二控制脉冲CNTP2、从相加电压控制码AVCD和相减电压控制码SVCD生成电压控制码VCD。当第一控制脉冲CNTP1被生成时，码选择器149可以选择和输出相加电压控制码AVCD作为电压控制码VCD，并且当第二控制脉冲CNTP2被生成时，码选择器149可以选择和输出相减电压控制码SVCD作为电压控制码VCD。码选择器149可以将电压控制码VCD反馈回电压控制码锁存器141。

图5是示出断裂控制电路119的构造的框图。如图5所示，断裂控制电路119可以包括：断裂命令接收器(RCMD RECEIVER)151、电压控制码锁存器(VCD LATCH)153、断裂驱动器(RUP DRV)155、单元访问控制电路(CELL ACCESS CNT)157和码存储电路(CD STG)159。

断裂命令接收器151可以从命令解码器(图2的110)接收断裂命令(图2的RCMD)。断裂命令接收器151可以基于断裂命令RCMD来生成断裂地址RADD和断裂使能信号REN。当用于断裂操作的断裂命令RCMD被生成时，断裂命令接收器151可以生成断裂地址RADD和断裂使能信号REN。断裂地址RADD可以包括用于访问码存储电路159中所包括的存储区域当中的、在断裂操作期间存储了电压控制码VCD的存储区域的信息。断裂地址RADD可实施为包括各种数量的比特位。当执行断裂操作时，断裂使能信号REN可以被使能以驱动电压控制码VCD以向码存储电路159施加断裂电压控制码RVCD。

电压控制码锁存器153可以接收并锁存电压控制码VCD，并输出锁存的电压控制码VCD。电压控制码锁存器153被示为与图4所示的电压控制码锁存器141分离的电路。然而，在实施例中，电压控制码锁存器153和电压控制码锁存器141可以实现为一个电路。

断裂驱动器155可以耦接到断裂命令接收器151，并且从断裂命令接收器151接收断裂使能信号REN。当断裂使能信号REN被使能以执行断裂操作时，断裂驱动器155可以驱动电压控制码VCD以生成断裂电压控制码RVCD，并将断裂电压控制码RVCD施加到码存储电路159。

单元访问控制电路157可以耦接到断裂命令接收器151，并且从断裂命令接收器151接收断裂地址RADD。当执行断裂操作时，单元访问控制电路157可以访问在码存储电路159中所包括的存储区域当中的、通过断裂地址RADD存储了电压控制码VCD的存储区域。

码存储电路159可以将由断裂驱动器155驱动的断裂电压控制码RVCD存储在当执行断裂操作时通过断裂地址RADD访问的存储区域中。码存储电路159可以实现为ARE(阵列电熔丝)以存储电压控制码VCD。

图6至图10是用于描述根据本实施例的在电子器件13A中生成操作电压V_OP的处理的流程图。

如图6所示，当在步骤S101中生成用于测试的测试命令TCMD时，可以在步骤S103中生成在测试时段期间被使能的测试时段信号T_PD。在测试时段期间，在步骤S105，可以生成振荡信号OSC，并且可以生成具有与通过对振荡信号OSC进行计数而获得的计数值相对应的逻辑位组的振荡码OSC_CD。在步骤S107、步骤S109、步骤S111、步骤S113和步骤S115中，可以根据振荡码OSC_CD和参考码RCD之间的比较结果通过加法或减法来控制电压控制码VCD。

如图6和图7所示，在步骤S107中，当在参考码RCD的逻辑位组被设置为“100”的情况下、振荡码OSC_CD的逻辑位组被生成为“101”时，因为振荡码OSC_CD大于参考码RCD，所以比较信号COM可以被生成为逻辑高电平“H”。当比较信号COM被生成为逻辑高电平时，可以在步骤S109中从测试结束脉冲TENDP生成第一控制脉冲CNTP1。

如图6和图8所示，当生成第一控制脉冲CNTP1时，可以通过将1比特位与被设置为“100”的电压控制码VCD相加来生成具有逻辑位组为“101”的相加电压控制码AVCD，并选择和输出该相加电压控制码AVCD作为电压控制码VCD。因此，在步骤S111，可以将电压控制码VCD的逻辑位组控制为“101”。在实施例中，当生成第一控制脉冲CNTP1时，可以借由加法运算通过将1比特位与被设置为“100”的电压控制码VCD相加来生成具有逻辑位组“101”的相加电压控制码AVCD，并选择和输出该相加电压控制码AVCD作为电压控制码VCD。

如图6和图9所示，在步骤S107中，当在参考码RCD的逻辑位组被设置为“100”的情况下、振荡码OSC_CD的逻辑位组被生成为“011”时，因为振荡码OSC_CD小于参考码RCD，所以比较信号COM可以被生成为逻辑低电平“L”。当比较信号COM被生成为逻辑低电平时，可以在步骤S113中根据测试结束脉冲TENDP生成第二控制脉冲CNTP2。

如图6和图10所示，当生成第二控制脉冲CNTP2时，可以通过从被设置为“100”的电压控制码VCD减去1比特位来生成具有逻辑位组为“011”的相减电压控制码SVCD，并选择和输出该相减电压控制码SVCD作为电压控制码VCD。因此，在步骤S115中，可以将电压控制码VCD的逻辑位组控制为“011”。在实施例中，当生成第二控制脉冲CNTP2时，可以借由减法运算通过从被设置为“100”的电压控制码VCD减去1比特位来生成具有逻辑位组为“011”的相减电压控制码SVCD，并选择和输出该相减电压控制码SVCD作为电压控制码VCD。

根据本实施例的电子系统1可以生成具有如下逻辑位组的电压控制码VCD，并且根据电压控制码VCD重复地执行基于目标电平来控制操作电压V_OP的电压电平的测试，由此将操作电压V_OP的电压电平设定为目标电平，其中上述逻辑位组基于在测试时段期间生成的振荡码OSC_CD与响应于目标电平生成的参考码RCD之间的比较结果而被控制。根据本实施例的电子系统1可以通过执行存储基于振荡码OSC_CD和参考码RCD之间的比较结果生成的电压控制码VCD的断裂操作来检查所存储的电压控制码VCD，从而检查操作电压的电平。在根据本实施例的电子系统1中，可以由多个电子器件使用操作电压V_OP来执行基于根据电压控制码VCD的目标电平来控制操作电压V_OP的电压电平的测试，这使得能够最小化由多个电子器件生成的操作电压V_OP之间的电压电平差。根据本实施例的电子系统1可以重复地执行控制操作电压V_OP的电平的测试，而不在每个测试期间重复地接收参考码RCD，从而减少测试时间。

图11是示出根据另一实施例的电子系统2的构造的框图。如图11所示，电子系统2可以包括控制器件21和电子器件23。

控制器件21可以包括控制引脚21_1。电子器件23可以包括器件引脚23_1。控制器件21可以通过耦接在控制引脚21_1和器件引脚23_1之间的传输线22_1向电子器件23发送测试命令TCMD，其中测试命令TCMD被生成以用于执行测试。控制引脚21_1、传输线22_1和器件引脚23_1可以各自根据包含在测试命令TCMD中的比特位数量而被实现为多个引脚或多条线。

电子器件23可以从控制器件21接收测试命令TCMD，并且执行用于将操作电压(图12的V_OP)的电压电平设置为目标电平的测试。电子器件23可以包括参考码存储电路(RCD_STG)210，其被配置为存储参考码RCD，并且在测试时段期间输出具有对应于目标电平的逻辑位组的参考码RCD。电子器件23可包括控制脉冲生成电路211，其被配置为在测试时段期间基于参考码RCD生成第一控制脉冲(图12的CNTP1)和第二控制脉冲(图12的CNTP2)中的一个。电子器件23可以包括电压控制码生成电路213，其被配置为通过基于第一控制脉冲CNTP1和第二控制脉冲CNTP2对电压控制码VCD执行加法或减法来控制电压控制码(图12的VCD)的逻辑位组。电子器件23可包括操作电压生成电路215，其被配置为将操作电压V_OP驱动为与电压控制码VCD的逻辑位组相对应的电压电平。

图12是示出电子器件23A的构造的框图。如图12所示，电子器件23A可以包括参考码存储电路(RCD_STG)210、控制脉冲生成电路(CNTP GEN)211、电压控制码生成电路(VCDGEN)213、操作电压生成电路(V_OP GEN)215和内部电路217。

参考码存储电路210可以实现为ARE(阵列电熔丝)以存储参考码RCD。参考码存储电路210可以从图11所示的控制器件21接收测试命令TCMD。参考码存储电路210可在测试时段期间输出具有与目标电平相对应的逻辑位组的参考码RCD。

控制脉冲生成电路211可以耦接到参考码存储电路210和控制器件(图11的21)。控制脉冲生成电路211可以从参考码存储电路210接收参考码RCD，并且从图11所示的控制器件21接收测试命令TCMD。控制脉冲生成电路211可以基于测试命令TCMD和参考码RCD来生成第一控制脉冲CNTP1和第二控制脉冲CNTP2。由于可以以与图3所示的控制脉冲生成电路111相同的方式实施控制脉冲生成电路211，因此这里将省略对其构造和操作的详细描述。

电压控制码生成电路213可以耦接到控制脉冲生成电路211，并且从控制脉冲生成电路211接收第一控制脉冲CNTP1和第二控制脉冲CNTP2。电压控制码生成电路213可以通过基于第一控制脉冲CNTP1和第二控制脉冲CNTP2对电压控制码VCD执行加法或减法来控制电压控制码VCD的逻辑位组。由于可以以与图4所示的电压控制码生成电路113相同的方式来实施电压控制码生成电路213，因此这里将省略对其构造和操作的详细描述。

操作电压生成电路215可以耦接到电压控制码生成电路213，并且从电压控制码生成电路213接收电压控制码VCD。操作电压生成电路215可将操作电压V_OP驱动为与电压控制码VCD的逻辑位组相对应的电压电平。

内部电路217可以耦接到操作电压生成电路215，并且从操作电压生成电路215接收操作电压V_OP。内部电路217可接收具有基于参考码RCD被控制的电压电平的操作电压V_OP，并执行各种内部操作。当重复进行测试时，操作电压V_OP可以被控制为对应于参考码RCD的目标电平。

图13是示出根据又一实施例的电子系统1000的构造的图。如图13所示，根据本实施例的电子系统1000可以包括数据存储单元1001、存储器控制器1002、缓冲存储器1003和输入/输出接口1004。

根据来自存储器控制器1002的控制信号，数据存储单元1001存储从存储器控制器1002施加的数据，读取所存储的数据，并将所读取的数据输出到存储器控制器1002。数据存储单元1001可以包括封装模块。封装模块可以包括多个芯片。数据存储单元1001可以包括非易失性存储器，该非易失性存储器即使在断电时也能够连续地保持存储在其中的数据。非易失性存储器可以实现为闪存(NOR闪存或NAND闪存)、PRAM(相变随机存取存储器)、RRAM(电阻随机存取存储器)、STTRAM(自旋转移扭矩随机存取存储器)或MRAM(磁随机存取存储器)。数据存储单元1001可生成被设置为目标电平的操作电压V_OP，并执行各种内部操作。数据存储单元1001可以执行用于将操作电压V_OP的电压电平设置为目标电平的测试。

存储器控制器1002对通过输入/输出接口1004从外部装置(主机装置)施加的命令进行解码，并根据解码结果控制对数据存储单元1001和缓冲存储器1003的数据输入/输出。图13将存储器控制器1002示出为一个块。然而，存储器控制器1002可包括独立构造的用于控制数据存储单元1001的控制器和用于控制作为易失性存储器的缓冲存储器1003的控制器。

缓冲存储器1003可以临时存储待由存储器控制器1002处理的数据，即输入到数据存储单元1001/从数据存储单元1001输出的数据。缓冲存储器1003可以根据控制信号来存储从存储器控制器1002施加的数据DATA。缓冲存储器1003读取存储在其中的数据，并将读取的数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如DRAM(动态随机存取存储器)、移动DRAM和SRAM(静态随机存取存储器)。缓冲存储器1003可以生成被设置为目标电平的操作电压V_OP，并执行各种内部操作。缓冲存储器1003可以执行用于将操作电压V_OP的电压电平设置为目标电平的测试。

输入/输出接口1004可提供存储器控制器1002与外部装置(主机)之间的物理连接，使得存储器控制器1002可接收用于与外部装置的数据输入/输出的控制信号，并与外部装置交换数据。输入/输出接口1004可以包括诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI和IDE的各种接口协议之一。

电子系统1000可用作主机装置的辅助存储器装置或外部存储器装置。电子系统1000的示例可以包括SSD(固态磁盘)、USB(通用串行总线)存储器、SD(安全数字)卡、MSD(小型安全数字)卡、微型SD卡、SDHC(安全数字高容量)卡、记忆棒卡、SM(智能媒体)卡、MMC(多媒体卡)、eMMC(嵌入式MMC)、CF(紧凑型闪存)卡等。

出于说明的目的，上面公开了本公开的实施例。所属领域的技术人员将了解，在不脱离如所附权利要求书中所揭示的本公开的范围和精神的情况下，各种修改、添加和替代是可能的。

Claims (20)

1.一种电子器件，包括：

控制脉冲生成电路，其在测试时段期间基于参考码来选择性地生成第一控制脉冲和第二控制脉冲中的一个；以及

电压控制码生成电路，其基于所述第一控制脉冲和所述第二控制脉冲对电压控制码的逻辑位组执行加法运算和减法运算中的至少一个，以设置操作电压的电压电平。

2.根据权利要求1所述的电子器件，其中，所述控制脉冲生成电路从所述电子器件外部接收与所述操作电压的目标电平相对应的所述参考码。

3.根据权利要求1所述的电子器件，还包括：参考码存储电路，其：存储与所述操作电压的目标电平相对应的所述参考码，以及在所述测试时段期间输出所述参考码，

其中，所述控制脉冲生成电路从所述参考码存储电路接收所述参考码。

4.根据权利要求1所述的电子器件，其中，所述控制脉冲生成电路通过对在所述测试时段期间生成的振荡信号进行计数来生成振荡码，并且根据所述振荡码与所述参考码之间的比较结果来选择性地生成所述第一控制脉冲和所述第二控制脉冲中的一个。

5.根据权利要求1所述的电子器件，其中，所述控制脉冲生成电路包括：

振荡信号生成电路，其基于测试时段信号来生成振荡信号；

振荡码生成电路，其通过对所述振荡信号进行计数来生成振荡码；

比较信号生成电路，其根据所述振荡码和所述参考码之间的比较结果来生成比较信号；以及

脉冲选择电路，其基于所述比较信号和测试结束脉冲来选择性地生成所述第一控制脉冲和所述第二控制脉冲中的一个。

6.根据权利要求5所述的电子器件，其中，所述振荡信号生成电路接收在所述测试时段期间被使能的所述测试时段信号。

7.根据权利要求5所述的电子器件，其中，当所述振荡码的逻辑位组大于所述参考码的逻辑位组时，所述脉冲选择电路从所述测试结束脉冲生成所述第一控制脉冲，并且当所述振荡码的逻辑位组小于或等于所述参考码的逻辑位组时，所述脉冲选择电路从所述测试结束脉冲生成所述第二控制脉冲。

8.根据权利要求5所述的电子器件，其中，所述脉冲选择电路接收在所述测试时段结束的时间点生成的所述测试结束脉冲。

9.根据权利要求1所述的电子器件，其中，所述电压控制码生成电路包括加法器，

其中，所述加法器在所述第一控制脉冲被生成时通过对所述电压控制码的逻辑位组执行相加来生成相加电压控制码。

10.根据权利要求9所述的电子器件，其中，所述电压控制码生成电路还包括减法器，

其中，所述减法器在所述第二控制脉冲被生成时通过对所述电压控制码的逻辑位组执行相减来生成相减电压控制码。

11.根据权利要求10所述的电子器件，其中，所述电压控制码生成电路还包括码选择器，

其中，所述码选择器：基于所述第一控制脉冲来选择所述相加电压控制码作为所述电压控制码，以及基于所述第二控制脉冲来选择所述相减电压控制码作为所述电压控制码。

12.根据权利要求1所述的电子器件，还包括：断裂控制电路，其执行将所述电压控制码存储在码存储电路中的断裂操作。

13.根据权利要求12所述的电子器件，其中，所述断裂控制电路包括：

断裂命令接收器，其基于断裂命令来生成断裂地址和断裂使能信号；

断裂驱动器，其：基于所述断裂使能信号驱动所述电压控制码以生成断裂电压控制码，以及施加所述断裂电压控制码以便将所述电压控制码存储在所述码存储电路中；以及

单元访问控制电路，其基于所述断裂地址来访问包括在所述码存储电路中的存储区域中的至少一个存储区域。

14.根据权利要求1所述的电子器件，还包括：操作电压生成电路，其基于所述电压控制码来生成所述操作电压。

15.一种电子系统，包括：

控制器件，其生成命令和参考码；以及

电子器件，其：基于所述命令来生成用于测试的测试命令；以及在执行所述测试的测试时段期间，基于所述参考码对电压控制码的逻辑位组执行加法运算和减法运算中的至少一个，以设置操作电压的电压电平。

16.根据权利要求15所述的电子系统，其中，所述电子器件包括：

控制脉冲生成电路，其在所述测试时段期间基于所述参考码来选择性地生成第一控制脉冲和第二控制脉冲中的一个；以及

电压控制码生成电路，其基于所述第一控制脉冲和所述第二控制脉冲来控制所述电压控制码的逻辑位组。

17.根据权利要求16所述的电子系统，其中，所述控制脉冲生成电路通过对在所述测试时段期间生成的振荡信号进行计数来生成振荡码，并且根据所述振荡码和所述参考码之间的比较结果来选择性地生成所述第一控制脉冲和所述第二控制脉冲中的一个。

18.根据权利要求16所述的电子系统，其中，所述电压控制码生成电路包括：

加法器，当所述第一控制脉冲被生成时，所述加法器通过对所述电压控制码的逻辑位组执行相加来生成相加电压控制码；

减法器，当所述第二控制脉冲被生成时，所述减法器通过对所述电压控制码的逻辑位组执行相减来生成相减电压控制码；以及

码选择器，其基于所述第一控制脉冲和所述第二控制脉冲来输出所述相加电压控制码和所述相减电压控制码中的一个作为所述电压控制码。

19.根据权利要求16所述的电子系统，其中，所述电子器件还包括：

断裂控制电路，其执行将所述电压控制码存储在码存储电路中的断裂操作；以及

操作电压生成电路，其基于所述电压控制码来生成所述操作电压。

20.一种电子系统，包括：

控制器件，其生成命令；以及

电子器件，其：基于所述命令来生成用于测试的测试命令；将参考码存储在所述电子器件中；以及在执行所述测试的测试时段期间，基于所述参考码对电压控制码的逻辑位组执行加法运算和减法运算中的至少一个，以设置操作电压的电压电平。

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