CN115622586B - 一种高集成度射频开关芯片 - Google Patents

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Abstract

本发明适用射频开关技术领域，提供了一种高集成度射频开关芯片。该芯片基于架构统一的SOI晶体管单元来建立串‑并堆叠型SOI射频开关，在晶体管的源‑漏之间引入的电容提高了射频开关的功率处理能力。同时，在射频开关的接收支路中引入衰减部分，使得射频开关在提高了集成度的同时，避免外置衰减器无法完美匹配开关的相关参数的问题，提高了射频开关的工作稳定性和信号的衰减精度。

Description

一种高集成度射频开关芯片
技术领域
本发明属于射频开关技术领域，尤其涉及一种接收支路带衰减的大功率SOI单刀多掷射频收发开关芯片。
背景技术
在无线通信系统中，射频开关的性能对整个通信链路的性能有着决定性的影响。现代通信系统不断发展与增长的无线通信需求，使得高性能的射频开关和多配置的集成开关模组在射频前端设计中扮演了越来越重要的角色。更低的插入损耗，能承受更高的信号功率是射频开关的发展趋势。传统的接收通路开关与衰减器是分离的，已经形成单独器件的衰减器与开关的参数不能很好的进行匹配，使得信号的衰减精度与稳定性不能得到保障。
另一方面，SOI技术较低的衬底损耗较高的集成度与一致性和相对较低的成本使得SOI技术在射频开关的设计上得到了很大的应用。串-并堆叠型SOI射频开关在插入损耗、隔离度方面都有很好的表现。但对于大功率摆幅下，传统单一堆叠晶体管数目的方案对电路所引入的寄生电容无法均匀，使得支路各晶体管承受的电压摆幅不均匀，从而让设计大功率处理能力开关变得困难。并且随着晶体管的堆叠对衰减精度的影响变得更大，所以现有技术存在不足。
发明内容
本发明的目的在于提供一种在射频开关的接收支路带衰减的大功率SOI单刀多掷射频收发开关芯片，旨在现有射频开关的接收支路上集成射频信号衰减功能的同时进一步提高大功率下射频开关的工作稳定性。
本发明提供了一种高集成度射频开关芯片，包括天线、接收端和发射端，以及连接在所述天线与所述接收端之间的接收支路，连接在所述天线与所述发射端之间的发射支路；所述接收支路包括，从所述天线方向向所述接收端方向顺序布置的接收部分和衰减部分；
所述接收支路与所述发射支路均由多个晶体管单元彼此连接构成；所述晶体管单元包括：晶体管、栅极电阻、栅极二极管和漏源电阻；所述栅极电阻的一端连接所述晶体管的栅极，一端空置；所述栅极二极管的正极连接所述晶体管的体区，所述栅极二极管的负极连接所述晶体管的栅极；所述漏源电阻两端分别连接所述晶体管的漏极和源极；所述晶体管的源极为所述晶体管单元的第一端，所述晶体管的漏极为所述晶体管单元的第二端，所述栅极电阻空置的一端为所述晶体管单元的控制端；所述晶体管为NMOS SOI晶体管。
本发明的高集成度射频开关芯片，基于架构统一的SOI晶体管单元来建立串-并堆叠型SOI射频开关, 在晶体管的源-漏之间引入的电容提高了射频开关的功率处理能力。同时，在射频开关的接收支路中引入衰减部分，使得射频开关在提高了集成度的同时，避免外置衰减器无法完美匹配开关的相关参数的问题，提高了射频开关的工作稳定性和信号的衰减精度。
附图说明
图1是本发明提供的高集成度射频开关芯片中晶体管单元的电路图；
图2是本发明提供的高集成度射频开关芯片的整体电路图；
图3是本发明提供的高集成度射频开关芯片的电路架构框图。
附图标记说明：Q、晶体管；RG、栅极电阻；D、栅极二极管；RDS、漏源电阻；Rx、接收端；Tx、发射端；ANT、天线；GND、地线；R9、第一衰减电阻；R10、第二衰减电阻；R11、第三衰减电阻； C 11、衰减电容。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
以下结合具体实施例对本发明的具体实现进行详细描述：
实施例：
图1-图2示出了本发明实施例提供的是一种高集成度射频开关芯片的架构组成，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：
一种高集成度单刀多掷射频开关芯片，包括单个公共端天线、n个可供切换的接收端和m个可供切换的发射端，以及n个连接在天线与接收端之间的接收支路，m个连接在天线与发射端之间的发射支路；接收支路包括，从天线方向向接收端方向顺序布置的接收部分和衰减部分；
接收支路与发射支路均由多个晶体管单元彼此连接构成；晶体管单元包括：晶体管Q、栅极电阻RG、栅极二极管D和漏源电阻RDS；栅极电阻RG的一端连接晶体管Q的栅极，一端空置；栅极二极管D的正极连接晶体管Q的体区，栅极二极管D的负极连接晶体管Q的栅极；漏源电阻RDS两端分别连接晶体管Q的漏极和源极；晶体管Q的源极为晶体管单元的第一端，晶体管Q的漏极为晶体管单元的第二端，栅极电阻RG空置的一端为晶体管单元的控制端；晶体管Q为NMOS SOI 晶体管。
具体的，当晶体管单元应用在接收支路或发射支路中时，晶体管Q、栅极电阻RG、栅极二极管D和漏源电阻RDS分别采用不同的数值来实现该支路独有的负载需求和阻抗需求。
进一步的，接收部分包括连接在天线与地线之间的接收第一支路和接收第二支路；
接收第一支路由n个晶体管单元顺序连接构成，晶体管单元具体元件为：接收第一支路晶体管Q（Total width=6mm）、栅极电阻RG（1.5MΩ）、栅极二极管D和漏源电阻RDS（10kΩ）。晶体管单元的第一端连接天线方向上相邻的晶体管单元的第二端，晶体管单元的第二端连接地线方向上相邻的晶体管单元的第一端；最靠近天线的晶体管单元的第一端连接天线；最远离天线的晶体管单元的第二端连接至接收第二支路；n个晶体管单元的控制端并联至第一接收栅源电压；
接收第二支路由m个晶体管单元顺序连接构成，晶体管单元具体元件为：接收第一支路晶体管Q（Total width=0.7mm）、栅极电阻RG（0.75MΩ）、栅极二极管D和漏源电阻RDS（0.15MΩ）。晶体管单元的第一端连接地线方向上相邻的晶体管单元的第二端，晶体管单元的第二端连接天线方向上相邻的晶体管单元的第一端；最靠近地线的晶体管单元的第一端连接地线；最远离地线的晶体管单元的第二端连接至接收第一支路；m个晶体管单元的控制端并联至第二接收栅源电压；
其中，因为在射频系统中接收通路的信号小于发射支路的信号，即接收第一支路关断时承受的信号功率大于接收第二支路关断时承受的信号功率，故n≥m。
进一步的，接收第一支路中靠近天线方向的n-1个晶体管单元的第一端与第二端之间连接关断电容Cn，电容容值由天线端方向，向接收端方向，按晶体管关断时受天线端传递的信号摆幅的影响而导致晶体管寄生电容不同，来进行补偿，补偿的关断电容的大小时，按晶体管寄生电容之间的差值来确定，因为从天线端方向向接收端方向寄生电容逐渐增大，故补偿的关断电容逐级递减，电容大小范围在几fF到几百fF之间。
具体的，在接收支路关断状态下，由于寄生电容的影响，导致关断的接收第一支路中，晶体管承受来自公共端口（天线）的电压摆幅不均，使得单个晶体管提前因信号摆幅过大而导通，导致支路无法完全关断信号泄露，从而使得开关处理能力下降。
因此，本发明在接收支路部分的接收第一支路中，大部分晶体管的源漏之间加入的关断电容，均衡了因信号摆幅影响导致的同一支路关断时支路上的不同晶体管的不同的寄生电容，从而避免了某一晶体管的提前导通，在相同信号功率下更好的隔离来自公共端口（天线）的信号泄露，使接收支路关断的更加彻底，信号完全从其他开通的支路通过，从而提高了射频开关的功率处理能力。
进一步的，衰减部分包括连接在接收部分与地线之间的衰减第一支路、衰减单元和衰减第二支路；
衰减第一支路由a个晶体管单元顺序连接构成，晶体管单元具体元件为：接收第一支路晶体管Q（Total width=5mm）、栅极电阻RG（1MΩ）、栅极二极管D和漏源电阻RDS（8kΩ）。晶体管单元的第一端连接天线方向上相邻的晶体管单元的第二端，晶体管单元的第二端，连接地线方向上相邻的晶体管单元的第一端；最靠近天线的晶体管单元的第一端连接接收部分；最远离天线的晶体管单元的第二端连接接收端；a个晶体管单元的控制端并联至第一衰减栅源电压；
衰减第二支路由b个晶体管单元顺序连接构成，晶体管单元具体元件为：接收第一支路晶体管Q（Total width=0.5mm）、栅极电阻RG（0.5MΩ）、栅极二极管D和漏源电阻RDS（0.1MΩ）。晶体管单元的第一端连接地线方向上相邻的晶体管单元的第二端，晶体管单元的第二端，连接天线方向上相邻的晶体管单元的第一端；最靠近地线的晶体管单元的第一端连接地线；最远离地线的晶体管单元的第二端通过衰减单元连接衰减第一支路以及接收端；b个晶体管单元的控制端并联至第二衰减栅源电压；
其中，衰减第二支路承受的信号功率经过了衰减电阻的衰减，信号功率一般小于等于衰减第一支路，故a≥b。
进一步的，衰减单元包括第一衰减电阻R9（36.1Ω）、第二衰减电阻R10（35.3Ω）、第三衰减电阻R11（12.7Ω）和衰减电容C1（3pF）；第二衰减电阻和第三衰减电阻串联后连接在衰减第一支路和衰减第二支路之间；第一衰减电阻一端连接在衰减第一支路中最靠近天线的晶体管单元的第一端，另一端接在第二衰减电阻、第三衰减电阻的连接点；衰减电容并联在第三衰减电阻的两端。
具体的，本发明的射频开关芯片在接收支路上加入了信号衰减功能，可以实现信号接收的同时进行是否衰减的操作，避免了外置衰减不易匹配的同时提高操作的便利性，也同时提高了芯片的集成度。
进一步的，发射支路包括连接在天线与地线之间的发射第一支路和发射第二支路；发射第一支路和发射第二支路的连接点为发射端。
进一步的，发射第一支路由x个晶体管单元顺序连接构成，晶体管单元具体元件为：接收第一支路晶体管Q（Total width=12mm）、栅极电阻RG（0.85MΩ）、栅极二极管D和漏源电阻RDS（12kΩ）。晶体管单元的第一端连接天线方向上相邻的晶体管单元的第二端，晶体管单元的第二端，连接地线方向上相邻的晶体管单元的第一端；最靠近天线的晶体管单元的第一端连接天线；最远离天线的晶体管单元的第二端连接发射第二支路和发射端；x个晶体管单元的控制端并联至第一发射栅源电压；
发射第二支路由y个晶体管单元顺序连接构成，晶体管单元具体元件为：接收第一支路晶体管Q（Total width=1.5mm）、栅极电阻RG（1.65MΩ）、栅极二极管D和漏源电阻RDS（20kΩ）。晶体管单元的第一端，连接地线方向上相邻的晶体管单元的第二端，晶体管单元的第二端，连接天线方向上相邻的晶体管单元的第一端；最靠近地线的晶体管单元的第一端连接地线；最远离地线的晶体管单元的第二端连接发射第一支路和发射端；y个晶体管单元的控制端并联至第二发射栅源电压；
其中，x＜y。
因为发射第二支路有来自地线端的信号摆幅不均影响，补偿的关断电容也需从两个方向同时补偿。
进一步的，发射第一支路中靠近天线方向的x-1个晶体管单元的第一端与第二端之间连接关断电容Cx，电容容值由天线端方向向发射端方向，按晶体管关断时受天线端传递的信号摆幅的影响，而导致晶体管寄生电容不同来进行补偿。补偿的关断电容的大小按晶体管寄生电容之间的差值来确定，因为从天线端方向向发射端方向寄生电容逐渐增大，故补偿的关断电容逐级递减，关断电容的容值范围在为几fF到几百fF之间。
同样的，与接收第一支路的情况一样。在发射支路关断状态下，由于寄生电容的影响，导致关断的发射第一支路中，晶体管同样会承受来自公共端口（天线）的电压摆幅不均，使得单个晶体管提前因信号摆幅过大而导通，导致支路无法完全关断信号泄露，同样会使得开关处理能力下降。
因此，本发明在发射支路的发射第一支路中大部分晶体管的源漏之间也加入的关断电容，均衡了因信号摆幅影响导致的同一支路关断时支路上的不同晶体管的不同的寄生电容，从而避免了某一晶体管的提前导通，在相同信号功率下更好的隔离来自公共端口（天线）的信号泄露，使发射支路完全关断的更加彻底，信号完全从其他开通的支路通过，从而提高了射频开关的功率处理能力。
进一步的，发射第二支路中靠近地线方向的y-i个晶体管单元的第一端与第二端之间连接用于补偿的关断电容Ci，电容容值由地线方向向发射端方向按晶体管关断时，受天线端传递的信号摆幅的影响，而导致晶体管寄生电容不同来进行补偿，补偿的关断电容的大小，按晶体管寄生电容之间的差值来确定。因从发射端方向向第i个晶体管方向寄生电容逐渐增大，故补偿的关断电容逐级递减，关断电容容值范围在零点几fF到几百fF之间。
电容容值由地线方向向发射端方向，按晶体管关断时受信号摆幅的影响，而导致晶体管寄生电容的不同，而逐级减小进行补偿；发射第二支路中靠近发射端方向的i个晶体管单元的第一端与第二端之间， 连接用于补偿的关断电容，电容容值由发射端方向向地线方向，按晶体管关断时受天线端传递的信号摆幅的影响，而导致晶体管寄生电容不同，来进行补偿。补偿的关断电容的大小，按晶体管寄生电容之间的差值来确定。因从地线方向向第i个晶体管方向寄生电容逐渐增大，故补偿的关断电容逐级递减，一般为几fF到几十fF之间。
其中第i个晶体管的位置由按晶体管关断时受信号摆幅的影响而导致支路晶体管寄生电容的最大处来确定。
具体的，对于串-并堆叠型开关来说，发射支路导通时，发射第二支路中的晶体管也同样受到因为寄生参数的影响导致电压分配不均的影响，其中有从发射端过来的信号导致从发射端至接地端方向，越靠近发射端的发射第二支路的晶体管受到的分压越大。同时，也有从地线输入的其他支路传递过来的信号，该信号幅度分配不均同样会导致越靠近地线的晶体管单元受到的影响越大，从而导致发射第二支路两边的晶体管因为承受电压最大而提前导通，信号泄露发射至第二支路。因此，本发明采用在发射第二支路中以寄生电容最大的晶体管为界限分为两个部分从两个方向分别加入逐级变化的电容来平衡发射第二支路各晶体管寄生电容的差异，从而隔离信号在发射第二支路上的泄露。
进一步的，晶体管单元中晶体管的栅源电压Vgs＞阈值电压Vth时，晶体管导通；栅源电压Vgs≤阈值电压Vth时，晶体管关断；晶体管单元的关断状态采用负电压关断，正电压导通。其中，NMOS晶体管阈值电压Vth由所选用的晶体管提供的基本信息来确定，一般为零点几V（伏）。
具体的，本发明使用的晶体管为NMOS SOI晶体管，其开通电压为正值，由于其开通阈值较低，采用零栅压关断时，很容易受信号摆幅的影响导致支路无法正常关断，进而信号泄露导致功率处理能力较低，采用负栅压使晶体管进入关断状态可以提高其功率处理能力。
本发明实施例与传统的串并联型SOI单刀多掷开关相比，通过在芯片中的射频开关在接收支路上加入了信号衰减功能，可以同时实现信号的接收以及是否进行进一步的衰减操作，有利于于衰减电路与接收电路的参数匹配。同时提高了单片集成度。同时，在部分容易受到影响的晶体管单元中，在其晶体管的源极与漏极漏之间加入适当的电容来平衡大功率下电压摆幅不均问题，较好的提升了开关的功率处理能力。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (8)

1.一种高集成度射频开关芯片，包括天线、接收端和发射端，以及连接在所述天线与所述接收端之间的接收支路，连接在所述天线与所述发射端之间的发射支路；其特征在于，所述接收支路包括，从所述天线方向向所述接收端方向顺序布置的接收部分和衰减部分；
所述接收支路与所述发射支路均由多个晶体管单元彼此连接构成；所述晶体管单元包括：晶体管、栅极电阻、栅极二极管和漏源电阻；所述栅极电阻的一端连接所述晶体管的栅极，一端空置；所述栅极二极管的正极连接所述晶体管的体区，所述栅极二极管的负极连接所述晶体管的栅极；所述漏源电阻两端分别连接所述晶体管的漏极和源极；所述晶体管的源极为所述晶体管单元的第一端，所述晶体管的漏极为所述晶体管单元的第二端，所述栅极电阻空置的一端为所述晶体管单元的控制端；所述晶体管为NMOS SOI晶体管；
所述接收部分包括连接在天线与地线之间的接收第一支路和接收第二支路；
所述接收第一支路由n个所述晶体管单元顺序连接构成，所述晶体管单元的第一端连接天线方向上相邻的晶体管单元的第二端，所述晶体管单元的第二端连接地线方向上相邻的晶体管单元的第一端；最靠近所述天线的所述晶体管单元的第一端连接天线；最远离所述天线的所述晶体管单元的第二端连接至所述接收第二支路；n个所述晶体管单元的控制端并联至第一接收栅源电压；
所述接收第二支路由m个所述晶体管单元顺序连接构成，所述晶体管单元的第一端连接地线方向上相邻的晶体管单元的第二端，所述晶体管单元的第二端连接天线方向上相邻的晶体管单元的第一端；最靠近所述地线的所述晶体管单元的第一端连接地线；最远离所述地线的所述晶体管单元的第二端连接至所述接收第一支路；m个所述晶体管单元的控制端并联至第二接收栅源电压；
其中，n≥m；
所述接收第一支路中靠近所述天线方向的n-1个所述晶体管单元的第一端与第二端之间连接关断电容，电容容值由天线端方向向接收端方向，按晶体管关断时受天线端传递的信号摆幅的影响，而导致晶体管寄生电容的不同而逐级递减。
2.如权利要求1所述的高集成度射频开关芯片，其特征在于，所述衰减部分包括连接在所述接收部分与地线之间的衰减第一支路、衰减单元和衰减第二支路；
所述衰减第一支路由a个所述晶体管单元顺序连接构成，所述晶体管单元的第一端连接天线方向上相邻的晶体管单元的第二端，所述晶体管单元的第二端连接地线方向上相邻的晶体管单元的第一端；最靠近所述天线的所述晶体管单元的第一端连接所述接收部分；最远离所述天线的所述晶体管单元的第二端连接所述接收端；a个所述晶体管单元的控制端并联至第一衰减栅源电压；
所述衰减第二支路由b个所述晶体管单元顺序连接构成，所述晶体管单元的第一端连接地线方向上相邻的晶体管单元的第二端，所述晶体管单元的第二端连接天线方向上相邻的晶体管单元的第一端；最靠近所述地线的所述晶体管单元的第一端连接地线；最远离所述地线的所述晶体管单元的第二端通过所述衰减单元，连接所述衰减第一支路以及所述接收端；b个所述晶体管单元的控制端并联至第二衰减栅源电压；
其中，a≥b。
3.如权利要求2所述的高集成度射频开关芯片，其特征在于，所述衰减单元包括第一衰减电阻、第二衰减电阻、第三衰减电阻和衰减电容；所述第二衰减电阻和所述第三衰减电阻串联后连接在所述衰减第一支路和所述衰减第二支路之间；所述第一衰减电阻连接在所述衰减第一支路中最靠近天线的晶体管单元的第一端与第二衰减电阻、第三衰减电阻的连接点；所述衰减电容并联在所述第三衰减电阻的两端。
4.如权利要求1所述的高集成度射频开关芯片，其特征在于，所述发射支路包括连接在天线与地线之间的发射第一支路和发射第二支路；发射第一支路和发射第二支路的连接点为所述发射端。
5.如权利要求4所述的高集成度射频开关芯片，其特征在于，所述发射第一支路由x个所述晶体管单元顺序连接构成，所述晶体管单元的第一端连接天线方向上相邻的晶体管单元的第二端，所述晶体管单元的第二端连接地线方向上相邻的晶体管单元的第一端；最靠近所述天线的所述晶体管单元的第一端连接天线；最远离所述天线的所述晶体管单元的第二端连接所述发射第二支路和所述发射端；x个所述晶体管单元的控制端并联至第一发射栅源电压；
所述发射第二支路由y个所述晶体管单元顺序连接构成，所述晶体管单元的第一端连接地线方向上相邻的晶体管单元的第二端，所述晶体管单元的第二端连接天线方向上相邻的晶体管单元的第一端；最靠近所述地线的所述晶体管单元的第一端连接地线；最远离所述地线的所述晶体管单元的第二端，连接所述发射第一支路和发射端；y个所述晶体管单元的控制端并联至第二发射栅源电压；
其中，x＜y。
6.如权利要求5所述的高集成度射频开关芯片，其特征在于，所述发射第一支路中靠近所述天线方向的x-1个所述晶体管单元的第一端与第二端之间连接关断电容，电容容值由天线端方向向发射端方向，按晶体管关断时，受天线端传递的信号摆幅的影响而导致晶体管寄生电容的不同，而逐级递减。
7.如权利要求5所述的高集成度射频开关芯片，其特征在于，所述发射第二支路中靠近所述地线方向的y-i个所述晶体管单元的第一端与第二端之间连接用于补偿的关断电容，电容容值由地线方向向发射端方向，按晶体管关断时，受信号摆幅的影响而导致晶体管寄生电容的不同，而逐级减小进行补偿；所述发射第二支路中靠近所述发射端方向的i个所述晶体管单元的第一端与第二端之间，连接用于补偿的关断电容，电容容值由发射端方向向地线方向，按晶体管关断时受天线端传递的信号摆幅的影响，而导致晶体管寄生电容的不同，而逐级减小；
其中第i个晶体管的位置，由第二支路晶体管关断时，受天线端传递的信号摆幅的影响，而导致晶体管寄生电容值的不均匀排布的最大处来确定。
8.如权利要求7所述的高集成度射频开关芯片，其特征在于，所述晶体管单元中晶体管的栅源电压Vgs＞阈值电压Vth时，晶体管导通；栅源电压Vgs≤阈值电压Vth时，晶体管关断；所述晶体管单元的关断状态采用负电压关断，正电压导通。
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