CN109088626B - 一种超低功耗偏置的射频开关 - Google Patents

Abstract

本发明提出了一种新的射频开关结构：每个射频开关包括一串联支路和一并联支路，通过不同射频开关的串联支路共用一个交流耦合电容、同一射频开关里的并联支路和串联支路共用一个交流耦合电容、移除同一射频开关的并联支路中靠近地的隔断晶体管和交流耦合电容，无需任何负压产生电路，并且相对于传统结构可以节省60％以上的电容面积。本发明在保持性能不变的同时，大大降低了芯片的面积和成本。

Description

一种超低功耗偏置的射频开关

技术领域

本发明涉及射频信号处理领域，尤其涉及一种超低功耗偏置的射频开关。

背景技术

高品质的射频开关是多模多频多标准无线射频收发器的关键元器件，尤其是时分双工无线系统中，有着不可取代的作用。射频开关在高速发展的3G/4G多模多频终端中的应用越来越广泛，射频终端的复杂度在不断增加，特别是针对中国移动提出的“五模十三频”应用需求，这样的需求导致在射频终端中至少用到多个射频开关，分别在数据、语音、分集接收端做不同频段和模式的切换。随着系统复杂度的提高，射频系统中开关的使用量会进一步增加，尤其是目前的手机中集成有GSM/CDMA/LTE等多个标准，射频开关无论从数量还是掷数都有大幅度的增加。

在集成电路制造工艺方面，SOI(绝缘体上硅)越来越受到重视和认可，特别是在模拟射频电路方面，RF-SOI工艺的应用越来越广泛，已经有逐步取代传统的GaAs和SiGe之趋势。RF-SOI技术主要应用于智能手机、Wi-Fi等无线通讯领域，3G/4G手机用的射频开关器件，目前大部分已经从传统的化合物半导体升级到RF-SOI技术。

图1示出了一种现有技术中的SOI射频开关的典型电路图，其中每个掷单元的支路包括串联层叠晶体管单元和并联层叠晶体管单元，层叠多个相同尺寸的晶体管是为了保证开关关闭的时候晶体管的源漏压降不至于击穿晶体管，造成可靠性问题。栅极和体极的电阻是为了交流耦合，当大信号时，栅极和体极可以随着栅极和源极的信号一起变化，这样不但缓解了可靠性的压力，而且大大减小了由于输入栅源级信号变化引起的非线性。

但该SOI射频开关存在以下的问题：由于大功率输入信号时往往需要开关驱动电路，其中开关驱动电路包括负压发生电路，用来产生负压以提供关闭支路中栅极和体极的偏置，如图2所示。当开关处于关闭状态时，晶体管的栅极和体极被偏置到-VDD电压，这样可以保证在晶体管大信号状态下不会有部分导通的情况。但是负压发生电路有如下几个问题，首先，负压发生电路需要消耗一定的电流，一般负压发生电路的待机电路在几十到几百微安，这样射频开关无法做到零功耗工作，而在天线调谐等应用环境下开关需要长时间工作，如果有一定的工作电流会严重影响待机时间；其次，负压发生电路需要利用时钟来进行电荷泵操作，时钟信号的谐波信号会严重影响天线所接收到的微弱信号，造成灵敏度下降；最后，电荷泵需要较大数值的电容，会占用大量的芯片面积。

技术文献“A Stacked-FET Linear SOI CMOS Cellular Antenna Switch Withan Extremely Low-Power Biasing Strategy”，Dong gu Im.et，《IEEE TRANSACTIONS ONMICROWAVE THEORY AND TECHNIQU ES》中提出了可以消除负压产生电路的SOI射频开关解决方案，其原理如图3所示，在层叠晶体管单元的两边再各增加一个晶体管，分别为Mblk1和Mblk2，其作用是隔离源极和漏极的直流电压，除此之外，还在源漏之间并联了一个电容，作用是让源极和漏极一起变化，这样可以大大消除晶体管Mblk1和Mblk2所带来的非线性，电容数值需远远大于Mblk1和Mblk2的寄生电容，一般电容数值根据工作频率和承受功率的需要选取在5pF到20pF。

但是上述结构存在一个问题：结合图4所示的完整SP4T天线开关可知，电容的数量会随着掷数的增加而增加，每一支路都需要四个并联电容，两个电容分别在串联层叠晶体管单元的两边，另外两个电容分别在并联层叠晶体管单元的两边，这些电容又要远大于晶体管本身的寄生电容来减小寄生电容非线性的影响，因此一般这些电容采用MIM或者MOM结构来实现，会占用大量的芯片面积，造成芯片成本大幅上升。

由上可知，现有SOI射频开关的设计中在功耗和体积方面仍存在进一步改善的需求。

发明内容

为了克服上述技术缺陷，本发明的目的在于提供一种超低功耗偏置的射频开关，在克服负压偏置功耗过高的前提下进一步减少电路器件以实现低功耗、低成本、小型化的射频开关设计。

本发明提供了一种超低功耗偏置的射频开关，其特征在于：所述射频开关包括两个主晶体管单元A0-A1，三个附加晶体管单元M1-M3；每个主晶体管单元由n个晶体管依次层叠而成，每个附加晶体管单元由m个晶体管依次层叠而成，n、m均为正整数，且n＞m；

第一开关支路由附加晶体管单元M1、主晶体管单元A0、附加晶体管单元M2依次串联而成，附加晶体管单元M1的输入端作为信号输入端，附加晶体管单元M2的输出端作为信号输出端，各晶体管的栅极接收第一控制信号VG1，通过晶体管在导通与截止之间转变实现第一开关支路的通断控制；

第二开关支路由附加晶体管单元M3和主晶体管单元A1依次串联而成，附加晶体管单元M3的输入端连接到信号输入端，主晶体管单元的输出端接地，各晶体管的栅极接收第二控制信号VG2，通过晶体管在导通与截止之间转变实现第二开关支路的通断控制；

其中，附加晶体管单元M1与主晶体管单元A0的连接节点经由一耦合电容连接到附加晶体管单元M3与主晶体管单元A1的连接节点。

进一步的，所述第一控制信号VG1和第二控制信号VG2反相。

进一步的，每一晶体管均包含源极S、漏极D、栅极G、体极B；各晶体管的体极B分别经由一体电阻连接到地；第一开关支路的各晶体管的栅极G分别经由一栅极电阻连接到同一个第一控制信号VG1，第二开关支路的各晶体管的栅极G分别经由一栅极电阻连接到同一个第二控制信号VG2。晶体管单元中多个晶体管之间的连接方式为：晶体管的源极依次耦合到下一个晶体管的漏极，或者晶体管的漏极依次耦合到下一个晶体管的源极。

进一步的，第一开关支路中，前后两个晶体管的连接节点分别通过一偏置电阻连接到同一偏置电压VD1；第二开关支路中，前后两个晶体管的连接节点分别通过一偏置电阻连接到同一偏置电压VD2。

进一步的，所述控制信号VG1-VG2、所述偏置电压VDl-VD2均为非负电压。

进一步的，所述晶体管采用N沟道金属氧化物半导体NMOS晶体管。

此外，第一开关支路的多个栅极电阻具有彼此相同的电阻值，第二开关支路的多个栅极电阻具有彼此相同的电阻值。还可以包括：多个体电阻器具有相等的电阻值，或者多个体电阻的阻值由支路两向支路中间按比例递减；多个栅极电阻器具有相等的电阻值，或者多个栅极电阻的阻值由支路两向支路中间按比例递减；多个偏置电阻器具有相等的电阻值，或者多个偏置电阻的阻值由支路两向支路中间按比例递减。

本发明还提供了一种多掷射频开关电路，包括2a个如上所述的射频开关，其特征在于：a为正整数，每一个射频开关作为一路掷单元，各射频开关的信号输出端连接到公共的射频输出端，多个射频开关实现多个信号路径的接入或断开；

第2i-1个射频开关中主晶体管单元A0与附加晶体管单元M2的连接节点经由耦合电容连接到第2i射频开关中主晶体管单元A0与附加晶体管单元M2的连接节点，i为正整数且i≤a。

优选地，在同一时间有且只有一路掷单元是接通状态，其余掷单元都是关闭状态。

优选地，所述公共的射频输出端与天线连接。

本发明通过一种新的开关结构：1)将靠近天线端口的两个不同掷单元的串联支路共用一个交流耦合电容；2)将同一个掷单元里的并联支路和串联支路共用一个交流耦合电容；3)将同一个掷单元里的并联支路靠近地的隔断晶体管和交流耦合电容被移除。本发明所采用的结构同样无需任何负压产生电路，但可以在传统结构的基础上，将电容数量和数值从4＊N(N表示开关掷数)降低到1.5＊N(当N为偶数时)以及1.5＊N+0.5(当N为奇数时)，电容数值降低为原先的37.5％～39％，可以节省60％以上的电容面积。本发明的技术方案在保持性能不变的同时，有效的降低了芯片的面积和成本。

本发明的其它特征和优点将在随后的说明书中阐述，并且，部分地从说明书中变得显而易见，或者通过实施本发明而了解。本发明的目的和其他优点可通过在说明书、权利要求书以及附图中所特别指出的结构来实现和获得。

附图说明

附图用来提供对本发明技术方案的进一步理解，并且构成说明书的一部分，与本申请的实施例一起用于解释本发明的技术方案，并不构成对本发明技术方案的限制。

图1为现有技术中一SOI射频开关的典型电路图；

图2为SOI射频开关的驱动原理图；

图3为现有技术中一无负偏压的层叠晶体管拓扑架构图；

图4为现有技术中一无负偏压的SP4T天线开关的完整电路图；

图5为本发明一实施例提供的改进的超低功耗偏置的射频开关；

图6为图5所示的改进的超低功耗偏置的射频开关的工作示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，下文中将结合附图对本发明的实施例进行详细说明。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互任意组合。

为了进一步改善现有射频开关的功耗、体积、成本，本发明实施例提供了一种改进的超低功耗偏置的射频开关，具体电路图如图5所示。其中，射频开关单元用于处理发射路径TX上的待发射(编码及调制)的数据。但不局限的，也能够将其用于处理接收路径RX上的待接收数据。在收发路径中，天线Antenna用于与基站及/或其它收发台进行射频RF信号传输。

图5示出了一个完整的SP4T射频开关，具备4个射频开关作为4个掷单元，分别用于接入或断开4路发射路径TX1-TX4与天线之间的连接。每一路射频开关包括两路层叠晶体管单元，具体为一串联层叠晶体管单元和一并联层叠晶体管单元，串联层叠晶体管单元连接于发射端TX与天线端之间，并联层叠晶体管单元连接于发射端TX与公共地之间。

对于串联层叠晶体管单元，可由附加晶体管单元M1、主晶体管单元AO、附加晶体管单元M2依次串联而成，附加晶体管单元M1的输入端作为信号输入端，附加晶体管单元M2的输出端作为信号输出端。对于并联层叠晶体管单元，可由附加晶体管单元M3和主晶体管单元A1依次串联而成，附加晶体管单元M3的输入端连接到信号输入端，主晶体管单元的输出端接地。

对于电容CBLK的放置如下：在射频开关单元中，附加晶体管单元M1与主晶体管单元的连接节点经由一电容CBLK连接到附加晶体管单元M3与主晶体管单元的连接节点；在两个射频开关单元之间，第一射频开关单元中主晶体管单元与附加晶体管单元M2的连接节点经由一电容CBLK连接到第二射频开关单元中主晶体管单元与附加晶体管单元M2的连接节点。

进一步的，主晶体管单元可由n(n＞1)个晶体管依次耦合而成，附加晶体管单元由于m个晶体管(m≥1)依次耦合而成。输入信号具有大于每一晶体管的击穿电压的信号摆幅。所述晶体管包含金属氧化物半导体MOS晶体管，可以采用N沟道金属氧化物半导体NMOS晶体管。每一晶体管均包含源极S、漏极D、栅极G、体极B，晶体管的栅极G分别经由一栅极电阻RG连接到同一个栅极控制电压VG，晶体管的体极B分别经由一体电阻RB连接到地；晶体管间的耦合方式为晶体管的源极依次耦合到下一个晶体管的漏极，或者晶体管的漏极依次耦合到下一个晶体管的源极；并且，每一个源极与漏极的连接节点分别经由一电阻RD连接到同一偏置电压VD；所述电压VG、VD均为非负电压。

将图4和改进后的图5对比可知，在两个射频开关单元Unit靠近天线端口的两个电容Cblk，被一个共用的电容Cblk所代替，而在靠近发射端口TX的串联支路和并联支路的两个电容Cblk，也被一个直接连通串联支路和并联支路的电容Cblk所代替。而在并联支路靠近地的一端，图4中传统结构的Mblk和Cblk被移除，这样所需要的Cblk面积大大减小。

优选地，可以设置附加晶体管单元的晶体管尺寸大于主晶体管单元的晶体管尺寸，从而减少附加晶体管单元引入的寄生电容，并使得层叠电路中各个晶体管的分压更加均匀，提高堆叠电路的耐压能力，提高射频开关的使用寿命。同时，也可设置附加晶体管单元的栅极电阻RG阻值大于主晶体管单元的栅极电阻、或者附加晶体管单元的体电阻RB阻值大于主晶体管单元的体电阻，从而提升电路耐压能力。

本发明实施例的工作流程如下：

当射频开关工作时，同一时间有且只有一个掷单元是打开状态，其余掷单元都是关闭状态，结合图6所示，假定左边的掷单元处于打开状态，其串联支路导通而并联支路关闭；右边的掷单元处于关闭状态，其串联支路关闭而并联支路导通。则在靠近天线端口位置，左边的Mblk关闭，其余的串联晶体管均处于截止状态，其源漏级依次承受天线端口的大信号；而TX3到地的并联支路打开，所有并联晶体管均处于导通状态，TX3电压接近地。

而与传统结构所不同的，在右边导通时，Cblk的作用是保持Mblk的源漏两端电压为一固定的直流电压VDD/m(m为Mblk的串联数量)，这样保证线性度不会因为Mblk两端的直流电压变化而变化。当天线端口的交流信号幅度为VIN时，在右边支路Mblk的右边，其电压为VIN＊(m+n)/(2m+n)，其中m为Mblk的数量，n为串联支路晶体管的数量，由于Cblk为交流耦合，因此Cblk的左右两端的交流信号均为VIN＊(m+n)/(2m+n)，这样在左边Mblk的左边电压为VIN＊(m+n)/(2m+n)，右边天线端口为VIN，这样每个Mblk源漏两端承受的交流电压为VIN＊m/(2m+n)，当n远大于m时，该压降很小，从而引起的非线性可忽略不计。

同理，右边Mblk最严重的非线性出现在Mblk最左边的晶体管，其左边电压为VIN，右边电压为VDD+VIN/(2m+n)，由于(2m+n)远大于1，一般都在12～18之间，因此两端电压仅略高于VDD，由于该晶体管处于截止状态，其非线性可忽略不计，这里需要考虑的是其可靠性，当晶体管工作在截止状态时，容易引起可靠性问题的是TDDB效应，即当源栅极电压超过正常数值的一个比例时，栅氧容易被击穿从而导致可靠性问题，一般Vgd大于2到3倍VDD时会引起该效应，另外，假如源漏级电压过高，一般超过1.5倍VDD时，容易产生漏电，从而会导致晶体管的截止状态变化。从上面的分析可知，Mblk的端口电压均可以保证不会出现上述的可靠性问题。

而在并联支路部分，当晶体管处于截止状态时，每个晶体管两端电压为VIN/(m+n)，由于m+n远大于1，因此线性度和可靠性不会受到该支路的影响，其靠近地的Mblk和Cblk均可省去，节约了面积和成本。

上述工作流程以“同一时间有且只有一个掷单元是打开状态”为例，但不局限地，同一时间也可以有2-3路掷单元处于打开状态，其余掷单元处于关闭状态，此时射频开关组合2-3路射频信号作为输出。

本发明的开关驱动电路无需任何负压产生电路，并且进一步在传统结构的基础上，通过共用不同掷单元串联支路以及同一掷单元内部并联和串联支路的交流耦合电容，以及移除并联支路靠近地的隔断晶体管和交流耦合电容，从而大幅降低了60％以上的电容数值，在保持性能不变的同时，有效的降低了芯片的面积和成本。

本发明描述具有较佳隔离及可靠性的低功耗射频开关。开关可广泛应用于各类便携式电子装置的路径切换处理中，包括但不限于智能手表、智能手环、无线耳机、个人数字助理(PDA)、手持型通信装置等，亦可迁移应用于各类通信产品中，如无线调制解调器、计算机等。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (10)

1.一种超低功耗偏置的射频开关，其特征在于：所述射频开关包括两个主晶体管单元A0-A1，三个附加晶体管单元M1-M3；每个主晶体管单元由n个晶体管依次层叠而成，每个附加晶体管单元由m个晶体管依次层叠而成，n、m均为正整数，且n＞m；

第一开关支路由附加晶体管单元M1、主晶体管单元A0、附加晶体管单元M2依次串联而成，附加晶体管单元M1的输入端作为信号输入端，附加晶体管单元M2的输出端作为信号输出端，各晶体管的栅极接收第一控制信号VG1，通过晶体管在导通与截止之间转变实现第一开关支路的通断控制；

第二开关支路由附加晶体管单元M3和主晶体管单元A1依次串联而成，附加晶体管单元M3的输入端连接到信号输入端，主晶体管单元的输出端接地，各晶体管的栅极接收第二控制信号VG2，通过晶体管在导通与截止之间转变实现第二开关支路的通断控制；

其中，附加晶体管单元M1与主晶体管单元A0的连接节点经由一耦合电容连接到附加晶体管单元M3与主晶体管单元A1的连接节点。

2.如权利要求1所述的射频开关，其特征在于，所述第一控制信号VG1和第二控制信号VG2反相。

3.如权利要求1所述的射频开关，其特征在于，每一晶体管均包含源极S、漏极D、栅极G、体极B；各晶体管的体极B分别经由一体电阻连接到地；第一开关支路的各晶体管的栅极G分别经由一栅极电阻连接到同一个第一控制信号VG1，第二开关支路的各晶体管的栅极G分别经由一栅极电阻连接到同一个第二控制信号VG2。

4.如权利要求3所述的射频开关，其特征在于，晶体管单元中多个晶体管之间 的连接方式为：晶体管的源极依次耦合到下一个晶体管的漏极，或者晶体管的漏极依次耦合到下一个晶体管的源极。

5.如权利要求3所述的射频开关，其特征在于，第一开关支路中，前后两个晶体管的连接节点分别通过一偏置电阻连接到同一偏置电压VD1；第二开关支路中，前后两个晶体管的连接节点分别通过一偏置电阻连接到同一偏置电压VD2。

6.如权利要求5所述的射频开关，其特征在于，所述控制信号VG1-VG2、所述偏置电压VD1-VD2均为非负电压。

7.如权利要求1-6任一项所述的射频开关，其特征在于，所述晶体管采用N沟道金属氧化物半导体NMOS晶体管。

8.一种多掷射频开关电路，包括2a个如权利要求1-7任一项所述的射频开关，其特征在于：a为正整数，每一个射频开关作为一路掷单元，各射频开关的信号输出端连接到公共的射频输出端，多个射频开关实现多个信号路径的接入或断开；

第2i-1个射频开关中主晶体管单元A0与附加晶体管单元M2的连接节点经由耦合电容连接到第2i射频开关中主晶体管单元A0与附加晶体管单元M2的连接节点，i为正整数且i≤a。

9.如权利要求8所述的多掷射频开关电路，其特征在于，在同一时间有且只有一路掷单元是接通状态，其余掷单元都是关闭状态。

10.如权利要求8或9所述的多掷射频开关电路，其特征在于，所述公共的射频输出端与天线连接。

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