CN115472671A - 高电子迁移率晶体管及其制备方法 - Google Patents

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Abstract

本公开提供一种高电子迁移率晶体管及其制备方法。高电子迁移率晶体管包括衬底、外延层、源极、漏极、栅极和应力补偿层：外延层至少包括：第一半导体层和设置在第一半导体层上的第二半导体层，第一半导体层和第二半导体层为异质结构；源极、漏极和栅极彼此间隔地设置于外延层上且栅极设置于源极与漏极之间。通过在栅极面向漏极的侧壁设置与第二半导体层的压电系数相反的应力补偿层，可以在高压下产生与第二半导体层相反的逆压电应力减小第二半导体层在高压下的应力形变从而提高第二半导体层的击穿电场强度，还可以降低栅极边缘的二维电子气浓度调节栅极边缘电场强度，从而提高器件的耐压性以及减小对多级场板的需求，进而简化器件的制备工艺。

Description

高电子迁移率晶体管及其制备方法
技术领域
本发明涉及半导体器件领域，尤其涉及一种高电子迁移率晶体管及其制备方法。
背景技术
氮化镓基化合物半导体材料由于其具有禁带宽度大、热稳定性好、抗辐射、耐酸碱、直接带隙、容易形成异质结器件结构等优点被广泛用于高压高频电子器件和发光器件的制作。氮化镓基高电子迁移率场效应晶体管(High electron mobility transistor，HEMT)作为一种重要的氮化镓电子器件在高功率射频领用和高效电能转换领用有着广泛的应用。随着氮化镓材料质量，外延器件结构设计和器件制作工艺的不断提高，氮化镓HEMT器件的射频和功率性能也不断改善。相较于第一代硅器件和第二代砷化镓器件，氮化镓功率器件最大特点是通过优化材料和器件工艺可以实现更高的耐压和功率密度。
然而现有技术中制作GaN HEMT的击穿电压实际值与其理论耐压极限相比仍然有着较大的差异。基于此，为了实现高功率高耐压器件，如何提高氮化镓基化合物半导体器件的工作电压成为了亟待解决的技术问题。
发明内容
本公开主要解决的技术问题是如何提高氮化镓基化合物半导体器件的工作电压。
为解决上述技术问题，本公开采用的第一个技术方案是：提供一种高电子迁移率晶体管，高电子迁移率晶体管包括：
衬底；
外延层，设置在衬底的表面，外延层至少包括：第一半导体层和设置在第一半导体层上的第二半导体层，第一半导体层和第二半导体层为异质结构；
源极、漏极和栅极，彼此间隔地设置于外延层上且栅极设置于源极与漏极之间；其中，栅极具有面向漏极的侧壁；
应力补偿层，设置于第二半导体层上，且与栅极的侧壁接触；应力补偿层的压电系数与第二半导体层的压电系数相反。
其中，应力补偿层与漏极间隔设置。
其中，沿栅极至漏极的排布方向，应力补偿层的宽度与栅极和漏极之间区域的宽度的比值为2％～20％。
其中，应力补偿层的材料为氮面氮化物或氧面氧化锌。
其中，氮面氮化物包括氮面氮化镓。
其中，应力补偿层的厚度小于栅极的厚度。
其中，应力补偿层包括多个子应力补偿层，多个子应力补偿层间隔地设置于栅极的侧壁。
其中，高电子迁移率晶体管还包括：
设置在源极与栅极之间、栅极与漏极之间的钝化层，钝化层覆盖应力补偿层；钝化层的厚度大于或等于应力补偿层的厚度。
其中，第二半导体层包括镓面AlGaN层；或第二半导体层包括AlN插层、镓面AlGaN层和GaN帽层。
为解决上述技术问题，本公开采用的第二个技术方案是：提供一种高电子迁移晶体管的制备方法，高电子迁移晶体管的制备方法包括：
提供一衬底；
在衬底的表面形成外延层，外延层至少包括：第一半导体层和设置在第一半导体层上的第二半导体层，第一半导体层和第二半导体层为异质结构；
在外延层上形成应力补偿层，且应力补偿层的压电系数与第二半导体层的压电系数相反；
在外延层上设置源极、漏极和栅极，源极、漏极和栅极彼此之间间隔设置；栅极具有面向漏极的侧壁，应力补偿层与侧壁接触。
其中，在外延层上形成应力补偿层，包括：
在第一半导体层远离衬底的一侧制备图形化掩膜层，其中，图形化掩膜层被配置为在栅极的侧壁接触的预设范围内镂空；
在图形化掩膜层以及第一半导体层上生长应力补偿层；
去除图形化掩膜层以及图形化掩膜层上的应力补偿层。
其中，在外延层上形成应力补偿层，包括：
在第一半导体层远离衬底的一侧制备第一应力补偿层；
刻蚀第一应力补偿层，保留与栅极的侧壁接触的预设范围内的第二应力补偿层，得到应力补偿层。
其中，在外延层上形成应力补偿层之后，且在外延层上设置源极、漏极和栅极之前，还包括：
在应力补偿层和第一半导体层远离衬底的一侧制备钝化层；
在外延层上设置源极、漏极和栅极，包括：
刻蚀钝化层开孔并在开孔处制备源极、漏极以及栅极。
本公开实施例的有益效果：区别于现有技术，本公开实施例提供一种高电子迁移率晶体管及其制备方法。高电子迁移率晶体管包括衬底、外延层、源极、漏极、栅极和应力补偿层：外延层设置在衬底的表面，外延层至少包括：第一半导体层和设置在第一半导体层上的第二半导体层，第一半导体层和第二半导体层为异质结构；源极、漏极和栅极彼此间隔地设置于外延层上且栅极设置于源极与漏极之间；其中，栅极具有面向漏极的侧壁；应力补偿层设置于第二半导体层上，且与栅极的侧壁接触；应力补偿层的压电系数与第二半导体层的压电系数相反。如此，通过在栅极面向漏极的侧壁设置与第二半导体层的压电系数相反的应力补偿层，可以在高压下产生与第二半导体层相反的逆压电应力减小第二半导体层在高压下的应力形变从而提高第二半导体层的击穿电场强度；同时还可以降低栅极边缘的二维电子气浓度调节栅极边缘电场强度，从而提高器件的耐压性以及减小对多级场板的需求，进而简化器件的制备工艺。
附图说明
图1是本公开实施例提供的高电子迁移率晶体管一实施例的结构示意图；
图2是图1中A-A处的剖面结构示意图；
图3是本公开实施例提供的高电子迁移率晶体管另一实施例的结构示意图；
图4是本公开实施例提供的高电子迁移率晶体管的制备方法一实施例的流程示意图；
图5是图4中步骤S1至S5对应的结构示意图；
图6是图4中步骤S3一实施例的流程示意图；
图7是图6中步骤S311至S313对应的结构示意图；
图8是图4中步骤S3另一实施例的流程示意图；
图9是图8中步骤S321至S322对应的结构示意图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本公开实施例的一部分实施例，而不是全部的实施例。基于本公开实施例中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开实施例保护的范围。
本公开实施例中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本公开实施例的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本公开实施例中所有方向性指示(诸如上、下、左、右、前、后……)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本公开实施例的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
下面结合附图和实施例对本公开实施例进行详细的说明。
请参阅图1和图2，图1是本公开实施例提供的高电子迁移率晶体管一实施例的结构示意图，图2是图1中A-A处的剖面结构示意图。
高电子迁移率晶体管100包括衬底10、外延层20，设置在衬底10的表面，外延层至少包括：第一半导体层13和设置在第一半导体层13上的第二半导体层14，第一半导体层13和第二半导体14为异质结构。
源极17、漏极18和栅极16彼此间隔地设置于外延层20上且栅极16设置于源极17与漏极18之间；其中，栅极16具有面向漏极18的侧壁。
应力补偿层15设置于第二半导体层14上，且与栅极16的侧壁接触；应力补偿层15的压电系数与第二半导体层14的压电系数相反。
在一些实施例中，外延层20包括第一半导体层13和第二半导体层14，衬底10可以为氮化镓。第一半导体层13直接设置于衬底10的一侧。
需要说明的是，在下面的描述中，未强调氮化镓是镓面氮化镓或氮面氮化镓的都是指镓面氮化镓。
在一些实施例中，外延层20包括依次层叠设置于衬底10上的成核层11、缓冲层12、第一半导体层13和第二半导体层14。衬底10可以为硅、碳化硅、蓝宝石或氧化铝中的至少一种。
在一些实施例中，高电子迁移率晶体管100包括由下至上依次叠设的衬底10、成核层11、缓冲层12、第一半导体层13和第二半导体层14以及应力补偿层15；还包括：设置在于第二半导体层14上且彼此间隔的源极17、栅极16和漏极18，其中，应力补偿层15设置栅极16面向漏极18的一侧。
在一些实施例中，高电子迁移率晶体管100还包括钝化层19，该钝化层19设置于外延层20远离衬底10的一侧，且覆盖外延层20和应力补偿层15。
示例性地，成核层11可以是GaN层或AlN层，成核层11的主要作用是给高温的GaN生长提供必要的成核中心、降低高温的GaN与衬底10间的界面自由能以促进反应物原子在衬底10上的吸附和GaN的横向生长。
示例性地，缓冲层12为GaN层或者AlGaN层。缓冲层12可以是单层结构，也可以是多层结构，此处不作限制。缓冲层12包括多层的AlGaN层时，每层的AlGaN层中的Al组分的含量可以一样，也可以不一样。
第一半导体层13和第二半导体层14为异质结构，第一半导体层13和第二半导体层14之间的界面形成有二维电子气。示例性地，第一半导体层13为高温的GaN层，第一半导体层13是高电子迁移率晶体管100中由于外加电场引起的沿长度方向的导电层。即，第一半导体层13为沟道层。第二半导体层14可以是单层结构，也可以是多层结构，第二半导体层14是单层结构时，第二半导体层14包括镓面AlGaN层。第二半导体层14是多层结构时，也就是说，第二半导体层14是复合第二半导体层时，第二半导体层14包括AlN插层、镓面AlGaN层和GaN帽层。AlN插层、镓面AlGaN层和GaN帽层依次层叠设置于第一半导体层13上。在第一半导体层13和第二半导体层14之间存在带隙不连续性。由于压电效应产生的第二半导体层14中电子落入第一半导体层13，从而在第一半导体层13中产生高迁移率导电电子的二维电子气，进而形成载流子沟道131。第二半导体层14与第一半导体层13之间限定界面，二维电子气的载流子沟道131位于此界面处。
源极17、漏极18、栅极16设置于第二半导体层14远离衬底10的表面，栅极16位于源极17和漏极18之间，分别与漏极18和源极17间隔设置。栅极16与第二半导体层14形成肖特基接触。源极17和漏极18分别与第二半导体层14形成欧姆接触。源极17和漏极18分别被配置用于电连接至载流子沟道131。源极17和漏极18分别可以为Ti、Al、Ni和Au中的至少一种。栅极16可以为镍、镍锰合金、镍铬合金以及镍钼铁合金等金属材料，栅极16、源极17和漏极18的材料，此处不作限制，根据实际需求进行选择。
应力补偿层15设置于第二半导体层14远离衬底10的表面，且应力补偿层15设置于栅极16与漏极18之间，且与漏极18间隔设置。应力补偿层15与栅极16靠近漏极18的一侧的表面接触。应力补偿层15的压电系数与第二半导体层14的压电系数相反，应力补偿层15可以产生与第二半导体层14相反的逆压电形变应力，减小第二半导体层14在高压下的应力形变，从而可以提高第二半导体层14的击穿电压以及改善高电子迁移率晶体管100在高压高功率下的应力状态，提高高电子迁移率晶体管100的可靠性。
进一步地，在现有技术中，为了提高器件的击穿电压，会在栅极16和漏极18之间的钝化层19远离衬底10的一侧或在栅极16远离衬底10的一侧设置多级金属场板，然而通过多级金属场板提高器件的击穿电压的方式，其击穿电压实际值与其理论耐压极限相比仍然有着较大的差异。但本公开实施例通过设置应力补偿层15，调节二维电子气的分布和电场分布，从而减小栅极16附近的峰值电场强度进而提高高电子迁移率晶体管100的耐压性能，相比于多级金属场板可以更好地提高击穿电压和提高栅极16附近电场的承受能力，进而减小对多级场板的需求，从而简化器件的制备工艺。
需要说明的是，下面对宽度的描述均是在平行于衬底10且垂直栅极16的延伸方向上进行描述，对厚度的描述是在垂直于衬底10的方向上进行描述，对长度的描述是在栅极16的延伸方向上进行描述。
在一些实施例方式中，应力补偿层15的厚度为20nm～1000nm，且应力补偿层15的厚度小于栅极16的厚度。应力补偿层15需要一定的厚度，应力补偿层15过薄，例如应力补偿层15的厚度小于20nm，应力补偿层15产生的与第二半导体层14相反的逆压电形变应力较小，对减小第二半导体层14在高压下的应力形变的效果不明显；应力补偿层15过厚，例如应力补偿层15的厚度大于1000nm，会影响后续钝化层19和场板的制作。需要理解的是，应力补偿层15的厚度与应力补偿层15的压电系数以及应力补偿层15的应力需求相关，通过测试可得到应力补偿层15的最佳厚度范围。
在另一些实施例方式中，沿栅极16至漏极18的排布方向，应力补偿层15的宽度与栅极16和漏极18之间区域的宽度的比值为2％～20％。示例性的，应力补偿层15沿栅极16至漏极18的排布方向的宽度为0.5μm～10μm；
需要理解的是，应力补偿层15的宽度同应力补偿层15的厚度一样也会影响应力补偿层15的补偿效果。
在一些实施例中，应力补偿层15的材料为氮面氮化物或氧面氧化锌，如此可以利用氮面氮化物或氧面氧化性形成的应力补偿层15具有与外延层20中的第二半导体层14相反的压力系数。在一些实施例中，应力补偿层15的材料为氮面氮化物时，氮面氮化物可以为氮面氮化镓。应力补偿层15还可以是其他压电材料，只要压电系数与第二半导体层14的压电系数相反即可，此处不作过多限制，根据实际需求进行选择。
在一些实施例中，应力补偿层15在平行于衬底10的方向上的横截面积为矩形，应力补偿层15的长度与栅极16的长度一致。在另一些实施例中，应力补偿层15在平行于衬底10的方向上的横截面积可以为扇形、平行四边形等图形，只要满足应力补偿层15的厚度要求以及宽度要求即可。
请参阅图1和图3，图3是本公开实施例提供的高电子迁移率晶体管另一实施例的结构示意图。
在本实施例中，应力补偿层15包括多个子应力补偿层151，多个子应力补偿层151沿着栅极16的延伸方向间隔设置。不同子应力补偿层151的形状和/或尺寸可以相同，或不同子应力补偿层151的形状和尺寸也可以不相同，此处不作过多限制。如图3所示，在本实施例中，每个子应力补偿层151的形状和大小均相同，子应力补偿层151在平行于衬底10的方向上的横截面积为矩形。在一些实施例中，相邻的两个子应力补偿层151之间的间隔相同。
在一些实施例中，请参阅图1，钝化层19设置于栅极16与源极17之间，以及栅极16与漏极18之间，并覆盖应力补偿层15和部分第二半导体层14。钝化层19的厚度大于或等于应力补偿层15的厚度。钝化层19可以为二氧化硅、氮化硅或氮化铝等介电材料。
本公开实施例提供一种高电子迁移率晶体管100。高电子迁移率晶体管100包括衬底10、外延层20、源极17、漏极18、栅极16和应力补偿层15：外延层20设置在衬底10的表面，外延层20至少包括：第一半导体层13和设置在第一半导体层13上的第二半导体层14，第一半导体层13和第二半导体层14为异质结构；源极17、漏极18和栅极16彼此间隔地设置于外延层上且栅极16设置于源极17与漏极18之间；其中，栅极16具有面向漏极18的侧壁；应力补偿层15设置于第二半导体层14上，且与栅极16的侧壁接触；应力补偿层15的压电系数与第二半导体层14的压电系数相反。通过在栅极16面向漏极18的侧壁设置与第二半导体层14的压电系数相反的应力补偿层15，可以在高压下产生与第二半导体层14相反的逆压电应力减小第二半导体层14在高压下的应力形变从而提高第二半导体层14的击穿电场强度，还可以降低栅极16边缘的二维电子气浓度调节栅极16边缘电场强度，从而提高器件的耐压性以及减小对多级场板的需求，进而简化器件的制备工艺。
本公开实施例提供一种高电子迁移率晶体管100的制备方法，用于制备上述的高电子迁移率晶体管100，高电子迁移率晶体管100的制备方法的具体步骤如下所示：
请参阅图4和图5，图4是本公开实施例提供的高电子迁移率晶体管的制备方法一实施例的流程示意图，图5是图4中步骤S1至S5对应的结构示意图。
S1：提供一衬底。
具体地，衬底10为硅、碳化硅、蓝宝石、氧化铝或氮化镓中的至少一种。
S2：在衬底的表面形成外延层，外延层至少包括：第一半导体层和设置在第一半导体层上的第二半导体层，第一半导体层和第二半导体层为异质结构。
具体地，外延层20至少包括第一半导体层13和第二半导体层14，且第一半导体层13和第二半导体层14为异质结构。
在本实施方式中，外延层20包括依次层叠设置于衬底10上的成核层11、缓冲层12、第一半导体层13和第二半导体层14。衬底10可以为硅、碳化硅、蓝宝石或氧化铝中的至少一种。具体地，在衬底10上采用MOCVD(Metal-organic Chemical Vapor Deposition，金属有机化合物化学气相沉淀)的方法依次生长成核层11和缓冲层12。成核层11可以是GaN层或AlN层，成核层11的生长温度为600℃～1200℃，厚度为10nm～500nm。缓冲层12为GaN层或者AlGaN层。缓冲层12的生长温度为900℃～1200℃；缓冲层12的厚度为100nm～10μm。缓冲层12可以是单层结构，也可以是多层结构，此处不作限制。缓冲层12包括多层的AlGaN层时，每层的AlGaN层中的Al组分的含量可以一样，也可以不一样。成核层11和缓冲层12也可以采用其他方法制备，此处不作过多限制。
在一些实施方式中，外延层20仅包括第一半导体层13和第二半导体层14，衬底10可以为氮化镓。第一半导体层13直接设置于衬底10的一侧。
第一半导体层13和第二半导体层14的制作可以是：先采用MOCVD法生长高温的GaN层。高温的GaN层即为第一半导体层13。然后，采用MOCVD法在第一半导体层13远离衬底10的一侧生长第二半导体层14。
第一半导体层13的生长温度为1000℃～1200℃，第一半导体层13的厚度为100nm～1μm。第二半导体层14的生长温度为1000℃～1200℃，第二半导体层14的厚度为5nm～50nm。第二半导体层14可以是单层结构，也可以是多层结构。
在一实施例方式中，第二半导体层14是单层结构，第二半导体层14包括镓面AlGaN层。
在另一实施方式中，第二半导体层14是多层结构，第二半导体层14包括AlN插层、镓面AlGaN层和GaN帽层。AlN插层、镓面AlGaN层和GaN帽层依次层叠生长于第一半导体层13上。
S3：在外延层上形成应力补偿层，且应力补偿层的压电系数与第二半导体层的压电系数相反。
具体地，在外延层20上形成应力补偿层15是指：采用MBE(Molecular beamepitaxy，分子束外延)法在第二半导体层14远离衬底10的一侧生长应力补偿层15，应力补偿层15的压电系数与第二半导体层14的压电系数相反。应力补偿层15的生长温度为300℃～1000℃，应力补偿层15的厚度为20nm～1000nm。
在一实施方式中，对在外延层20上形成应力补偿层15具体包括如下步骤：
请参阅图6和图7，图6是图4中步骤S3一实施例的流程示意图，图7是图6中步骤S311至S313对应的结构示意图。
S311：在第二半导体层远离衬底的一侧制备图形化掩膜层，其中，图形化掩膜层被配置为在栅极的侧壁接触的预设范围内镂空。
具体地，在第二半导体层14远离衬底10的一侧制备图形化掩膜层141，图形化掩膜层141可以为二氧化硅和氮化硅等耐高温材料。图形化掩膜层141覆盖部分第二半导体层14，未覆盖第二半导体层14的地方形成开口结构142，开口结构142的大小为栅极16的侧壁接触的预设范围，即图形化掩膜层141被配置为在栅极16的侧壁接触的预设范围内镂空。
S312：在图形化掩膜层以及第二半导体层上生长应力补偿层。
具体地，在图形化掩膜层141远离衬底10的一侧采用MBE法生长应力补偿层15以及在开口结构142处生长应力补偿层15，应力补偿层15覆盖图形化掩膜层141和部分第二半导体层14。应力补偿层15各处的厚度一样。
S313：去除图形化掩膜层以及图形化掩膜层上的应力补偿层。
具体地，采用化学腐蚀的方法去除图形化掩膜层141以及图形化掩膜层141远离衬底10一侧表面的应力补偿层15，保留开口结构142内的应力补偿层15。
在另一实施方式中，对在外延层20上形成应力补偿层15具体包括如下步骤：
请参阅图8和图9，图8是图4中步骤S3另一实施例的流程示意图，图9是图8中步骤S321至S322对应的结构示意图。
S321：在第二半导体层远离衬底的一侧制备第一应力补偿层。
具体地，在第二半导体层14远离衬底10的一侧采用MBE法制备第一应力补偿层152，第一应力补偿层152完全覆盖第二半导体层14。第一应力补偿层152各处的厚度一样。
S322：刻蚀第一应力补偿层，保留与栅极的侧壁接触的预设范围内的第二应力补偿层，得到应力补偿层。
具体地，蚀刻第一应力补偿层152，保留栅极16的侧壁的接触范围内的第二应力补偿层153，得到图形化后的应力补偿层15。即，第二应力补偿层153为图形化后的应力补偿层15。
S4：在应力补偿层和第二半导体层远离所述衬底的一侧制备钝化层。
具体地，在第二半导体层14远离衬底10的一侧制备钝化层19，钝化层19覆盖第二半导体层14以及应力补偿层15。钝化层19的厚度大于或等于应力补偿层15的厚度。钝化层19可以为二氧化硅、氮化硅或氮化铝等介电材料。
S5：在外延层上设置源极、漏极和栅极，源极、漏极和栅极彼此之间间隔设置；栅极具有面向漏极的侧壁，应力补偿层与侧壁接触。
具体地，刻蚀钝化层19形成开孔以裸露部分第二半导体层14，且在开孔处制备源极17、漏极18、栅极16，也就是说，源极17、漏极18、栅极16设置于第二半导体层14远离衬底10的表面。栅极16位于源极17和应力补偿层15之间，分别与漏极18和源极17间隔设置。应力补偿层15与栅极16面向漏极18的侧壁接触。
在一具体实施例中，首先，去除部分钝化层19使第二半导体层14部分暴露形成第一暴露部191，第一暴露部191为多个，多个第一暴露部191间隔设置。一个第一暴露部191上仅制备一个源极17，一个第一暴露部191上仅制备一个漏极18，源极17和漏极18间隔设置。源极17和漏极18分别可以为Ti、Al、Ni和Au中的至少一种，源极17和漏极18还可以为其他材料，此处不作限制，根据实际需求进行选择。在制备源极17和漏极18时，可以先蒸镀金属材料，剥离后在退火炉中进行回火，让源极17和漏极18分别在第一暴露部191处与第二半导体层14形成欧姆接触。源极17和漏极18的回火温度为500℃～800℃。在本实施方式中，采用蒸镀的方式制备源极17和漏极18，在其他可选实施方式中，可以采用溅射等其他方式制备源极17和漏极18，此处不作限制。
然后，去除部分钝化层19使第二半导体层14部分暴露形成第二暴露部192，在第二暴露部192上制备栅极16，栅极16位于应力补偿层15和源极17之间，且与应力补偿层15靠近源极17的侧面接触。栅极16也位于源极17和漏极18之间。栅极16可以为镍、镍锰合金、镍铬合金以及镍钼铁合金等金属材料，栅极16的材料，此处不作限制，根据实际需求进行选择。在制备栅极16时，可以先蒸镀金属材料，剥离后在退火炉中进行回火，让栅极16在第二暴露部192处与第二半导体层14形成肖特基接触。栅极16的回火温度为300℃～600℃。在本实施方式中，采用蒸镀的方式制备栅极16，在其他可选实施方式中，可以采用溅射等其他方式制备栅极16，此处不作限制。
下面主要对高电子迁移率晶体管进行制备，包括如下实施方式。
第一实施方式：
(1)采用MOCVD设备在6寸硅衬底上生长AlN成核层。首先在1060℃高温氢气环境下对硅衬底表面进行热处理，以去除硅衬底表面的氧化物；预通三甲基铝(TrimethylAluminum，TMAl)流量为50sccm，时间为1min；继续在1080℃条件下通入氨气流量为5000sccm和TMAl流量为400sccm，时间为50min，得到厚度为200nm的AlN成核层。
(2)采用MOCVD设备继续在步骤(1)的AlN成核层上继续生长高阻缓冲层，高阻缓冲层包括三层AlGaN结构，每层AlGaN结构的Al组分不同；三层AlGaN结构的Al组分分别为75％、50％和25％。其中，①生长Al组分为75％的AlGaN结构的生长条件为：MO(高纯金属有机化合物)流量，其中，三甲基镓(TriMethyl Gallium，TMGa)流量为30sccm，TMAl流量为500sccm，同时氨气流量为1500sccm；表面温度为1050℃，生长时间为15min，Al组分为75％的AlGaN结构的厚度为400nm；②生长Al组分为50％的AlGaN结构的生长条件为：MO流量，其中，TMGa流量为58sccm，TMAl流量为450sccm，同时氨气流量为2000sccm；表面温度为1050℃，生长时间为50min，Al组分为50％的AlGaN结构的厚度为900nm；③生长Al组分为25％的AlGaN结构的生长条件为：MO流量，其中，TMGa流量为180sccm，TMAl流量为450sccm，同时氨气流量为2000sccm；表面温度为1050℃，生长时间为45min，Al组分为25％的AlGaN结构的厚度为1500nm。
(3)采用MOCVD设备继续在步骤(2)的高阻缓冲层上生长高阻GaN层，高阻GaN层也为缓冲层。高阻GaN层为低温低压条件下生长的GaN层，TMGa流量为200sccm，同时氨气流量为12000sccm，表面温度为980℃，生长速率为2.5um/h，生长时间为50min，高阻GaN层的厚度为3000nm。
(4)采用MOCVD设备继续在步骤(3)的高阻GaN层上生长高温GaN第一半导体层；高温GaN第一半导体层的生长条件为：TMGa流量为200sccm，同时氨气流量为30000sccm，表面温度为1080℃，生长速率为2μm/h，生长时间为6min，高温GaN第一半导体层的厚度为200nm。
(5)采用MOCVD设备继续在步骤(4)的高温GaN第一半导体层上继续生长第二半导体层。第二半导体层的生长条件为：表面温度为1080℃，氨气流量为8000sccm；AlN插层的生长条件为：通入TMAl的流量为400sccm，生长时间为16s，AlN插层的厚度为1nm；AlGaN第二半导体层的生长条件为：TMAl流量为400sccm，TMGa流量为180sccm。对应的Al组分为25％的AlGaN第二半导体层的生长时间为80s，AlGaN第二半导体层的厚度为20nm；GaN帽层的生长条件：通入TMGa的流量为150sccm，生长时间为15s，GaN帽层的厚度为2nm。
(6)在步骤(5)的第二半导体层表面生长一层300nm的二氧化硅层图形化掩膜层，利用光刻和刻蚀的方法在二氧化硅层图形化掩膜层上开孔露出需要生长应力补偿层的缺口结构。
(7)利用MBE在步骤(6)的缺口结构处生长200nm的氧面氧化锌应力补偿层，用化学腐蚀方法去除二氧化硅层图形化掩膜层和二氧化硅层图形化掩膜层远离硅衬底一侧表面的氧面氧化锌。
(8)在氧面氧化锌应力补偿层上生长二氧化硅钝化层，二氧化硅钝化层覆盖第二半导体层和氧面氧化锌应力补偿层。二氧化硅钝化层的厚度为1000nm。
(9)刻蚀部分二氧化硅钝化层，开孔源极区域和漏极区域，使部分第二半导体层暴露，形成第一暴露部。蒸镀Ti/Al/Ni/Au复合金属层，剥离后放入快速退火炉中，在650℃条件下回火后让源极和漏极分别在第一暴露部与第二半导体层形成欧姆接触。
(10)刻蚀部分二氧化硅钝化层，开孔栅极区域，使部分第二半导体层暴露，形成第二暴露部，在第二暴露部光刻栅极然后蒸镀Ni/Au金属层，剥离后放入快速退火炉中，在400℃条件下回火与第二半导体层形成肖特基接触。
第二实施方式：
(1)采用MOCVD设备在6寸硅衬底上生长AlN成核层。首先在1060℃高温氢气环境下对硅衬底表面进行热处理，以去除硅衬底表面的氧化物；预通TMAl流量为50sccm，时间为1min；继续在1080℃条件下通入氨气流量为5000sccm和TMAl流量为400sccm，生长时间为50min，得到厚度为200nm的AlN成核层。
(2)采用MOCVD设备继续在步骤(1)的AlN成核层上生长高阻GaN层，高阻GaN层为缓冲层。高阻GaN层为低温低压条件下生长的GaN层，TMGa流量为200sccm，同时氨气流量为12000sccm，表面温度为980℃，生长速率为2.5μm/h，生长时间为50min，高阻GaN层的厚度为3000nm。
(3)采用MOCVD设备继续在步骤(2)的高阻GaN层上生长高温GaN第一半导体层；高温GaN第一半导体层的生长条件为：TMGa流量为200sccm，同时氨气流量为30000sccm，表面温度为1080℃，生长速率为2um/h，生长时间为6min，高温GaN第一半导体层的厚度为200nm。
(4)采用MOCVD设备继续在步骤(3)的GaN第一半导体层上继续生长第二半导体层。第二半导体层的生长条件为：表面温度为1080℃，氨气流量为8000sccm；AlN插层的生长条件：通入TMAl的流量为400sccm，生长时间为16s，AlN插层的厚度为1nm；AlGaN第二半导体层的生长条件为：TMAl流量为400sccm，TMGa流量为180sccm，对应的Al组分为25％的AlGaN第二半导体层的生长时间为80s，AlGaN第二半导体层的厚度为20nm；GaN帽层的生长条件：通入TMGa的流量为150sccm，生长时间为15s，GaN帽层的厚度为2nm。
(5)在步骤(4)的第二半导体层表面生长应力补偿层，利用MBE生长一层厚度为100nm的氮面GaN层，采用光刻和刻蚀的方法去掉除栅极附近外其他区域的应力补偿层，得到图形化氮面GaN层应力补偿层。
(6)在步骤(5)的应力补偿层上生长二氧化硅钝化层，二氧化硅钝化层覆盖第二半导体层和氮面GaN层应力补偿层，钝化层的厚度为1000nm。
(7)刻蚀部分二氧化硅钝化层，开孔源极区域和漏极区域，使部分第二半导体层暴露，形成第一暴露部。蒸镀Ti/Al/Ni/Au复合金属层，剥离后放入快速退火炉中，在650℃条件下回火后让源极和漏极分别在第一暴露部与第二半导体层形成欧姆接触。
(8)刻蚀部分二氧化硅钝化层，开孔栅极区域，使部分第二半导体层暴露，形成第二暴露部，在第二暴露部光刻栅极然后蒸镀Ni/Au金属层，剥离后放入快速退火炉中，在400℃条件下回火与第二半导体层形成肖特基接触。
本公开实施例提供一种高电子迁移率晶体管的制备方法，制备方法包括：提供一衬底；在衬底的表面形成外延层，外延层至少包括：第一半导体层和设置在第一半导体层上的第二半导体层，第一半导体层和第二半导体层为异质结构；在外延层上形成应力补偿层，且应力补偿层的压电系数与第二半导体层的压电系数相反；在外延层上设置源极、漏极和栅极，源极、漏极和栅极彼此之间间隔设置；栅极具有面向漏极的侧壁，应力补偿层与侧壁接触。通过在栅极面向漏极的侧壁设置与第二半导体层的压电系数相反的应力补偿层，可以在高压下产生与第二半导体层相反的逆压电应力，减小第二半导体层在高压下的应力形变从而提高第二半导体层的击穿电场强度，还可以降低栅极边缘的二维电子气浓度调节栅极边缘电场强度，从而减小对多级场板的需求，进而简化器件的制备工艺。
以上所述仅为本公开实施例的实施方式，并非因此限制本公开实施例的专利范围，凡是利用本公开实施例说明书及附图内容所作的等效结构或等效流程变换，或直接或间接运用在其他相关的技术领域，均同理包括在本公开实施例的专利保护范围内。

Claims (13)

1.一种高电子迁移率晶体管，其特征在于，包括：
衬底；
外延层，设置在所述衬底的表面，所述外延层至少包括：第一半导体层和设置在所述第一半导体层上的第二半导体层，所述第一半导体层和所述第二半导体层为异质结构；
源极、漏极和栅极，彼此间隔地设置于所述外延层上且所述栅极设置于所述源极与所述漏极之间；其中，所述栅极具有面向所述漏极的侧壁；
应力补偿层，设置于所述第二半导体层上，且与所述栅极的侧壁接触；所述应力补偿层的压电系数与所述第二半导体层的压电系数相反。
2.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述应力补偿层与所述漏极间隔设置。
3.根据权利要求2所述的高电子迁移率晶体管，其特征在于，沿所述栅极至所述漏极的排布方向，所述应力补偿层的宽度与所述栅极和所述漏极之间区域的宽度的比值为2％～20％。
4.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述应力补偿层的材料为氮面氮化物或氧面氧化锌。
5.根据权利要求4所述的高电子迁移率晶体管，其特征在于，所述氮面氮化物包括氮面氮化镓。
6.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述应力补偿层的厚度小于所述栅极的厚度。
7.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述应力补偿层包括多个子应力补偿层，多个所述子应力补偿层间隔地设置于所述栅极的所述侧壁。
8.根据权利要求1所述的高电子迁移率晶体管，其特征在于，所述高电子迁移率晶体管还包括：
设置在所述源极与栅极之间、所述栅极与所述漏极之间的钝化层，所述钝化层覆盖所述应力补偿层；所述钝化层的厚度大于或等于所述应力补偿层的厚度。
9.根据权利要求1所述的高电子迁移晶体管，其特征在于，所述第二半导体层包括镓面AlGaN层；或所述第二半导体层包括AlN插层、镓面AlGaN层和GaN帽层。
10.一种高电子迁移晶体管的制备方法，其特征在于，包括：
提供一衬底；
在所述衬底的表面形成外延层，所述外延层至少包括：第一半导体层和设置在所述第一半导体层上的第二半导体层，所述第一半导体层和所述第二半导体层为异质结构；
在所述外延层上形成应力补偿层，且所述应力补偿层的压电系数与所述第二半导体层的压电系数相反；
在所述外延层上设置源极、漏极和栅极，所述源极、所述漏极和所述栅极彼此之间间隔设置；所述栅极具有面向所述漏极的侧壁，所述应力补偿层与所述侧壁接触。
11.根据权利要求10所述的制备方法，其特征在于，所述在所述外延层上形成应力补偿层，包括：
在所述第二半导体层远离所述衬底的一侧制备图形化掩膜层，其中，所述图形化掩膜层被配置为在所述栅极的侧壁接触的预设范围内镂空；
在所述图形化掩膜层以及所述第二半导体层上生长所述应力补偿层；
去除所述图形化掩膜层以及所述图形化掩膜层上的应力补偿层。
12.根据权利要求10所述的制备方法，其特征在于，所述在所述外延层上形成应力补偿层，包括：
在所述第二半导体层远离所述衬底的一侧制备第一应力补偿层；
刻蚀第一应力补偿层，保留与所述栅极的侧壁接触的预设范围内的第二应力补偿层，得到所述应力补偿层。
13.根据权利要求10所述的制备方法，其特征在于，所述在所述外延层上形成应力补偿层之后，且在所述外延层上设置源极、漏极和栅极之前，还包括：
在所述应力补偿层和所述第二半导体层远离所述衬底的一侧制备钝化层；
所述在外延层上设置源极、漏极和栅极，包括：
刻蚀所述钝化层开孔并在所述开孔处制备所述源极、所述漏极以及所述栅极。
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