CN115410523A - 像素电路及显示面板 - Google Patents

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CN115410523A CN202211058743.5A CN202211058743A CN115410523A CN 115410523 A CN115410523 A CN 115410523A CN 202211058743 A CN202211058743 A CN 202211058743A CN 115410523 A CN115410523 A CN 115410523A
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emission control
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张筱霞
戴超
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Abstract

本申请公开了一种像素电路及显示面板，属于显示技术领域，该像素电路包括驱动晶体管、写入晶体管、第一发光控制晶体管、第二发光控制晶体管以及第一初始化晶体管，通过在一帧的充电阶段前后分别初始化至少一次驱动晶体管的源极或者漏极的电位，如此可以稳定驱动晶体管的源极或者漏极的电位。

Description

像素电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。
背景技术
像素电路在工作过程中有可能需要从高频驱动切换至低频驱动，即某一个或者多个信号的频率从120Hz或者60Hz等高频降低到10Hz或者1Hz等低频，然而进行这种频率切换后，数据信号不会被重新写入即驱动晶体管的栅极电位保持不变，而驱动晶体管的源极和/或漏极的电位会发生周期性变化，这样在切换至低频驱动时容易导致亮度变化，出现闪烁现象。
发明内容
本申请提供一种像素电路及显示面板，以缓解切换至低频驱动时驱动晶体管的源极和/或漏极的电位会发生周期性变化的技术问题。
第一方面，本申请提供一种像素电路，该像素电路包括驱动晶体管、写入晶体管、第一发光控制晶体管、第二发光控制晶体管以及第一初始化晶体管，写入晶体管的源极或者漏极中的一个与驱动晶体管电性连接，写入晶体管的源极或者漏极中的另一个与数据线电性连接，写入晶体管的栅极与第一控制线连接；第一发光控制晶体管的源极或者漏极中的一个与驱动晶体管的源极或者漏极中的一个电性连接，第一发光控制晶体管的源极或者漏极中的另一个与正电源线电性连接，第一发光控制晶体管的栅极与第一发光控制线电性连接；第二发光控制晶体管的源极或者漏极中的一个与驱动晶体管的源极或者漏极中的另一个电性连接，第二发光控制晶体管的源极或者漏极中的另一个与负电源线电性连接，第二发光控制晶体管的栅极与第一发光控制线或者第二发光控制线电性连接；第一初始化晶体管的源极或者漏极中的一个与驱动晶体管的源极或者漏极电性连接，第一初始化晶体管的源极或者漏极中的另一个与第一初始化线电性连接，第一初始化晶体管的栅极与第二控制线电性连接，用于在一帧的充电阶段前后分别初始化至少一次驱动晶体管的源极或者漏极的电位。
在其中一些实施方式中，第一初始化晶体管处于导通状态时，驱动晶体管处于导通状态，且写入晶体管、第一发光控制晶体管以及第二发光控制晶体管均处于截止状态。
在其中一些实施方式中，像素电路还包括耦合电容和存储电容，耦合电容的一端与驱动晶体管的栅极、写入晶体管的源极或者漏极中的一个电性连接，耦合电容的另一端与第二发光控制晶体管的源极或者漏极中的另一个电性连接；存储电容的一端与耦合电容的另一端电性连接，存储电容的另一端与正电源线电性连接。
在其中一些实施方式中，第二发光控制晶体管的栅极与第一发光控制线电性连接；在充电阶段中，写入晶体管的导通时间与第一发光控制晶体管和/或第二发光控制晶体管的导通时间至少部分重叠。
在其中一些实施方式中，第一控制线用于传输第一控制信号，第二控制线用于传输第二控制信号，第一控制信号、第二控制信号在一帧中均具有先后依次分布的第一脉冲、第二脉冲；第一控制信号的波形与第二控制信号的波形相同，且第二控制信号的相位滞后于第一控制信号的相位；在一帧中，第二控制信号的第一脉冲在时间上位于第一控制信号的第一脉冲与第一控制信号的第二脉冲之间，第一控制信号的第二脉冲在时间上位于第二控制信号的第一脉冲与第二控制信号的第二脉冲之间。
在其中一些实施方式中，数据线用于传输数据信号；第一脉冲的持续时间小于第二脉冲的持续时间；在第一脉冲的持续时间中，数据信号的电位小于数据信号的脉冲幅度。
在其中一些实施方式中，像素电路还包括存储电容和第一晶体管，存储电容的一端与驱动晶体管的栅极电性连接，存储电容的另一端与第二发光控制晶体管的源极或者漏极中的另一个电性连接；第一晶体管的源极或者漏极中的一个与驱动晶体管的源极或者漏极中的一个电性连接，第一晶体管的源极或者漏极中的另一个与驱动晶体管的栅极电性连接，第一晶体管的栅极与第三控制线电性连接；其中，写入晶体管的源极或者漏极中的一个与驱动晶体管的源极或者漏极中的另一个电性连接；第一初始化晶体管处于导通状态时，驱动晶体管处于导通状态，且写入晶体管、第一发光控制晶体管、第二发光控制晶体管以及第一晶体管均处于截止状态。
在其中一些实施方式中，第一初始化晶体管处于截止状态时，第一晶体管、第一发光控制晶体管均处于导通状态，且写入晶体管、第二发光控制晶体管均处于截止状态。
在其中一些实施方式中，像素电路还包括发光器件和第二初始化晶体管，发光器件的阳极与第二发光控制晶体管的源极或者漏极中的另一个电性连接，发光器件的阴极与负电源线连接；第二初始化晶体管的源极或者漏极中的一个与发光器件的阳极连接，第二初始化晶体管的源极或者漏极中的另一个与第二初始化线电性连接，第二初始化晶体管的栅极与第四控制线或者第三控制线电性连接；其中，第二初始化晶体管在一帧的非发光阶段中多次处于导通状态。
第二方面，本申请提供一种显示面板，该显示面板包括上述至少一实施方式中的像素电路，其中，驱动晶体管的沟道类型与写入晶体管的沟道类型、第一发光控制晶体管的沟道类型、第二发光控制晶体管的沟道类型以及第一初始化晶体管的沟道类型均相同。
本申请提供的像素电路及显示面板，通过在一帧的充电阶段前后分别初始化至少一次驱动晶体管的源极或者漏极的电位，可以在充电前后分别对驱动晶体管的源极或者漏极中一个的电位进行复位，进而通过驱动晶体管自身的联动作用可以复位驱动晶体管的源极或者漏极中另一个的电位，如此可以稳定驱动晶体管的源极或者漏极的电位，即使像素电路切换驱动频率也可以保持驱动晶体管的三端电压，改善了驱动晶体管的源极和/或漏极的电位发生周期性变化导致的闪烁现象。
附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为相关技术中像素电路的第一种结构示意图。
图2为图1所示像素电路的时序示意图。
图3为相关技术中像素电路的第二种结构示意图。
图4为图3所示像素电路的时序示意图。
图5为本申请实施例提供的像素电路的第一种结构示意图。
图6为图5所示像素电路的一种工作状态示意图。
图7为图5所示像素电路的时序示意图。
图8为本申请实施例提供的像素电路的第二种结构示意图。
图9为图8所示像素电路的一种工作状态示意图。
图10为图8所示像素电路的时序示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图1为相关技术中像素电路的第一种结构示意图，该像素电路的工作过程如图2所示，包括以下四个阶段：
第一阶段：复位信号Reset和扫描信号Scan(n)置高，晶体管T4、晶体管T3打开，初始化信号Vint、数据信号Data的低电位Vref分别写入到节点N2、节点N1，其中，由于耦合电容C1的存在，使得节点N1与节点N2之间存在固定的压差。
第二阶段：复位信号Reset置低，扫描信号Scan(n)的电位不变，发光控制信号EM置高，节点N1的电压不变，节点N2逐渐充电到Vref-Vth(节点N2会持续充电到截止状态，Vgs＝VN1-VN2＝Vth)，此时VD1＝Vref-Vth-VSS，需要VD1小于启亮电压。其中，VN1为节点N1的电位。VN2为节点N2的电位。VD1为发光器件D1的阳极电位。Vth为驱动晶体管T1的阈值电压。VSS为负电源线中传输的电源负信号的电位。
第三阶段：复位信号Reset置低，扫描信号Scan(n)的电位不变，发光控制信号EM置低，数据信号Data的电位由低电位Vref跳变至高电位，节点N1的电压随之从低电位Vref跳变到数据信号Data的高电位，由于耦合电容C1的作用，节点N2的电压也会被耦合拉高，满足ΔVN2×(C1+Cst+CD1)＝ΔVN1×C1。其中，C1为耦合电容C1的电容。Cst为存储电容Cst的电容。CD1为发光器件D1的等效电容。ΔVN1为节点N1的电位变化量。ΔVN2为节点N2的电位变化量。
第四阶段：复位信号Reset置低，扫描信号Scan(n)的电位置低，发光控制信号EM置高，正电源线中传输的电源正信号VDD流向电源负信号VSS。晶体管T2打开后，节点N2给发光器件的电容充电到饱和即开始发光。
图1、图2所示像素电路在工作过程中从高频显示切换至低频显示时，扫描信号Scan(n)的频率也需要随之从120Hz或者60Hz等高频降低到10Hz或者1Hz等低频，然而进行这种频率切换后，数据信号Data不会被重新写入即驱动晶体管T1的栅极电位保持不变，而驱动晶体管T1的源极和/或漏极的电位会发生周期性变化，这样容易出现闪烁现象。
图3为相关技术中像素电路的第二种结构示意图，该像素电路的工作过程如图4所示，包括以下四个阶段：
第一阶段：发光控制信号EM2、扫描信号Nscan1均置高，晶体管T4、晶体管T6打开，能够将电源正信号VDD和初始化信号Vi_1分别写到存储电容Cst的两个极板，保证存储电容Cst的两端有一个固定的电位差。
第二阶段：扫描信号Nscan2置高，扫描信号Nscan1置低，此时数据信号Data会经过晶体管T2、驱动晶体管T1写入到节点A，但是由于扫描信号Nscan1置低，晶体管T3无法打开，也就是说数据信号Data无法写入到节点Q点。
第三阶段：扫描信号Nscan1、扫描信号Nscan2均置高，数据信号Data写入到节点Q。
第四阶段：发光控制信号EM1、发光控制信号EM2均置高，发光器件D1进行正常的发光。
图3、图4所示像素电路在工作过程中从高频显示切换至低频显示时，扫描信号Nscan1的频率也需要随之从120Hz或者60Hz等高频降低到10Hz或者1Hz等低频，然而进行这种频率切换后，数据信号Data不会被重新写入即驱动晶体管T1的栅极电位保持不变，而驱动晶体管T1的源极和/或漏极的电位会发生周期性变化，这样容易出现闪烁现象。
有鉴于上述提及的切换至低频驱动时驱动晶体管T1的源极和/或漏极的电位会发生周期性变化的技术问题，本实施例提供了一种像素电路，请参阅图5至图10，该像素电路包括驱动晶体管T1、写入晶体管T2、第一发光控制晶体管T4、第二发光控制晶体管T5以及第一初始化晶体管T7中的至少一个。写入晶体管T2的源极或者漏极中的一个与驱动晶体管T1电性连接，写入晶体管T2的源极或者漏极中的另一个与数据线电性连接，写入晶体管T2的栅极与第一控制线连接。第一发光控制晶体管T4的源极或者漏极中的一个与驱动晶体管T1的源极或者漏极中的一个电性连接，第一发光控制晶体管T4的源极或者漏极中的另一个与正电源线电性连接，第一发光控制晶体管T4的栅极与第一发光控制线电性连接。第二发光控制晶体管T5的源极或者漏极中的一个与驱动晶体管T1的源极或者漏极中的另一个电性连接，第二发光控制晶体管T5的源极或者漏极中的另一个与负电源线电性连接，第二发光控制晶体管T5的栅极与第一发光控制线或者第二发光控制线电性连接。第一初始化晶体管T7的源极或者漏极中的一个与驱动晶体管T1的源极或者漏极电性连接，第一初始化晶体管T7的源极或者漏极中的另一个与第一初始化线电性连接，第一初始化晶体管T7的栅极与第二控制线电性连接，用于在一帧的充电阶段前后分别初始化至少一次驱动晶体管T1的源极或者漏极的电位。
可以理解的是，本实施例提供的像素电路，通过在一帧的充电阶段前后分别初始化至少一次驱动晶体管T1的源极或者漏极的电位，可以在充电前后分别对驱动晶体管T1的源极或者漏极中一个的电位进行复位，进而通过驱动晶体管T1自身的联动作用可以复位驱动晶体管T1的源极或者漏极中另一个的电位，如此可以稳定驱动晶体管T1的源极或者漏极的电位，即使像素电路切换驱动频率也可以保持驱动晶体管T1的三端电压，改善了驱动晶体管T1的源极和/或漏极的电位发生周期性变化导致的闪烁现象。
又，如图5、图6所示，第一发光控制晶体管T4的栅极、第二发光控制晶体管T5的栅极通过共用同一第一发光控制线，可以减少像素电路所需的信号线数量，进而有利于提高显示面板的开口率。
在其中一个实施例中，如图5至图10所示，第一初始化晶体管T7处于导通状态时，驱动晶体管T1处于导通状态，且写入晶体管T2、第一发光控制晶体管T4以及第二发光控制晶体管T5均处于截止状态。
需要进行说明的时，写入晶体管T2、第一发光控制晶体管T4以及第二发光控制晶体管T5均处于截止状态可以在该阶段中阻止其他信号改变驱动晶体管T1的源极和/或漏极的电位，而第一初始化晶体管T7、驱动晶体管T1处于导通状态可以在充电前后分别对驱动晶体管T1的源极或者漏极中一个的电位进行复位，进而通过驱动晶体管T1自身的联动作用可以复位驱动晶体管T1的源极或者漏极中另一个的电位，如此可以稳定驱动晶体管T1的源极或者漏极的电位。
在其中一个实施例中，如图5、图6所示，像素电路还包括耦合电容C1和存储电容Cst，耦合电容C1的一端与驱动晶体管T1的栅极、写入晶体管T2的源极或者漏极中的一个电性连接，耦合电容C1的另一端与第二发光控制晶体管T5的源极或者漏极中的另一个电性连接。存储电容Cst的一端与耦合电容C1的另一端电性连接，存储电容Cst的另一端与正电源线电性连接。
需要进行说明的是，写入晶体管T2的源极或者漏极中的一个与驱动晶体管T1的栅极直接电性连接，可以减少数据信号Data至驱动晶体管T1的栅极的传输路径，降低了数据信号Data的传输压降损耗。
在其中一个实施例中，如图5至图7所示，第二发光控制晶体管T5的栅极与第一发光控制线电性连接。在充电阶段中，写入晶体管T2的导通时间与第一发光控制晶体管T4和/或第二发光控制晶体管T5的导通时间至少部分重叠。
需要进行说明的是，在充电阶段即为数据信号Data的脉冲写入像素电路的时间段中，第一发光控制晶体管T4和/或第二发光控制晶体管T5的导通可以通过电源正信号VDD抓取驱动晶体管T1的阈值电压。
在其中一个实施例中，第一控制线用于传输第一控制信号，第二控制线用于传输第二控制信号，第一控制信号、第二控制信号在一帧中均具有先后依次分布的第一脉冲、第二脉冲。第一控制信号的波形与第二控制信号的波形相同，且第二控制信号的相位滞后于第一控制信号的相位。在一帧中，第二控制信号的第一脉冲在时间上位于第一控制信号的第一脉冲与第一控制信号的第二脉冲之间，第一控制信号的第二脉冲在时间上位于第二控制信号的第一脉冲与第二控制信号的第二脉冲之间。
需要进行说明的是，第一控制信号的第一脉冲用于利用数据信号Data的低电位对驱动晶体管T1的栅极电位进行复位，第一控制信号的第二脉冲用于写入数据信号Data的高电位至驱动晶体管T1的栅极电位即为像素电路充电。第二控制信号的第一脉冲用于在一帧中充电前对驱动晶体管T1的源极电位或者漏极电位进行初始化，第二控制信号的第二脉冲用于在一帧中充电后对驱动晶体管T1的源极电位或者漏极电位进行初始化。
在其中一个实施例中，数据线用于传输数据信号Data。第一脉冲的持续时间小于第二脉冲的持续时间。在第一脉冲的持续时间中，数据信号Data的电位小于数据信号Data的脉冲幅度。
需要进行说明的是，第一控制信号的第一脉冲、第二控制信号的第一脉冲均是为了实现对应节点电位的复位，而第一控制信号的第二脉冲的持续时间决定了充电时间，因此，第二脉冲的持续时间需要合适配置以满足充电时间的要求。而第一脉冲的持续时间多少对复位效果的影响几乎没有，因此，可以为第一脉冲配置较短的时间，以降低功耗。
在其中一个实施例中，如图8至图10所示，像素电路还包括存储电容Cst和第一晶体管T3。存储电容Cst的一端与驱动晶体管T1的栅极电性连接，存储电容Cst的另一端与第二发光控制晶体管T5的源极或者漏极中的另一个电性连接。第一晶体管T3的源极或者漏极中的一个与驱动晶体管T1的源极或者漏极中的一个电性连接，第一晶体管T3的源极或者漏极中的另一个与驱动晶体管T1的栅极电性连接，第一晶体管T3的栅极与第三控制线电性连接。其中，写入晶体管T2的源极或者漏极中的一个与驱动晶体管T1的源极或者漏极中的另一个电性连接。第一初始化晶体管T7处于导通状态时，驱动晶体管T1处于导通状态，且写入晶体管T2、第一发光控制晶体管T4、第二发光控制晶体管T5以及第一晶体管T3均处于截止状态。
需要进行说明的是，第一晶体管T3可以对发光器件D1的阳极电位进行复位，以精确控制每帧中发光强度的精度。写入晶体管T2、第一发光控制晶体管T4、第二发光控制晶体管T5以及第一晶体管T3均处于截止状态可以在该阶段中阻止其他信号改变驱动晶体管T1的源极和/或漏极的电位，而第一初始化晶体管T7、驱动晶体管T1处于导通状态可以在充电前后分别对驱动晶体管T1的源极或者漏极中一个的电位进行复位，进而通过驱动晶体管T1自身的联动作用可以复位驱动晶体管T1的源极或者漏极中另一个的电位，如此可以稳定驱动晶体管T1的源极或者漏极的电位。
在其中一个实施例中，第一初始化晶体管T7处于截止状态时，第一晶体管T3、第一发光控制晶体管T4均处于导通状态，且写入晶体管T2、第二发光控制晶体管T5均处于截止状态。
需要进行说明的是，在本实施例中，第一晶体管T3不仅可以用于传输数据信号Data至驱动晶体管T1的栅极以实现像素电路的充电，还可以用于传输电源正信号VDD至驱动晶体管T1的栅极以复位驱动晶体管T1的栅极电位。
在其中一个实施例中，如图5至图10所示，像素电路还包括发光器件D1和第二初始化晶体管T6。发光器件D1的阳极与第二发光控制晶体管T5的源极或者漏极中的另一个电性连接，发光器件D1的阴极与负电源线连接。第二初始化晶体管T6的源极或者漏极中的一个与发光器件D1的阳极连接，第二初始化晶体管T6的源极或者漏极中的另一个与第二初始化线电性连接，第二初始化晶体管T6的栅极与第四控制线或者第三控制线电性连接。其中，第二初始化晶体管T6在一帧的非发光阶段中多次处于导通状态。
需要进行说明的是，第二初始化晶体管T6的栅极与第三控制线电性连接时，可以与第一晶体管T3的栅极共用同一第三控制线，可以减少像素电路所需的信号线数量，进而有利于提高显示面板的开口率。第二初始化晶体管T6在一帧的非发光阶段中的每次导通均可以复位驱动晶体管T1的源极电位和/或漏极电位。
其中，发光器件D1可以为有机发光二极管、迷你发光二极管、微发光二极管或者量子点发光二极管。
在其中一个实施例中，驱动晶体管T1的沟道类型、写入晶体管T2的沟道类型、第一发光控制晶体管T4的沟道类型、第二发光控制晶体管T5的沟道类型、第一初始化晶体管T7的沟道类型、第一晶体管T3的沟道类型以及第一初始化晶体管T7的沟道类型中的至少一个可以为N沟道型或者P沟道型，具体还可以为N沟道型金属氧化物薄膜晶体管或者P沟道型低温多晶硅薄膜晶体管。
其中，正电源线用于传输电源正信号VDD，负电源线用于传输电源负信号VSS，电源正信号VDD的电位高于电源负信号VSS的电位。数据线用于传输数据信号Data。第一发光控制线用于传输第一发光控制信号，第一发光控制信号可以为发光控制信号EM或者发光控制信号EM2。第二发光控制线用于传输第二发光控制信号，第二发光控制信号可以为发光控制信号EM1。第一控制线用于传输第一控制信号，第一控制信号可以为扫描信号Scan(n)或者扫描信号Nscan2。第二控制线用于传输第二控制信号，第二控制信号可以为扫描信号Scan(n+1)或者扫描信号Nscan1(n+1)。第三控制线用于传输第三控制信号，第三控制信号可以为扫描信号Nscan1(n)。第四控制线用于传输第四控制信号，第四控制信号可以为扫描信号Scan(n-2)。第一初始化线用于传输第一初始化信号，第一初始化信号可以为电压信号Vi_2。第二初始化线用于传输第二初始化信号，第二初始化信号可以为电压信号Vi_1。
其中，图7为图5所示像素电路的时序示意图，图5所示像素电路在一帧中的工作过程包括以下阶段：
第一阶段S1：扫描信号Scan(n-2)、扫描信号Scan(n)处于高电位时，写入晶体管T2、第二初始化晶体管T6打开，数据信号Data的低电位、第二初始化信号依次分别对节点Q、节点C进行复位。
第二阶段S2：扫描信号Scan(n+1)处于高电位，第一初始化晶体管T7打开，此时，驱动晶体管T1也处于打开状态，第一初始化信号对节点A或者节点B中的一个进行复位，然后通过驱动晶体管T1的自身打开状态，可以联动节点A或者节点B中的另一个进行复位。
第三阶段S3：扫描信号Scan(n)处于高电位，写入晶体管T2打开，数据信号Data的高电位充电至驱动晶体管T1的栅极；在此阶段中，发光控制信号EM在至少部分时间中处于高电位，此时第一发光控制晶体管T4、第二发光控制晶体管T5均打开，可以通过电源正信号VDD来抓取驱动晶体管T1的阈值电压。
第四阶段S4：扫描信号Scan(n+1)处于高电位，第一初始化晶体管T7打开，此时，驱动晶体管T1也处于打开状态，第一初始化信号对节点A或者节点B中的一个进行复位，然后通过驱动晶体管T1的自身打开状态，可以联动节点A或者节点B中的另一个进行复位。
第五阶段S5：发光控制信号EM处于高电位，第一发光控制晶体管T4、第二发光控制晶体管T5均打开，发光器件D1开始进行发光。
其中，第二发光控制晶体管T5、第一初始化晶体管T7以及第二初始化晶体管T6的沟道长宽比W/L均相同，可以保证三者的导通程度的一致性。而设置三者的沟道长宽比W/L的范围均为0.5～1，能够保证三者的导通的充分性。其中，W为沟道宽度，L为沟道长度。
需要进行说明的是，相较于图1所示的像素电路，图5、图6所述的像素电路中第二初始化晶体管T6的栅极控制信号变为了扫描信号Scan(n-2)，而扫描信号Scan(n-2)、扫描信号Scan(n+1)以及扫描信号Scan(n)均具有先后出现的第一脉冲、第二脉冲。其中，第一脉冲的脉冲宽度可以为1/2H，第二脉冲的脉冲宽度可以为1H，同一扫描信号的第一脉冲与第二脉冲之间的间隔为1H。时序上，扫描信号Scan(n)的高电平时间全部位于发光控制信号EM的低电平时间段内，只有发光控制信号EM的第一个脉冲(pulse)例外，发光控制信号EM的第一个脉冲的脉冲宽度可以为1/2H，与扫描信号Scan(n)的第二脉冲的上升沿一致，且在扫描信号Scan(n+1)的第二脉冲的下降沿时刻，发光控制信号EM的电位由低电位跳变为高电位。其中，H＝1/(显示频率*像素行数)。
可以理解的是，如此可以保证像素电路的工作时序的可靠性而不会出现时序混乱。
其中，图10为图8所示像素电路的时序示意图，图8所示像素电路在一帧中的工作过程包括以下阶段：
第一阶段S1：扫描信号Nscan1(n)、发光控制信号EM2处于高电位，第一发光控制晶体管T4、第一晶体管T3以及第二初始化晶体管T6打开，电源正信号VDD对节点A、节点Q进行复位，第二初始化信号对节点C进行复位。
第二阶段S2：扫描信号Nscan(n+1)处于高电位，第一初始化晶体管T7打开，此时，驱动晶体管T1也处于打开状态，第一初始化信号对节点A或者节点B中的一个进行复位，然后通过驱动晶体管T1的自身打开状态，可以联动节点A或者节点B中的另一个进行复位。
第三阶段S3：扫描信号Nscan(n)的第二脉冲、扫描信号Nscan2的第二脉冲处于高电位，第一晶体管T3、写入晶体管T2打开，数据信号Data的高电位充电至驱动晶体管T1的栅极。
第四阶段S4：扫描信号Nscan(n+1)处于高电位，第一初始化晶体管T7打开，此时，驱动晶体管T1也处于打开状态，第一初始化信号对节点A或者节点B中的一个进行复位，然后通过驱动晶体管T1的自身打开状态，可以联动节点A或者节点B中的另一个进行复位。
第五阶段S5：发光控制信号EM1、发光控制信号EM2均处于高电位，第一发光控制晶体管T4、第二发光控制晶体管T5均打开，发光器件D1开始进行发光。
其中，第一初始化晶体管T7、第二初始化晶体管T6的沟道长宽比W/L相同，可以保证两者导通程度的一致性。而设置两者的沟道长宽比W/L的范围均为0.5～1，能够保证两者导通的充分性。其中，W为沟道宽度，L为沟道长度。
需要进行说明的是，扫描信号Nscan1(n+1)在发光控制信号EM1、发光控制信号EM2处于低电位状态下具有先后依次出现的第一脉冲、第二脉冲，与扫描信号Nscan1(n)相比，扫描信号Nscan1(n+1)的第一脉冲滞后于扫描信号Nscan1(n)的第一脉冲1H。扫描信号Nscan2在一帧中的脉冲位于扫描信号Nscan1(n+1)的第一脉冲与扫描信号Nscan1(n+1)的第二脉冲之间，如此可以确保实现充电前后对节点A和/或节点B分别进行一次复位。
在其中一个实施例中，本实施例提供一种显示面板，该显示面板包括上述至少一实施例中的像素电路。
可以理解的是，本实施例提供的显示面板，通过在一帧的充电阶段前后分别初始化至少一次驱动晶体管T1的源极或者漏极的电位，可以在充电前后分别对驱动晶体管T1的源极或者漏极中一个的电位进行复位，进而通过驱动晶体管T1自身的联动作用可以复位驱动晶体管T1的源极或者漏极中另一个的电位，如此可以稳定驱动晶体管T1的源极或者漏极的电位，即使像素电路切换驱动频率也可以保持驱动晶体管T1的三端电压，改善了驱动晶体管T1的源极和/或漏极的电位发生周期性变化导致的闪烁现象。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (10)

1.一种像素电路，其特征在于，包括：
驱动晶体管；
写入晶体管，所述写入晶体管的源极或者漏极中的一个与所述驱动晶体管电性连接，所述写入晶体管的源极或者漏极中的另一个与数据线电性连接，所述写入晶体管的栅极与第一控制线连接；
第一发光控制晶体管，所述第一发光控制晶体管的源极或者漏极中的一个与所述驱动晶体管的源极或者漏极中的一个电性连接，所述第一发光控制晶体管的源极或者漏极中的另一个与正电源线电性连接，所述第一发光控制晶体管的栅极与第一发光控制线电性连接；
第二发光控制晶体管，所述第二发光控制晶体管的源极或者漏极中的一个与所述驱动晶体管的源极或者漏极中的另一个电性连接，所述第二发光控制晶体管的源极或者漏极中的另一个与负电源线电性连接，所述第二发光控制晶体管的栅极与所述第一发光控制线或者第二发光控制线电性连接；以及
第一初始化晶体管，所述第一初始化晶体管的源极或者漏极中的一个与所述驱动晶体管的源极或者漏极电性连接，所述第一初始化晶体管的源极或者漏极中的另一个与第一初始化线电性连接，所述第一初始化晶体管的栅极与第二控制线电性连接，用于在一帧的充电阶段前后分别初始化至少一次所述驱动晶体管的源极或者漏极的电位。
2.根据权利要求1所述的像素电路，其特征在于，所述第一初始化晶体管处于导通状态时，所述驱动晶体管处于导通状态，且所述写入晶体管、所述第一发光控制晶体管以及所述第二发光控制晶体管均处于截止状态。
3.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：
耦合电容，所述耦合电容的一端与所述驱动晶体管的栅极、所述写入晶体管的源极或者漏极中的一个电性连接，所述耦合电容的另一端与所述第二发光控制晶体管的源极或者漏极中的另一个电性连接；和
存储电容，所述存储电容的一端与所述耦合电容的另一端电性连接，所述存储电容的另一端与所述正电源线电性连接。
4.根据权利要求3所述的像素电路，其特征在于，所述第二发光控制晶体管的栅极与所述第一发光控制线电性连接；
在所述充电阶段中，所述写入晶体管的导通时间与所述第一发光控制晶体管和/或所述第二发光控制晶体管的导通时间至少部分重叠。
5.根据权利要求4所述的像素电路，其特征在于，所述第一控制线用于传输第一控制信号，所述第二控制线用于传输第二控制信号，所述第一控制信号、所述第二控制信号在一帧中均具有先后依次分布的第一脉冲、第二脉冲；
所述第一控制信号的波形与所述第二控制信号的波形相同，且所述第二控制信号的相位滞后于所述第一控制信号的相位；
在一帧中，所述第二控制信号的第一脉冲在时间上位于所述第一控制信号的第一脉冲与所述第一控制信号的第二脉冲之间，所述第一控制信号的第二脉冲在时间上位于所述第二控制信号的第一脉冲与所述第二控制信号的第二脉冲之间。
6.根据权利要求5所述的像素电路，其特征在于，所述数据线用于传输数据信号；所述第一脉冲的持续时间小于所述第二脉冲的持续时间；
在所述第一脉冲的持续时间中，所述数据信号的电位小于所述数据信号的脉冲幅度。
7.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括：
存储电容，所述存储电容的一端与所述驱动晶体管的栅极电性连接，所述存储电容的另一端与所述第二发光控制晶体管的源极或者漏极中的另一个电性连接；和
第一晶体管，所述第一晶体管的源极或者漏极中的一个与所述驱动晶体管的源极或者漏极中的一个电性连接，所述第一晶体管的源极或者漏极中的另一个与所述驱动晶体管的栅极电性连接，所述第一晶体管的栅极与第三控制线电性连接；
其中，所述写入晶体管的源极或者漏极中的一个与所述驱动晶体管的源极或者漏极中的另一个电性连接；所述第一初始化晶体管处于导通状态时，所述驱动晶体管处于导通状态，且所述写入晶体管、所述第一发光控制晶体管、所述第二发光控制晶体管以及所述第一晶体管均处于截止状态。
8.根据权利要求7所述的像素电路，其特征在于，所述第一初始化晶体管处于截止状态时，所述第一晶体管、所述第一发光控制晶体管均处于导通状态，且所述写入晶体管、所述第二发光控制晶体管均处于截止状态。
9.根据权利要求3或者7所述的像素电路，其特征在于，所述像素电路还包括：
发光器件，所述发光器件的阳极与所述第二发光控制晶体管的源极或者漏极中的另一个电性连接，所述发光器件的阴极与所述负电源线连接；和
第二初始化晶体管，所述第二初始化晶体管的源极或者漏极中的一个与所述发光器件的阳极连接，所述第二初始化晶体管的源极或者漏极中的另一个与第二初始化线电性连接，所述第二初始化晶体管的栅极与第四控制线或者所述第三控制线电性连接；
其中，所述第二初始化晶体管在一帧的非发光阶段中多次处于导通状态。
10.一种显示面板，其特征在于，包括如权利要求1至9任一项所述的像素电路，其中，所述驱动晶体管的沟道类型与所述写入晶体管的沟道类型、所述第一发光控制晶体管的沟道类型、所述第二发光控制晶体管的沟道类型以及所述第一初始化晶体管的沟道类型均相同。
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