CN115332090A - 半导体结构与用于键合经受测晶圆以及用于测试键合前晶圆的方法 - Google Patents

半导体结构与用于键合经受测晶圆以及用于测试键合前晶圆的方法 Download PDF

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Abstract

本发明提供一种用于键合经受测晶圆的方法。该方法包括以下操作。接收具有第一表面的第一晶圆，且第一晶圆包括测试垫片和位于第一晶圆的第一表面的导电垫片，以及测试垫片具有由测试探针引起的凹槽，并且导电垫片电性连接至测试垫片。第一晶圆的第一表面被平坦化。第一混合键合层形成在第一晶圆的第一表面之上。键合第一晶圆和第二晶圆，以连接第一混合键合层和第二晶圆上的第二混合键合层。本发明还提供了一种半导体结构及用于测试键合前晶圆的方法。

Description

半导体结构与用于键合经受测晶圆以及用于测试键合前晶圆 的方法
技术领域
本发明所揭示内容是关于一种用于键合经受测晶圆的半导体结构与方法；特别是，所述半导体结构包含一测试垫片，用以在和另一晶圆进行混合结合前进行晶圆测试。透过平坦化结构来修复在晶圆测试过程中由测试探针导致的测试垫片的结构缺陷，并因而能够确保晶圆混合键合的品质。
背景技术
在晶圆级测试个别晶粒通常称为针测或分选，这已经是集成电路制造过程不可或缺的一部分。在一些实践中，晶圆探针系统可用于半导体开发和制造过程中的晶圆电气测试。在电气测试期间，来自测量仪器或测试仪的测试信号通过探针或探针卡传输到晶圆上的各个装置，然后从所述装置返回信号。
电气测试的结果主要用于评估原型集成电路的特性、可靠性评估和缺陷分析。此外，在评估装置和工艺时，会对测试元件组(包括晶体管、互连件以及用于集成电路的其他元件装置)进行高精度的测量和评估。
发明内容
本发明在一种例示性的态样中，提出一种用于键合经受测晶圆的方法。上述方法包括以下操作。接收具有第一表面的第一晶圆，且第一晶圆包括位于第一晶圆的第一表面的一测试垫片以及一导电垫片，且测试垫片具有由测试探针导致的一凹槽，且导电垫片电性连接至测试垫片。在以测试探针测试第一晶圆之后，平坦化第一晶圆的第一表面。第一混合键合层形成于第一晶圆的第一表面上。键合第一晶圆与一第二晶圆，以连接第一混合键合层以及第二晶圆上的一第二混合键合层。
本发明在另一种例示性的态样中，提出一种半导体结构。所述半导体结构包括一第一晶圆、一混合键合结构以及一第二晶圆。第一晶圆具有一第一表面。所述第一晶圆包括一第一测试垫片及一导电垫片。第一测试垫片具有由一测试探针导致的一凹槽。导电垫片与位于第一晶圆的第一表面的第一测试垫片齐平且电性连接至测试垫片。混合键合结构形成于第一晶圆的第一表面上。第二晶圆透过混合键合结构键合至第一晶圆的第一表面上。
本发明在又一种例示性的态样中，提供用于测试键合前晶圆的方法。上述方法包括以下操作。接收一第一晶圆。在第一晶圆的第一表面形成一测试垫片以及一导电垫片，其中测试垫片与导电垫片的上表面和第一晶圆的第一表面齐平，且导电垫片电性连接至测试垫片。借由使测试探针接触测试垫片，以对第一晶圆进行电气测试。借由坦化第一晶圆的第一表面，以薄化第一晶圆上的测试垫片。
附图说明
在阅读了下文实施方式以及附随图式时，能够最佳地理解本发明所揭示内容的多种态样。应注意到，根据本领域的标准作业习惯，图中的各种特征并未依比例绘制。事实上，为了能够清楚地进行描述，可能会刻意地放大或缩小一些特征的尺寸。
图1绘示根据本发明所揭示内容的一些比较例的一受测晶圆的剖面图。
图2绘示根据本发明所揭示内容的一些实施例，用于键合经受测晶圆的方法的流程图。
图3A至图3G绘示根据本发明所揭示内容的一些实施例的一晶圆的剖面图。
图4A至图4C绘示根据本发明所揭示内容的一些实施例的一晶圆的剖面图。
图5A至图5C绘示根据本发明所揭示内容的一些实施例的一混合键合晶圆的剖面图。
图6A至图6C绘示根据本发明所揭示内容的一些实施例的一混合键合晶圆的剖面图。
图7绘示根据本发明所揭示内容的一些实施例的一晶圆的上视图。
图8绘示根据本发明所揭示内容的一些实施例，用以测试键合前晶圆的方法的流程图。
具体实施方式
本申请主张在先申请的美国专利临时申请案No.63/186,623的优先权，申请日为2021年5月10日，在此将其全文引入作为参照。
以下揭露内容提供用于实施本发明的不同特征的许多不同实施例或实例。下文描述组件及配置的特定实例以简化本发明。当然，此等仅为实例且不旨在限制。举例而言，在下列描述中，第一构件形成于第二构件上方或第一构件形成于第二构件之上，可包含该第一构件及该第二构件直接接触的实施例，且亦可包含额外构件形成在该第一构件与该第二构件之间的实施例，使该第一构件及该第二构件可不直接接触的实施例。另外，本发明所揭示内容可在各种实例中重复元件符号及/或字母。此重复出于简化及清楚的目的，且本身不代表所论述的各项实施例及/或组态之间的关系。
此外，为便于描述，可在本文中使用诸如「在…下面」、「在…下方」、「下」、「在…上方」、「上」及类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中绘示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。该装置可以有其他定向(旋转90度或按其他定向)，同样可以相应地用来解释本文中使用的空间相对描述词。
如本文中所使用诸如「第一」、「第二」、和「第三」等用语说明各种元件、部件、区域、层、和/或区段，这些元件、部件、区域、层、和/或区段不应受到这些用语限制。这些用语可能仅是用于区别一个元件、部件、区域、层、或区段与另一个。当文中使用「第一」、「第二」、和「第三」等用语时，并非意味着顺序或次序，除非由该上下文明确所指出。
为了键合晶圆并确保之间的高频宽，可采用混合键合技术来键合这些晶圆。因此，可在晶圆堆叠晶圆(wafer-on-wafer，WoW)或晶圆至晶圆封装(wafer-to-waferpackaging)基础上进行混合键合制程，以制得欲键合的晶圆。
所述混合键合技术的其中一项要求就是每一欲键合的晶圆中的混合键合层的平坦度。当欲键合晶圆的上表面不够平坦时，举例来说，若混合键合层的平坦度不够时，混合键合结构内会形成「空洞」或「泡泡」，进而使得键合的晶圆被报废或被认定为次级品。
一般来说，可透过混合键合技术的制程控制来实现混合键合层的平坦度；然而，当混合键合层下方的结构不平坦时，会相应地影响到混合键合层的轮廓。
换句话说，在半导体产业的通常作法中，在将晶圆彼此键合之前，会避免进行可能会影响晶圆平坦度的操作。譬如，在键合制程之前，会避免进行利用测试探针对晶圆进行电气测试，因为测试探针与晶圆表面(即，位于晶圆表面的测试垫片)间的物理接触，可能会损及测试垫片的平坦度。参照图1所示的实施例，一探针标记92会形成在位于晶圆90的第一表面90A的测试垫片91的上表面91A。所述探针标记92可具有凹槽、沟槽或凹陷的结构特征，其包含在测试垫片91的上表面91A的规则或不规则的碟形下陷轮廓。于一些比较例中，探针标记92的深度可大于约0.3微米。
因此，传统上，会在键合晶圆后才进行电气测试，且因此会将测试垫片形成于经键合晶圆所不会进一步和另一个晶圆键合的一或多个表面上。然而，在键合制程前不对晶圆进行电气测试，可能会导致难以确认晶圆的品质与产率，这意味着单一晶圆的品质与产率只有在和另一个晶圆键合之后才能确认(若该单一晶圆是键合晶圆结构的一部分)。
一具体实施例是DRAM。可透过在一逻辑晶圆上键合至少一存储器晶圆来制备DRAM晶圆(会在后续制程中被切割)。当该存储器晶圆不会在键合制程前进行测试时，键合后的DRAM晶圆可能因为其中一个缺陷的存储器晶圆而无法通过电气测试。亦即，因为键合后的DRAM晶圆可能会被报废，导致浪费了一个原本良好的逻辑晶圆。
因此，若能够在键合制程之前测试欲键合的晶圆，制造者就能够评估是否要进行键合制程。举例来说，若该存储器晶圆中仅有少许区域无法通过电气测试，此一存储器晶圆仍可和一良好的逻辑晶圆键合，而在后续切割制程中，就能够剔除这些无法通过电气测试的已知区域，而形成在其他区域中的DRAM单元仍然可以销售。另一方面，若可预先进行电气测试，制造者可以对键合的晶圆进行品质分级，而非直接报废该存储器晶圆。
因此，在本发明所揭示内容的一些实施例中，提出用于键合经受测晶圆的方法、用于测试混合键合前晶圆的方法以及相对应的半导体结构，以克服上述提及的不便情形。
参照图2，在一些实施例中，用于键合经受测晶圆的方法可包含以下操作：操作100：接收具有一第一表面的一第一晶圆；操作102：平坦化该第一晶圆；操作104：于该第一晶圆的该第一表面上形成一第一混合键合层；以及操作106：键合该第一晶圆与一第二晶圆。此外，在操作100中，第一晶圆包括位于该第一晶圆的第一表面的一测试垫片，且该测试垫片用以和该测试探针接触；以及在操作106中，可利用混合键合技术来键合第一晶圆与第二晶圆，以连接该第一混合键合层以及该第二晶圆上的一第二混合键合层。
参照图3A，在一些实施例中，用于键合的第一晶圆200具有第一表面200A与第一表面200A相对的第二表面200B。第一晶圆200包括至少一测试垫片202及邻近第一表面200A的至少一导电垫片204。测试垫片202与导电垫片204的上表面202A、204A实质上与第一表面200A齐平。在一些实施例中，所述测试垫片202与导电垫片204是由如铜、铝或其组合的导电材料所制成。
在一些实施例中，第一晶圆200可以是DRAM晶圆，其包括多个装置单元，换句话说，第一晶圆200中可包括复数个半导体装置。在一些实施例中，所述测试垫片202与导电垫片204为第一晶圆200之上金属层201的一部分。基于半导体制程，第一晶圆200可包括半导体基板部分以及后段制程(back-end-of-line，BEOL)结构，其中在半导体基板之中或之上邻近第一晶圆200的第二表面200B的部分形成前段制程(front-end-of-line，FEOL)结构。根据此种实施例，所述测试垫片202与导电垫片204可以是BEOL结构中的最上层。在一些实施例中，所述测试垫片202与导电垫片204侧向由介电材料所包围，且测试垫片202与导电垫片204彼此电性连接，而测试垫片202与导电垫片204的下表面则透过至少一导电通路205分别电性连接至BEOL结构中的互连结构以及FEOL结构中的晶体管。因此，测试垫片202可用以评估与其相连接的半导体装置的电气表现，且导电垫片204可作为半导体装置的接触端。
详言之，在一些实施例中，即便测试垫片202与导电垫片204皆电性连接至其下方的半导体装置，可透过其各自的实际尺寸来区分这些金属端点。一般来说，从上方看来，测试垫片202的尺寸应大于导电垫片204的尺寸，因此能够更加轻易地将测试探针载入至测试垫片202上。如图3A的实施例所示，从剖面方向来看，测试垫片202的第一宽度202b大于导电垫片204的第二宽度204b。在一些实施例中，测试垫片202的轮廓从上方看呈现正方形。在一些实施例中，第一宽度202b介于约20微米至约60微米，这代表测试垫片202可以是一方形垫片，其接触面积约为20x 20平方微米至约60x 60平方微米。在一些实施例中，第二宽度204b介于约0.5微米至约20微米。在一些实施例中，测试垫片202与导电垫片204的厚度可介于约0.5微米至约1微米。
如先前于操作100中所述，测试垫片202用以接收一测试探针或用于与一测试探针接触，因此在一些实施例中，可在接收第一晶圆200之后进行测试操作。参照图3B，在一些实施例中，可在将第一晶圆200的第一表面200A平坦化(即，操作102)之前，借由将测试探针30载入至测试垫片202上，以对第一晶圆200进行电气测试。可由第一晶圆200的制造者、晶圆检测服务业者或买方来进行此种晶圆级电气测试。
在晶圆级电气测试的过程中，测试探针30的尖端30A可和第一晶圆200的测试垫片202物理接触，且因而会形成凹槽206。如上文参照图1所述，凹槽206是一种探针标记，其具有凹槽、沟槽或凹陷的结构特征，其包含在测试垫片202的上表面202A的规则或不规则的碟形下陷轮廓。本发明所揭示内容在此使用「凹槽」一词代表此种结构特征。可透过计量学与检测来测量凹槽206的深度。在一些实施例中，位于测试垫片202的上表面202A的凹槽206深度介于约0.1微米至约0.3微米。在其他实施例中，位于测试垫片202的上表面202A的凹槽206深度大于约0.3微米。
因为凹槽206的形成，会伴随着产生金属颗粒与碎片散布在第一晶圆200的第一表面200A，因此在一些实施例中，会在平坦化第一晶圆200之前，进行清洁制程以移除这些不需要的金属颗粒与碎片。
参照图3C，在一些实施例中，可透过减少在测试垫片202的凹槽206的深度，来进行操作102(即，平坦化第一晶圆的第一表面)。在一些实施例中，所述减少凹槽206的深度是一种薄化制程，其可透过对第一晶圆200的第一表面200A进行如机械研磨、化学机械研磨(chemical-mechanical polishing，CMP)、湿式蚀刻、干式蚀刻或上述的组合等技术来进行。在一些实施例中，在平坦化第一晶圆200的第一表面200A之后，凹槽206的深度小于约0.3微米。换句话说，在这些实施例中，在薄化制程之前，凹槽206的深度大于约0.3微米，而这种具有较深轮廓的凹槽206会导致其上方的层出现类似的凹陷结构，因此应进行薄化制程以事先减少凹槽206的深度。在一些实施例中，对第一晶圆200的第一表面200A进行蚀刻制程或CMP制程，直到位于测试垫片202的上表面202A的凹槽206小于约0.3微米为止。
在一些实施例中，如图3D所示，透过进行该薄化制程，可以完全移除凹槽206，因而可得到平坦的表面。当凹槽206的深度并不是相对较浅的时候，可以仅利用薄化制程来治愈测试探针30所导致的结构缺陷。
参照图3E，在其他实施例中，当测试探针30所导致的凹槽206不像图3C所述实施例中那么深的时候，可以省略薄化制程。譬如，当测试垫片202的上表面202A的凹槽206深度小于约0.3微米时，可用绝缘材料填满凹槽206的碟形下陷轮廓。在此种实施例中，借由进行制程102，可在第一晶圆200的第一表面200A上形成绝缘层402。绝缘层402的绝缘材料可填满凹槽206，并可在第一表面200A上提供一层新的平坦表面402A。在一些实施例中，绝缘层402是由诸如二氧化硅等介电材料所形成。在这些实施例中，因为位于测试垫片202的上表面202A的凹槽206相对较浅，就不会导致上方层出现类似的凹陷区特征，因此不需要预先进行薄化制程。
参照图3F，在一些实施例中，可在绝缘层402上形成导电图样层404，以提供一层新的平坦表面404A。在一些实施例中，导电图样层404包括导线图样406，其透过穿透绝缘层402的导电通路408而与导电垫片204电性连接。导线图样406可进一步电性连接至后述的图5B及图5C所示的混合键合结构。导电通路408可透过蚀刻制程来形成，此蚀刻制程是在绝缘层402中形成通孔或开孔，而可透过电镀制程将所述通孔或开孔填满导电材料。此外，导线图样406侧向是被绝缘材料所包围，且透过与绝缘层402结合，可进一步在测试垫片202上形成一种较厚的绝缘结构。
换句话说，如图3F所示，第一晶圆200中的BEOL结构的最上方的层，由原本的导电垫片204换成导线图样406，此是因为透过形成导电通路408与导线图样406，而延伸了第一晶圆200中的导电路径。同时，测试垫片202上方的结构也伴随着变厚。在一些实施例中，测试垫片202上方的绝缘材料不仅可填满凹槽206或是填满此处所述的测试垫片202的凹槽，亦可提供一个平坦上表面，因为测试垫片202上方的绝缘材料有足够的厚度。
更有甚者，由于第一晶圆200将会经混合键合技术而进一步被键合于另一个晶圆，因此当在导电图样层404上形成混合键合层(下文参照图4A至图5C所述)时，导线图样406适合作为混合接点的接着结构；此是出自于混合接点的宽高比的限制，故无法直接以导电垫片204作为混合接点的接着结构。
参照图3G，在一些替代性的实施例中，导电图样层404可具有一虚设图样410，其是投影地形成测试垫片202正上方。虚设图样410可进一步与图5C中所示的混合键合结构在电性上不相连接。在此种实施例中，凹槽206仍然被测试垫片202上的绝缘材料填满，但如果绝缘材料的上表面的轮廓仍然与凹槽206的轮廓有相当程度的共形，位于绝缘材料的上表面的凹陷结构就会被虚设图样410填满。亦即，形成虚设图样410是可视需要而采用的，其中可基于凹槽206的深度来决定是否在导电图样层404中形成虚设图样410。在图3F及图3G所示的实施例中，导电图样层404的上表面是一个适合于其上形成混合键合层的平坦表面。
另一方面，即便在探针测试过程中可能会在测试垫片202中形成较深的凹槽，如果凹槽206上方的绝缘材料有足够的厚度(如，在一般BEOL结构中的两层绝缘层)或形成了虚设图样410，仍然可以省略上文参照图3C及图3D所述的薄化制程。
再者，因为位于第一晶圆200的第一表面200A的测试垫片202只是用来测试第一晶圆200中的半导体装置的电气表现，测试垫片202的上表面不需要进一步的电性连接，因此测试垫片202的上表面202A应该完全被绝缘材料(如，绝缘层402)所隔绝，且不和混合键合结构的任何导电元件接触。
在一些替代性的实施例中，虚设图样410不仅仅是浮置在测试垫片202上，譬如，一些不高于导电图样层404的电路可能会连接到虚设图样410，以调整电路的电阻率。
图3D(或图3C)、图3F与图3G所示的实施例，是可用于在电气测试之后恢复第一晶圆的平坦度的不同方法，且能够提供可用于晶圆键合的平坦表面。参照图4A、图4B与图4C，可在第一晶圆200的平坦表面上形成第一混合键合层502，其中所述平坦表面可分别由图3D(或图3C)、图3F与图3G所揭露的方法所得到。
混合键合是一种晶圆堆叠晶圆键合技术，其可同时透过金属键合与氧化物键合来连接两个晶圆；亦即，能够进行晶圆的面对面或面对背或背对背键合。在一些实施例中，第一混合键合层502包括位于第一混合键合层502的键合表面的复数个键合垫片504，而这些键合垫片504侧向被一氧化物材料506包围。
在一些实施例中，键合垫片504是由铜(Cu)制成。在一些实施例中，氧化物材料506是由介电材料所制成，譬如二氧化硅(SiO2)。为了强化Cu-Cu连接，应该要妥善控制键合垫片504的表面平坦度。譬如，在一些实施例中，可透过进行化学机械研磨(CMP)制程，以控制Cu键合垫片的表面使其实质上与SiO2部分共平面。随着混合键合制程的不同，在一些实施例中，SiO2部分可略高于Cu键合垫片。
参照图5A，本发明所揭示内容的第一晶圆200可和一第二晶圆600混合键合，其中该第二晶圆600包括位于其侧边的一第二混合键合层602。第二混合键合层602包括复数个键合垫片604，其侧向被氧化物材料606所包围。为了使其能够和第一晶圆200有良好的混合键合，第一混合键合层502的键合垫片504的分布与第二混合键合层602的键合垫片604的分布呈现镜象。用以在第二晶圆600上形成第二混合键合层602的制程可以和用以在第一晶圆200上形成第一混合键合层502的制程相同，且一旦形成了这些混合键合层之后，第一晶圆200与第二晶圆600就能够用于混合键合。
图5A所示的第一晶圆200如图4A所示，且图5B及图5C所示的第一晶圆200分别如图4B及图4C所示；故此处为求简洁，省略关于图5B及图5C中的第二晶圆600的说明。
在一些实施例中，第一晶圆200与第二晶圆600是具有不同功能的晶圆。举例来说，第一晶圆200可包括一存储器结构，而第二晶圆600则包括一逻辑结构。亦即，在一些实施例中，第二晶圆600是具有功能性电路(如，控制电路)的晶圆，故可将第二晶圆600称为逻辑晶圆或主动晶圆；而第一晶圆200是DRAM晶圆，或可称为存储器晶圆或电容晶圆，而第一晶圆200中的半导体装置可透过混合键合结构50(即，第一混合键合层502与第二混合键合层602)的电性连接而受到第二晶圆600中的功能电路的控制。
继续参照图5A，为了透过混合键合结构50进行电性连接，第一混合键合层502更包括位于键合垫片504与导电垫片204之间的复数个混合键合接点508。换句话说，第一混合键合层502包括连接键合垫片504与导电垫片204的金属通道结构。因为可将混合键合接点508的尺寸设计得较小(如，有较小的直径)，以防止制程所导致的接触缺陷，可形成和键合垫片504及导电垫片204(或图5B及图5C中的导线图样406)相对应的复数个混合键合接点508，以便提升产率。相较于键合垫片504与导电垫片204(或图5B及图5C中的导线图样406)间的空间，在键合垫片504与测试垫片202(或图5C的虚设图样410)间没有混合键合接点。在混合键合制程之前的电气测试中，使用测试垫片202作为接触端，且因此在完成测试后，测试垫片的上表面202A可完全被绝缘材料506覆盖，且不会进一步和其他导电元件接触。另一方面，由于凹槽206的关系，测试垫片202的上表面202A的平坦度可能不适合让混合键合接点落在其上以进行电性连接。
参照图6A，在一些实施例中，第二晶圆600包括与混合键合结构50电性连接的贯穿硅通路(through silicon via，TSV)608，以及位于位在第二晶圆600远离混合键合结构50的一第二表面600B的测试垫片610。位于第二晶圆600的测试垫片(或测试球)610可用来测试第一晶圆200的存储器结构。在一些实施例中，第二晶圆600中测试垫片610的功能和第一晶圆200中测试垫片202的功能相同，因为测试垫片202与测试垫片610皆电性连接至和第一晶圆200的存储器结构相同的导电路径。据此，在混合键合制程之后，仍然可利用位于第二晶圆600的第二表面600B的测试垫片610来测试第一晶圆200中的存储器结构，以得知存储器结构的电气效能是否受到混合键合制程中产生的热能影响。
图6A所示的第一晶圆200如图4A的实施例所示，且图6B及图6C所示的第一晶圆200分别如图4B及图4C的实施例所示；故此处为求简洁，省略关于图6B及图6C中的第二晶圆600的说明。
参照图7中第一晶圆200的上视图，在一些实施例中，第一晶圆200可包括排列成阵列的复数个存储器结构20或装置单元，而每一个存储器结构20可包括一测试垫片202。测试垫片202亦可排列成阵列，且可利用探针卡同时测试这些测试垫片202。
根据该上文揭示内容，图8绘示用于测试键合前晶圆的方法的流程图。用于测试键合前晶圆的方法，特别是，用于测试混合键合前晶圆的方法，可包含以下操作：操作700：接收一第一晶圆；操作702：在该第一晶圆的一第一表面形成一测试垫片及一导电垫片，其中该测试垫片的一上表面与该第一晶圆的第一表面齐平；操作704：利用一测试探针接触该测试垫片，以对该第一晶圆进行电气测试；以及操作706：借由平坦化该第一晶圆的该第一表面以薄化该测试垫片。当晶圆欲用于混合键合时，可以包括操作708：于该第一晶圆上形成一第一混合键合层。
简言之，根据上述实施例，一旦能够克服测试探针因为物理接触而形成的探针标记，仍然可以在晶圆堆叠晶圆键合制程或晶片上堆叠晶圆制程之前进行电气测试。在本发明所揭示内容的实施例中，可以透过平坦化制程(例如CMP制程或蚀刻制程)或是在测试垫片上形成一额外的绝缘层或另一额外的导电图样层，以减低探针标记的深度，进而治愈结构上的缺陷，并因此能够确保可以提供能用于键合制程的平坦表面。透过运用本发明所揭示内容的特征，可以在键合制程之前对晶圆中的半导体装置进行电气测试，并因此能够大幅提升使用晶圆键合技术的半导体结构的产率与成本控制。
上文的叙述简要地提出了本申请一些实施例的特征，而使本申请所属技术领域具有通常知识者能够更全面地理解本申请内容的多种态样。本申请所属技术领域具有通常知识者当可明了，其可轻易地利用本申请内容作为基础，来设计或更动其他制程与结构，以实现与此处的实施方式相同的目的和/或达到相同的优点。本申请所属技术领域具有通常知识者应当明白，这些均等的实施方式仍属于本申请内容的精神与范围，且其可进行各种变更、替代与更动，而不会悖离本申请内容的精神与范围。
【符号说明】
100:操作
102:操作
104:操作
106:操作
20:存储器结构
200:第一晶圆
200A:第一表面
200B:第二表面
201:上金属层
202:测试垫片
202A:上表面
202b:第一宽度
204:导电垫片
204A:上表面
204b:第二宽度
205:导电通路
206:凹槽
30:测试探针
30A:尖端
402:绝缘层
402A:平坦表面
404:导电图样层
404A:平坦表面
406:导线图样
408:导电通路
410:虚设图样
50:混合键合结构
502:第一混合键合层
504:键合垫片
506:氧化物材料
508:混合键合接点
600:第二晶圆
600B:第二表面
602:第二混合键合层
604:键合垫片
606:氧化物材料
608:贯穿硅通路
610:测试垫片
700:操作
702:操作
704:操作
706:操作
708:操作
90:晶圆
90A:第一表面
91:测试垫片
91A:上表面
92:探针标记

Claims (20)

1.一种用于键合经受测晶圆的方法，该方法包含：
接收一第一晶圆，其具有一第一表面，其中该第一晶圆包含位于该第一晶圆的该第一表面的一测试垫片以及一导电垫片，且该测试垫片具有由一测试探针所导致的一凹槽，且该导电垫片电性连接至该测试垫片；
平坦化该第一晶圆的该第一表面；
于该第一晶圆的该第一表面上形成一第一混合键合层；以及
键合该第一晶圆及一第二晶圆，以连接该第一混合键合层及该第二晶圆上的一第二混合键合层。
2.如权利要求1所述的方法，其中平坦化该第一晶圆的该第一表面包含：
减少该测试垫片的该凹槽，其中该凹槽是在以该测试探针测试该第一晶圆之后形成。
3.如权利要求2所述的方法，其中该凹槽的一深度介于约0.1微米至约0.3微米。
4.如权利要求1所述的方法，其中平坦化该第一晶圆的该第一表面包含：
于该第一晶圆的该第一表面上形成一绝缘层。
5.如权利要求4所述的方法，更包含：
在形成该第一混合键合层之前，于该绝缘层上形成一导电图样层。
6.如权利要求1所述的方法，其中该第一晶圆包含一存储器结构，且该第二晶圆包含一逻辑结构。
7.一种半导体结构，包含：
一第一晶圆，其具有一第一表面，包含：
一第一测试垫片，其具有由一测试探针所导致的一凹槽；以及
一导电垫片，与位于该第一晶圆的该第一表面的该第一测试垫片齐平，且电性连接至该第一测试垫片；
一混合键合结构，位于该第一晶圆的该第一表面上方；以及
一第二晶圆，透过该混合键合结构键合至该第一晶圆的该第一表面上方。
8.如权利要求7所述的半导体结构，更包含：
一平坦化结构，介于该第一晶圆的该第一表面与该混合键合结构之间，该平坦化结构包含：
一绝缘层，位于该第一晶圆的该第一表面上，其中该第一测试垫片完全被该绝缘层覆盖；以及
一导电通路，贯穿该绝缘层，且该导电通路与该导电垫片相接触。
9.如权利要求8所述的半导体结构，其中该凹槽是形成于该第一测试垫片的一上表面，且该凹槽经该绝缘层的一绝缘材料所填满。
10.如权利要求7所述的半导体结构，其中该第二晶圆包含：
一贯穿硅通路，其电性连接该混合键合结构以及位于该第二晶圆的一第二表面一第二测试垫片，其中该第二表面远离该混合键合结构。
11.如权利要求7所述的半导体结构，其中于一剖面视角，该第一测试垫片的一宽度大于该导电垫片的一宽度。
12.如权利要求11所述的半导体结构，其中该第一测试垫片的该宽度介于约20微米至约60微米。
13.如权利要求9所述的半导体结构，其中位于该第一测试垫片的该上表面的该凹槽的一深度小于约0.3微米。
14.如权利要求9所述的半导体结构，其中该第一测试垫片的该上表面不和该混合键合结构的任何导电元件接触。
15.如权利要求8所述的半导体结构，其中该平坦化结构更包含：
一导电图样层，位于该绝缘层上，其中该导电图样层包含电性连接该导电通路与该混合键合结构的一导线图样。
16.如权利要求15所述的半导体结构，其中该导电图样层更包含投射于该第一测试垫片上的一虚设图样，且该虚设图样填充该绝缘层的一凹槽。
17.一种用于测试键合前晶圆的方法，该方法包含：
接收一第一晶圆；
于第一晶圆的一第一表面形成一测试垫片及一导电垫片，其中该测试垫片与该导电垫片的上表面和该第一晶圆的该第一表面齐平，且该导电垫片电性连接至该测试垫片；
借由使该测试垫片与一测试探针接触以对该第一晶圆进一电气测试；以及
借由平坦化该第一晶圆的该第一表面以薄化该测试垫片。
18.如权利要求17所述的方法，更包含：
形成一绝缘层于该第一晶圆的该第一表面上，且该绝缘层完全覆盖该测试垫片的该上表面；以及
形成一第一混合键合层于该绝缘层上。
19.如权利要求17所述的方法，其中于该测试垫片上平坦化该第一晶圆包含：
对该第一晶圆的该第一表面进行一蚀刻制程或一化学机械研磨制程，直到位于该测试垫片的该上表面的一凹槽小于约0.3微米为止。
20.如权利要求17所述的方法，其中该第一晶圆为一DRAM晶圆。
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