CN115315743B - 驱动背板、显示面板及显示装置 - Google Patents

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Abstract

一种驱动背板，包括：衬底基板、设置在所述衬底基板上的多条数据线，相邻的第一栅线和第二栅线，设置在所述衬底基板上的多个像素驱动电路，每个像素驱动电路包括第一晶体管，所述第一晶体管包括有源层，所述有源层包括有源部、第一导电部和第二导电部，以及第一接触部；所述多个像素驱动电路包括：与一条数据线和所述第一栅线耦接的第一像素驱动电路，以及与所述数据线和所述第二栅线耦接的第二像素驱动电路；其中，所述第一像素驱动电路中所述第一晶体管的第一导电部与所述第二像素驱动电路中所述第一晶体管的第一导电部通过第一接触部接触，并通过所述第一接触部与所述数据线耦接。

Description

驱动背板、显示面板及显示装置
技术领域
本公开涉及显示技术领域，尤其涉及一种驱动背板、显示面板及显示装置。
背景技术
PPI(Pixels Per Inch)也叫像素密度，表示的是显示屏中每英寸的像素数量。因此，PPI数值越高，即代表显示屏能够以越高的密度显示图像。当然，显示的密度越高，拟真度就越高，画面的细节就会越丰富。
发明内容
一方面，提供一种驱动背板，包括：衬底基板、设置在所述衬底基板上的多条数据线，相邻的第一栅线和第二栅线，以及设置在所述衬底基板上的多个像素驱动电路，每个像素驱动电路包括第一晶体管，所述第一晶体管包括有源层，所述有源层包括有源部、第一导电部和第二导电部，以及第一接触部；所述多个像素驱动电路包括：与一条数据线和所述第一栅线耦接的第一像素驱动电路，以及与所述数据线和所述第二栅线耦接的第二像素驱动电路；其中，所述第一像素驱动电路中所述第一晶体管的第一导电部与所述第二像素驱动电路中所述第一晶体管的第一导电部通过所述第一接触部接触，并通过所述第一接触部与所述数据线耦接。
在一些实施例中，所述多个像素驱动电路包括有源层图案，所述第一晶体管的有源层属于所述有源层图案；所述驱动背板还包括：设置在所述有源层图案和所述数据线之间的第一绝缘层，所述第一绝缘层中设置有多个第一过孔；所述第一接触部通过一个所述第一过孔与所述数据线耦接。
在一些实施例中，所述第一栅线和所述第二栅线中至少其中之一在所述驱动背板的参考侧面所在平面上的正投影与所述第一接触部在所述驱动背板的参考侧面所在平面上的正投影之间无交叠，所述驱动背板的参考侧面是所述驱动背板上平行于所述数据线的一个侧面。
在一些实施例中，所述第一栅线对应所述第一像素驱动电路和所述第二像素驱动电路的部分，与所述第二栅线对应所述第一像素驱动电路和所述第二像素驱动电路的部分均为直线。
在一些实施例中，过所述第一像素驱动电路和所述第二像素驱动电路中所述第一晶体管的第一导电部作垂直于所述数据线的参考直线，所述第一像素驱动电路和所述第二像素驱动电路相对于所述参考直线呈镜像对称。
在一些实施例中，每个像素驱动电路还包括第二晶体管，所述第二晶体管包括与所述第一晶体管的有源层同层设置的有源层，所述第二晶体管的有源层包括有源部、第一导电部和第二导电部，以及第二接触部；所述第一像素驱动电路中所述第二晶体管的第一导电部与所述第二像素驱动电路中所述第二晶体管的第一导电部通过所述第二接触部接触，且所述第二接触部位于所述第一栅线和所述第二栅线之间。
在一些实施例中，所述第二晶体管还包括与所述数据线同层设置的第一电极和第二电极；每个像素驱动电路还包括第三晶体管和存储电容，所述第三晶体管包括与所述第一晶体管的有源层同层设置的有源层，以及与所述数据线同层设置的第一电极和第二电极；所述第三晶体管的有源层包括有源部、第一导电部和第二导电部；所述存储电容包括第一极和第二极；所述第一极位于所述第一晶体管的有源层靠近所述衬底基板的一侧；所述第一绝缘层中还设置有多个第二过孔、多个第三过孔、多个第四过孔、多个第五过孔和多个第六过孔；所述第三晶体管的第一电极被配置为连接电源线，并通过一个所述第二过孔与所述第三晶体管的第一导电部耦接，所述第三晶体管的第二电极通过一个所述第三过孔与所述第三晶体管的第二导电部耦接；所述第二晶体管的第一电极通过一个所述第四过孔与所述第二晶体管的第一导电部耦接，所述第二晶体管的第二电极通过一个所述第五过孔与所述第二晶体管的第二导电部耦接；所述驱动背板还包括设置于所述第一晶体管的有源层和所述第一极之间的第二绝缘层，所述第二绝缘层中设置有多个第七过孔，每个所述第七过孔的位置与一个所述第六过孔的位置对应；所述第一极通过一个所述第六过孔和与该第六过孔相对应的第七过孔与所述第二晶体管的第二电极和/或所述第三晶体管的第二电极耦接；其中，所述第六过孔在所述衬底基板上的正投影与所述第三过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影均无交叠。
在一些实施例中，还包括：设置于所述衬底基板上的遮光图案；在所述第一极为透明电极的情况下，所述遮光图案设置在所述第一极靠近所述衬底基板的一侧，且与所述第一极直接接触。
在一些实施例中，还包括：与所述第一晶体管的有源层同层的导体化图案，所述导体化图案为所述第二极。
在一些实施例中，还包括：沿所述第一栅线的延伸方向，与所述第一像素驱动电路相邻的第三像素驱动电路和第四像素驱动电路，以及与所述第三像素驱动电路相邻的第五像素驱动电路，设置于所述第三像素驱动电路和所述第一像素驱动电路之间的感测信号线，设置于所述第一像素驱动电路和所述第四像素驱动电路之间的第一数据线和第二数据线，以及设置于所述第五像素驱动电路和所述第三像素驱动电路之间的第三数据线和第四数据线，所述感测信号线和所述数据线同层设置；所述第一数据线与所述第一像素驱动电路中所述第一晶体管的第一导电部耦接，所述第二数据线与所述第四像素驱动电路中所述第一晶体管的第一导电部耦接，所述第三数据线与所述第三像素驱动电路中所述第一晶体管的第一导电部耦接，所述第四数据线与所述第五像素驱动电路中所述第一晶体管的第一导电部耦接；以及与所述存储电容的第一极同层的第一连接线，所述第一连接线的延伸方向与所述第一栅线和/或第二栅线的延伸方向大致相同；所述第一绝缘层和所述第二绝缘层中还设置有多个第八过孔；所述第一像素驱动电路、所述第三像素驱动电路、所述第四像素驱动电路和第五像素驱动电路中，所述第二晶体管的第一电极分别通过一个所述第八过孔与所述第一连接线耦接，所述感测信号线与所述第一像素驱动电路和所述第三像素驱动电路中所述第二晶体管的所述第一电极接触。
在一些实施例中，所述电源线与所述数据线同层设置，且与所述数据线的延伸方向相同；所述电源线为至少两条，至少两条所述电源线包括设置于所述第四像素驱动电路远离所述第一像素驱动电路的一侧的第一电源线和设置于所述第五像素驱动电路远离所述第一像素驱动电路一侧的第二电源线；所述驱动背板还包括：与所述第一栅线和所述第二栅线同层设置的第二连接线，所述第二连接线与所述第一像素驱动电路、第三像素驱动电路、第四像素驱动电路和第五像素驱动电路中所述第三晶体管的第一电极耦接；所述第一电源线与所述第四像素驱动电路中所述第三晶体管的第一电极接触，所述第二电源线与所述第五像素驱动电路中所述第三晶体管的第一电极接触。
在一些实施例中，所述第四像素驱动电路中所述第三晶体管的第一导电部与所述第三晶体管的第一电极耦接的部分，在所述衬底基板上的正投影位于所述第一电源线和所述第二连接线之间，所述第五像素驱动电路中所述第三晶体管的第一导电部与所述第三晶体管的第一电极耦接的部分在所述衬底基板上的正投影位于所述第二电源线和所述第二连接线之间；所述第一像素驱动电路和所述第三像素驱动电路中所述第三晶体管的第一导电部与所述第三晶体管的第一电极耦接的部分，在所述衬底基板上的正投影位于所述第二连接线靠近所述第一栅线的一侧。
在一些实施例中，所述第三晶体管还包括与所述第一栅线和第二栅线同层设置的栅极；所述导体化图案包括设置于所述第二连接线靠近所述第一栅线一侧的部分，以及设置于所述第二连接线远离所述第一栅线一侧的部分；所述导体化图案设置于所述第二连接线靠近所述第一栅线一侧的部分分别与所述第三晶体管的栅极和所述第一晶体管的第二电极耦接；所述驱动背板还包括与所述数据线同层设置，且与所述第一晶体管的第二电极耦接的第一导电图案；所述第一导电图案在所述衬底基板上的正投影位于所述第二连接线远离所述第一栅线的一侧，并通过设置于所述第一绝缘层中的过孔与所述导体化图案设置于所述第二连接线远离所述第一栅线一侧的部分耦接。
在一些实施例中，还包括：与所述第一栅线和第二栅线同层设置的两个第二导电图案和一个第三导电图案；两个第二导电图案中其中之一与第一电源线耦接，另一个第二导电图案与所述第二电源线耦接，所述第三导电图案与所述感测信号线耦接。
在一些实施例中，所述第一像素驱动电路、所述第三像素驱动电路、所述第四像素驱动电路和所述第五像素驱动电路相对于所述感测信号线呈镜像对称。
在一些实施例中，还包括：多行亚像素和栅极驱动电路；每个像素驱动电路属于一个亚像素；所述栅极驱动电路包括多个级联的移位寄存器；每个移位寄存器包括至少一个薄膜晶体管组，每个薄膜晶体管组包括至少一个薄膜晶体管；所述栅极驱动电路中至少一个薄膜晶体管组设置于同一行亚像素中的相邻亚像素或相邻显示单元之间，每个显示单元包括至少两个亚像素。
在一些实施例中，所述栅极驱动电路还包括多条控制信号线，所述多条控制信号线中至少部分与一个所述移位寄存器耦接，被配置为向所述移位寄存器提供控制信号；至少一条所述控制信号线设置于相邻两列亚像素或者相邻两列显示单元之间，一列亚像素包括每一行所述亚像素中排列顺序相同的亚像素；在至少两条所述控制信号线设置于相邻两列亚像素或者相邻两列显示单元之间的情况下，至少两条中的任两条之间间隔有至少一个所述亚像素或者至少一个显示单元，且每个第一薄膜晶体管组和每条控制线之间间隔有至少一个所述亚像素或至少一个所述显示单元。
在一些实施例中，所述栅极驱动电路还包括位于相邻两行所述亚像素或相邻两行所述显示单元之间的多条连接线；一条连接线将至少两个所述薄膜晶体管组耦接；或者，将一条控制线和至少一个所述薄膜晶体管组耦接；相邻两行的所述移位寄存器共用多条连接线中的至少一条连接线。
另一方面，提供一种显示面板，包括：如上所述的驱动背板；以及与每个像素驱动电路耦接的驱动件。
在一些实施例中，所述驱动件发出的光自远离所述衬底基板的一侧出射；或者，所述驱动件发出的光自所述衬底基板的一侧出射，且所述驱动背板中的像素驱动电路中的存储电容的第一极为透明电极，所述第一极在所述衬底基板上的正投影与所述驱动件在所述衬底基底上的正投影之间具有交叠。
在一些实施例中，在所述驱动背板中所述第一像素驱动电路和所述第二像素驱动电路相对于参考直线呈镜像对称的情况下，第一像素驱动电路所属于的亚像素中的驱动件和所述第二像素驱动电路所属于的亚像素中的驱动件均远离所述第一栅线和所述第二栅线设置。
又一方面，提供一种显示装置，包括如上所述的显示面板。
附图说明
为了更清楚地说明本公开中的技术方案，下面将对本公开一些实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例的附图，对于本领域普通技术人员来讲，还可以根据这些附图获得其他的附图。此外，以下描述中的附图可以视作示意图，并非对本公开实施例所涉及的产品的实际尺寸、方法的实际流程、信号的实际时序等的限制。
图1为根据一些实施例的显示面板的俯视结构图；
图2为根据一些实施例的像素驱动电路的等效图；
图3为根据一些实施例的一种多个移位寄存器的级联结构图；
图4为根据一些实施例的一种移位寄存器的等效电路结构图；
图5为根据图4和图6所示的移位寄存器所对应的时序图；
图6为根据另一些实施例的一种移位寄存器的等效电路结构图；
图7为根据一些实施例的驱动背板的俯视结构图；
图8为根据一些实施例的有源层图案的俯视结构图；
图9为根据一些实施例的SD(源漏)金属层的俯视结构图；
图10为根据另一些实施例的驱动背板的俯视结构图；
图11为根据一些实施例的图10中O1的局部放大图；
图12为相关技术的一些实施例的显示面板的俯视结构图；
图13为相关技术中基于图12中O2的局部放大图；
图14为相关技术中图12中B-B’方向的剖视结构图；
图15为相关技术中图12中C-C’方向的剖视结构图；
图16为根据另一些实施例的驱动背板的俯视结构图；
图17为根据另一些实施例的显示面板的俯视结构图；
图18为根据一些实施例的遮光图案和存储电容的第一极的俯视结构图；
图19为根据一些实施例的驱动件的阳极的俯视结构图；
图20为根据一些实施例的栅金属层的俯视结构图；
图21为根据另一些实施例的显示面板的俯视结构图；
图22为相关技术的另一些实施例的显示面板的俯视结构图；
图23为根据一些实施例的栅极驱动电路所在区域和亚像素所在区域的相对位置图；
图24为根据另一些实施例的栅极驱动电路所在区域和亚像素所在区域的相对位置图。
具体实施方式
下面将结合附图，对本公开一些实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开所提供的实施例，本领域普通技术人员所获得的所有其他实施例，都属于本公开保护的范围。
除非上下文另有要求，否则，在整个说明书和权利要求书中，术语“包括(comprise)”及其其他形式例如第三人称单数形式“包括(comprises)”和现在分词形式“包括(comprising)”被解释为开放、包含的意思，即为“包含，但不限于”。在说明书的描述中，术语“一个实施例(one embodiment)”、“一些实施例(some embodiments)”、“示例性实施例(exemplary embodiments)”、“示例(example)”、“特定示例(specific example)”或“一些示例(some examples)”等旨在表明与该实施例或示例相关的特定特征、结构、材料或特性包括在本公开的至少一个实施例或示例中。上述术语的示意性命名不一定是指同一实施例或示例。此外，所述的特定特征、结构、材料或特点可以以任何适当方式包括在任何一个或多个实施例或示例中。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
“A、B和C中的至少一个”与“A、B或C中的至少一个”具有相同含义，均包括以下A、B和C的组合：仅A，仅B，仅C，A和B的组合，A和C的组合，B和C的组合，及A、B和C的组合。
“A和/或B”，包括以下三种组合：仅A，仅B，及A和B的组合。
本文中“适用于”或“被配置为”的使用意味着开放和包容性的语言，其不排除适用于或被配置为执行额外任务或步骤的设备。
另外，“基于”的使用意味着开放和包容性，因为“基于”一个或多个所述条件或值的过程、步骤、计算或其他动作在实践中可以基于额外条件或超出所述的值。
如本文所使用的那样，“约”或“近似”包括所阐述的值以及处于特定值的可接受偏差范围内的平均值，其中所述可接受偏差范围如由本领域普通技术人员考虑到正在讨论的测量以及与特定量的测量相关的误差(即，测量系统的局限性)所确定。
如本文所使用的那样，“第一电极”例如为薄膜晶体管的源极，“第二电极”例如为薄膜晶体管的漏极，反之亦然。
如本文所使用的那样，相同的附图标记既可以信号线和信号端也可以表示与信号线和信号端所对应的信号。
本文参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本文示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
本公开的一些实施例提供了一种显示装置，显示装置例如可以为OLED(OrganicLight-Emitting Diode，有机发光二极管)显示装置、QLED(Quantum Dot Light EmittingDiodes，量子点发光二极管)显示装置、MicroLED(Micro Light Emitting Diodes，微发光二极管)、miniLED(mini Light Emitting Diodes，迷你发光二极管)显示装置等中的一种。
下面以该显示装置为OLED显示装置为例，对该显示装置的结构进行介绍。
显示装置例如包括显示面板，显示面板可以具有显示区和非显示区，非显示区可以围绕显示区一周设置。
在一些实施例中，如图1所示，显示面板可以包括驱动背板1和驱动件2。驱动背板1可以包括衬底基板11，设置于衬底基板11上的多条数据线Data和多条栅线Gate，以及设置在衬底基板11上的多个像素驱动电路12，和用于为多条栅线Gate提供栅极信号的栅极驱动电路13。其中，驱动件2可以为多个，每个驱动件2可以与一个像素驱动电路12耦接。驱动件2例如可以为发光器件，在像素驱动电路12的驱动下发光。
当然，显示面板除包括驱动背板1和驱动件2之外，还可以包括其他部件，例如可以包括用于向驱动背板1提供电信号的控制电路，控制电路例如可以包括与驱动背板1电连接的电路板和/或IC(Integrate Circuit，集成电路)。
其中，像素驱动电路12例如可以为2T1C型的像素驱动电路，也可以为3T1C型的像素驱动电路，还可以为7T1C型的像素驱动电路，其中T代表薄膜晶体管(Thin-filmtransistor，TFT)，C代表存储电容，2T1C型即包括2个TFT和1个存储电容Cst的像素驱动电路12，依次类推。下面以像素驱动电路12为3T1C型的像素驱动电路为例对本公开的实施例进行介绍。
参考图1和图2，像素驱动电路12包括：第一晶体管T1、第二晶体管T2、第三晶体管T3和存储电容Cst，其中第三晶体管T3为驱动晶体管。第一晶体管T1的栅极与第一栅极信号端G1耦接，第一电极与数据信号端DATA耦接，第二电极与节点G耦接。第二晶体管T2的栅极与第二栅极信号端G2耦接，第一电极与感测信号端Sense耦接，第二电极与节点S耦接。第三晶体管T3的栅极与节点G耦接，第一电极与电源线ELVDD耦接，第二电极与节点S耦接。驱动件2的阳极与节点S耦接，阴极与电源电压信号端ELVSS耦接。存储电容Cst的一极与节点G耦接，另一极与节点S耦接。第一栅极信号端G1被配置为接收第一栅极信号G1，第二栅极信号端G2被配置为接收第二栅极信号G2，数据信号端DATA被配置为接收数据信号Data，该数据信号Data例如包括检测数据信号Data1和显示数据信号Data2，电源线ELVDD被配置为接收电源电压信号ELVDD，该电源电压信号ELVDD的范围例如为-5V～5V，电源电压信号端ELVSS被配置为接收电源电压信号ELVSS，该电源电压信号ELVSS例如为固定电压信号，例如为小于或等于0V的电压信号；感测信号线Sense被配置为提供复位信号或获得感测信号Sense，其中，复位信号用于对驱动件2的阳极进行复位，感测信号用于计算第三晶体管T3的阈值电压。
当像素驱动电路12工作在一图像帧(1Frame)的消隐时段时，像素驱动电路12的工作过程例如为：在第一栅极信号端G1提供的第一栅极信号G11的控制下，第一晶体管T1开启，通过数据信号端DATA向节点G传输检测数据信号Data1；在第二栅极信号端G2提供的第二栅极信号G21的控制下，第二晶体管T2开启，将节点S的信号通过第二晶体管T2传输至感测信号线Sense；当检测数据信号Data1和电源电压信号ELVDD使得节点G控制第三晶体管T3截止时，测量出感测信号线Sense上的感测信号Sense的大小，便可根据检测数据信号Data1与感测信号Sense之差计算出第三晶体管T3的阈值电压Vth。
上述过程中，通过控制感测晶体管测量出了感测信号Sense，从而计算出了驱动晶体管(第三晶体管T3)的阈值电压，计算出驱动晶体管的阈值电压后再将该阈值电压补偿进显示数据信号Data2中，从而便完成了对像素驱动电路12的外部补偿。参考图2所示，在进行外部补偿时，像素驱动电路12需要接收第一栅极信号G11和第二栅极信号G21，以打开第二晶体管T2和第一晶体管T1，此时感测信号端Sense处于悬浮状态，其相当于电容；感测数据信号Data1控制第三晶体管T3打开后，电源电压信号ELVDD将传输至节点S，对节点S充电直至节点S的电位不再变化，此时节点G的电位与节点S的电位之差则等于第三晶体管T3的阈值电压，而第二晶体管T2也处于开启状态，节点S的信号通过第二晶体管T2传输至感测信号端Sense的信号即为感测信号Sense，此时感测信号Sense的大小等于节点S的电位，所以可以通过计算感测数据信号Data1和感测信号Sense之差计算出第三晶体管T3的阈值电压。
当像素驱动电路12工作在一图像帧的显示时段时，像素驱动电路12的工作过程例如包括复位阶段、数据写入阶段和发光阶段。
在复位阶段，在第二栅极信号端G2提供的第二栅极信号G22的控制下，第二晶体管T2开启，将感测信号端Sense提供的复位信号传输至节点S，以对驱动件2的阳极进行复位。
在数据写入阶段，在第一栅极信号端G1提供的第一栅极信号G12的控制下，第一晶体管T1开启，将数据线Data提供的显示数据信号Data2传输至节点G，并对存储电容Cst进行充电。
在发光阶段，在节点G的控制下，第三晶体管T3开启，存储电容Cst开始向节点G放电，使得节点G的电位保持一段时间，从而保证第三晶体管T3的开启时间。第三晶体管T3开启后，在电源线ELVDD提供的电源电压信号ELVDD和其栅极电压的控制下，向驱动件2输出驱动信号，驱动信号例如为驱动电流，在驱动信号的控制下，驱动件2开始发光。
在像素驱动电路12工作在一图像帧的过程中，第一栅极信号端G1和第二栅极信号端G2所接收的栅极信号均由栅极驱动电路提供。
在一些实施例中，如图1所示，驱动背板1还包括多行亚像素P。每个像素驱动电路12属于一个亚像素P。如图3所示，栅极驱动电路13可以包括多个级联的移位寄存器130以及多条控制信号线131。多条控制信号线131中至少部分与一个移位寄存器130耦接，被配置为向移位寄存器130提供控制信号，以使移位寄存器130向多个像素驱动电路提供栅极信号。
这里，如图3所示，以栅极驱动电路13包括6个级联的移位寄存器130为例，即第一级移位寄存器A1、第二级移位寄存器A2、第三级移位寄存器A3、第四级移位寄存器A4、第五级移位寄存器A5、第六级移位寄存器A6；此时，控制信号线131的条数可以为22条。
其中，每一级移位寄存器130均包括输入信号端STU、输出信号端OUT、复位信号端STD，奇数级的移位寄存器130(即第一级移位寄存器A1、第三级移位寄存器A3和第五级移位寄存器A5)还包括级联输出信号端CR。输入信号端STU被配置为接收输入信号STU。输出信号端OUT被配置为向像素驱动电路12中的一条栅线输出第一栅极信号G12和第二栅极信号G21。
复位信号端STD被配置为接收复位信号STD，除了最后四级移位寄存器130的复位信号端STD由复位信号线STD提供复位信号STD外，剩余移位寄存器130的复位信号STD由第N+4或N+3级移位寄存器130的级联输出信号端CR提供，例如第一级移位寄存器A1和第二级移位寄存器A2的复位信号端STD与第五级移位寄存器A5的级联输出信号端CR耦接；移位寄存器130的级联输出信号端CR还被配置为向部分移位寄存器130的输入信号端STU提供输入信号STU，例如第三级移位寄存器A3和第四级移位寄存器A4的输入信号端STU与第一级移位寄存器A1的级联输出信号端CR耦接。
22条控制信号线131即输入信号线STU、全局复位信号线TRST、复位信号线STD、随机信号线OE、电源电压信号线VDDA、电源电压信号线VDDB、时钟信号线CLKA、时钟信号线CLKD(包括：时钟信号线CLKD1、时钟信号线CLKD3、时钟信号线CLKD5)、时钟信号线CLKE(包括：时钟信号线CLKE1、时钟信号线CLKE2、时钟信号线CLKE3、时钟信号线CLKE4、时钟信号线CLKE5、时钟信号线CLKE6)、时钟信号线CLKF(包括：时钟信号线CLKF1、时钟信号线CLKF2、时钟信号线CLKF3、时钟信号线CLKF4、时钟信号线CLKF5、时钟信号线CLKF6)。
输入信号线STU被配置为向一些移位寄存器130的输入信号端STU提供输入信号STU，示例的，输入信号线STU向第一级移位寄存器A1和第二级移位寄存器A2的输入信号端STU提供输入信号；第三级移位寄存器A3和第四级移位寄存器A4的输入信号端STU与第一级移位寄存器A1的级联输出信号端CR耦接，以第一级移位寄存器A1级联输出信号端CR的输出信号作为输入信号STU；第五级移位寄存器A5和第六级移位寄存器A6的输入信号端STU与第三级移位寄存器A3的级联输出信号端CR耦接，以第三级移位寄存器A3的级联输出信号端CR的输出信号作为输入信号STU。
全局复位信号线TRST被配置为向所有的移位寄存器130中的全局复位信号端TRST提供全局复位信号TRST，因此每一级移位寄存器130均与全局复位信号线TRST耦接。
复位信号线STD被配置为向移位寄存器130中的复位信号端STD提供复位信号STD，栅极驱动电路13中的最后四级移位寄存器130与复位信号线STD耦接。
随机信号线OE被配置为向移位寄存器130中的随机信号端OE提供随机信号OE，例如向奇数级的移位寄存器130(即第一级移位寄存器A1、第三级移位寄存器A3和第五级移位寄存器A5)提供随机信号OE。
电源电压信号线VDDA和电源电压信号线VDDB被配置为向移位寄存器130中的电源电压信号端VDDA提供电源电压信号VDDA、向电源电压信号端VDDB提供电源电压信号VDDB。其中，电源电压信号线VDDA被配置为向奇数级的移位寄存器130(即第一级移位寄存器A1、第三级移位寄存器A3和第五级移位寄存器A5)提供电源电压信号VDDA；电源电压信号线VDDB被配置为向偶数级的移位寄存器130(即第二级移位寄存器A2、第四级移位寄存器A4和第六级移位寄存器A6)提供电源电压信号VDDB。
时钟信号线CLKA被配置为向移位寄存器130中的时钟信号端CLKA提供时钟信号CLKA，例如向每一级移位寄存器130提供时钟信号CLKA，从而，每一级移位寄存器130均需与时钟信号线CLKA耦接。
时钟信号线CLKD被配置为向移位寄存器130中的时钟信号端CLKD提供时钟信号CLKD，例如向奇数级的移位寄存器130(即第一级移位寄存器A1、第三级移位寄存器A3和第五级移位寄存器A5)提供时钟信号CLKD；具体的例如向第一级移位寄存器A1提供时钟信号CLKD1；向第三级移位寄存器A3提供时钟信号CLKD3；向第五级移位寄存器A5提供时钟信号CLKD5；其中的时钟信号CLKD1、CLKD3和CLKD5可以相同，也可以不同，本公开的实施例对此不做限定。
时钟信号线CLKE被配置为向移位寄存器130中的时钟信号端CLKE提供时钟信号CLKE，例如向每一级移位寄存器130提供时钟信号CLKE，从而，每一级移位寄存器130均需与时钟信号线CLKE耦接；具体的，第一级移位寄存器A1与时钟信号线CLKE1耦接，第二级移位寄存器A2与时钟信号线CLKE2耦接，第三级移位寄存器A3与时钟信号线CLKE3耦接，第四级移位寄存器A4与时钟信号线CLKE4耦接，第五级移位寄存器A5与时钟信号线CLKE5耦接，第六级移位寄存器A6与时钟信号线CLKE6耦接；其中的时钟信号CLKE1、CLKE2、CLKE3、CLKE4、CLKE5、CLKE6可以相同，也可以不同，本公开的实施例对此不做限定。
时钟信号线CLKF被配置为向移位寄存器130中的时钟信号端CLKF提供时钟信号CLKF，例如向每一级移位寄存器130提供时钟信号CLKF，从而，每一级移位寄存器130均需与时钟信号线CLKF耦接；具体的，第一级移位寄存器A1与时钟信号线CLKF1耦接，第二级移位寄存器A2与时钟信号线CLKF2耦接，第三级移位寄存器A3与时钟信号线CLKF3耦接，第四级移位寄存器A4与时钟信号线CLKF4耦接，第五级移位寄存器A5与时钟信号线CLKF5耦接，第六级移位寄存器A6与时钟信号线CLKF6耦接；其中的时钟信号CLKF1、CLKF2、CLKF3、CLKF4、CLKF5、CLKF6可以相同，也可以不同，本公开的实施例对此不做限定。
在一些实施例中，时钟信号CLKE和时钟信号CLKF相同，即时钟信号CLKE1和时钟信号CLKF1相同、时钟信号CLKE2和时钟信号CLKF2相同、时钟信号CLKE3和时钟信号CLKF3相同、时钟信号CLKE4和时钟信号CLKF4相同、时钟信号CLKE5和时钟信号CLKF5相同、时钟信号CLKE6和时钟信号CLKF6相同。
基于图3所示的多个移位寄存器130的级联结构图，参考图4，本公开提供一种移位寄存器130，该移位寄存器130包括：消隐输入子电路1301、显示输入子电路1302、控制子电路1303、输出子电路1304、复位子电路1305和全局复位子电路1306。
示例的，对于第N级的移位寄存器130而言，消隐输入子电路1301被配置为在一图像帧的消隐时段，控制栅极驱动电路13向像素驱动电路12输出消隐控制信号，例如向一条栅线Gate输出第一栅极信号G12，在第一栅极信号G12的控制下，第一晶体管T1和第二晶体管T2均开启，节点S的信号可传输至感测信号端Sense，通过测量感测信号端Sense上的信号大小即可获得感测信号Sense。在消隐时段，像素驱动电路12并未驱动驱动件2发光，而是为了获取第三晶体管T3的阈值电压，获取第三晶体管T3的阈值电压的过程，已在前文阐述，因此不再赘述。
基于图3所示的多个移位寄存器130的级联结构图，参考图4，该移位寄存器130包括：消隐输入子电路1301、显示输入子电路1302、控制子电路1303、输出子电路1304、复位子电路1305和全局复位子电路1306。
消隐输入子电路1301例如包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第七晶体管M7和第一电容C1。
第一晶体管M1的栅极与随机信号端OE耦接，第一晶体管M1的第一极与级联输出信号端CR<N>耦接，第一晶体管M1的第二极与第二晶体管M2的第一极耦接。第二晶体管M2的栅极与随机信号端OE耦接，第二晶体管M2的第二极与节点H耦接。第三晶体管M3的栅极与节点H耦接，第三晶体管M3的第一极与电源电压信号端VDD耦接，第三晶体管M3的第二极与第一晶体管M1的第二极耦接。第四晶体管M4的栅极与节点H耦接，第四晶体管M4的第一极与电源电压信号端VDD耦接，第四晶体管M4的第二极与节点N<N>耦接。第五晶体管M5的栅极与时钟信号端CLKA耦接，第五晶体管M5的第一极与节点N<N>耦接，第五晶体管M5的第二极与上拉节点Q<N>耦接。第七晶体管M7的栅极与上拉节点Q<N>耦接，第七晶体管M7的第一极与电源电压信号端VDD耦接，第七晶体管M7的第二极与防漏电节点OFF<N>耦接。第一电容C1的一端与节点H耦接，另一端与电源电压信号端VDD耦接。
显示输入子电路1302被配置为在一图像帧的显示时段，控制栅极驱动电路13向像素驱动电路12输出显示控制信号，例如向一条栅线Gate输出第二栅极信号G21，在第二栅极信号G21的控制下，第一晶体管T1和第二晶体管T2均开启，感测信号端Sense提供的复位信号将通过第二晶体管T2传输至节点S。在显示时段，像素驱动电路12将驱动发光器件D发光，像素驱动电路12驱动发光器件D发光的过程已在前文阐述，因此不再赘述。
显示输入子电路1302例如包括：两个第六晶体管M6，该两个第六晶体管例如为第六晶体管M61和第六晶体管M62。第六晶体管M61的栅极和第一极与级联输出信号端CR<N-2>耦接，第六晶体管M61的第二极与第六晶体管M62的第一极耦接。第六晶体管M62的栅极与级联输出信号端CR<N-2>耦接，第六晶体管M62的第一极与防漏电节点OFF<N>耦接，第六晶体管M62的第二极与上拉节点Q<N>耦接。
控制子电路1303被配置为控制上拉节点Q<N>和第一下拉节点QBA的电位平衡，例如当上拉节点Q<N>为高电平时，控制子电路1303控制第一下拉节点QBA的电位为低电平，当第一下拉节点QBA的电位为高电平时，控制子电路1303控制上拉节点Q<N>的电位为高电平。
控制子电路1303例如包括：第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第二十晶体管M20、第四十六晶体管M46和第四十七晶体管M47。
第十二晶体管M12的栅极和第一极与电源电压信号端VDDA耦接，第十二晶体管M12的第二极与第十三晶体管M13的栅极耦接。第十三晶体管M13的第一极与电源电压信号端VDDA耦接，第十三晶体管M13的第二极与第一下拉节点QBA耦接。第十四晶体管M14的栅极与上拉节点Q<N>耦接，第十四晶体管M14的第一极与第十三晶体管M13的栅极耦接，第十四晶体管M14的第二极与第一电压信号端VGL1耦接。第十五晶体管M15的栅极与上拉节点Q<N>耦接，第十五晶体管M15的第一极与第一下拉节点QBA耦接，第十五晶体管M15的第二极与第一电压信号端VGL1耦接。第二十晶体管M20的栅极与级联输出信号端CR<N-2>耦接，第二十晶体管M20的第一极与第一下拉节点QBA耦接，第二十晶体管M20的第二极与第一电压信号端VGL1耦接。第四十六晶体管M46的栅极与节点H耦接，第四十六晶体管M46的第一极与第一下拉节点QBA耦接，第四十六晶体管M46的第二极与第四十七晶体管M47的第二极耦接。第四十七晶体管M47的栅极与时钟信号端CLKA耦接，第四十七晶体管M47的第一极与第一电压信号端VGL1耦接。
输出子电路1304配置为在一图像帧的消隐时段输出第一栅极信号G12，在一图像帧的显示时段输出第二栅极信号G21。
输出子电路1304例如包括：第二十一晶体管M21、第二十四晶体管M24和第二电容C2。
第二十一晶体管M21的栅极与上拉节点Q<N>耦接，第二十一晶体管M21的第一极与时钟信号端CLKD1耦接，第二十一晶体管M21的第二极与级联输出信号端CR<N>耦接。第二十四晶体管M24的栅极与上拉节点Q<N>耦接，第二十四晶体管M24的第一极与时钟信号端CLKE1耦接，第二十四晶体管M24的第二极与输出信号端OUT<N>耦接。第二电容C2的一端与第二十四晶体管M24的栅极耦接，另一端与输出信号端OUT<N>耦接。
复位子电路1305被配置为对上拉节点Q<N>、第一下拉节点QBA、防漏电节点OFF<N>、输出子电路1304进行复位。复位子电路1305例如包括第一复位子电路13051和第二复位子电路13052，其中第一复位子电路13051被配置为对上拉节点Q<N>、第一下拉节点QBA和输出子电路1304进行复位；第二复位子电路13052被配置为对上拉节点Q<N>和防漏电节点OFF<N>进行复位。
第一复位子电路13051例如包括：第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十二晶体管M22、第二十三晶体管M23、第二十五晶体管M25、第二十六晶体管M26。
第十六晶体管M16的栅极与第一下拉节点QBA耦接，第十六晶体管M16的第一极与第十七晶体管M17的第二极耦接，第十六晶体管M16的第二极与上拉节点Q<N>耦接。第十七晶体管M17的栅极与第一下拉节点QBA耦接，第十七晶体管M17的第一极与第一电压信号端VGL1耦接。第十八晶体管M18的栅极与第二下拉节点QBB耦接，第十八晶体管M18的第一极与第十九晶体管M19的第二极耦接，第十八晶体管M18的第二极与上拉节点Q<N>耦接。第十九晶体管M19的栅极与第二下拉节点QBB耦接，第十九晶体管M19的第一极与第一电压信号端VGL1耦接。第二十二晶体管M22的栅极与第一下拉节点QBA耦接，第二十二晶体管M22的第一极与第一电压信号端VGL1耦接，第二十二晶体管M22的第二极与级联输出信号端CR<N>耦接。第二十三晶体管M23的栅极与第二下拉节点QBB耦接，第二十三晶体管M23的第一极与第一电压信号端VGL1耦接，第二十三晶体管M23的第二极与级联输出信号端CR<N>耦接。第二十五晶体管M25的栅极与第一下拉节点QBA耦接，第二十五晶体管M25的第一极与第二电压信号端VGL2耦接，第二十五晶体管M25的第二极与输出信号端OUT<N>耦接。第二十六晶体管M26的栅极与第二下拉节点QBB耦接，第二十六晶体管M26的第一极与第二电压信号端VGL2耦接，第二十六晶体管M26的第二极与输出信号端OUT<N>耦接。
第二复位子电路13052例如包括：第十晶体管M10和第十一晶体管M11。
第十晶体管M10的栅极与级联输出信号端CR<N+4>耦接，第十晶体管M10的第一极与第十一晶体管M11的第二极耦接，第十晶体管M10的第二极与上拉节点Q<N>耦接。第十一晶体管M11的栅极与级联输出信号端CR<N+4>耦接，第十一晶体管M11的第一极与第一电压信号端VGL1耦接，第十一晶体管M11的第二极与防漏电节点OFF<N>耦接。
全局复位子电路1306被配置为对上拉节点Q<N>和防漏电节点OFF<N>进行二次复位。
全局复位子电路1306例如包括：第八晶体管M8和第九晶体管M9。
第八晶体管M8的栅极与输入信号端STU耦接，第八晶体管M8的第一极与第九晶体管的第二极耦接，第八晶体管M8的第二极与上拉节点Q<N>耦接。第九晶体管M9的栅极与输入信号端STU耦接，第一极与第一电压信号端VGL1耦接，第二极与防漏电节点OFF<N>耦接。
上述为对图4中的第N级移位寄存器的结构的描述，参考图4，第N+1级移位寄存器的结构与第N级移位寄存器的结构类似，其中第N级的移位寄存器和第N+1级移位寄存器共用部分薄膜晶体管。示例的，参考图4，第N+1级移位寄存器例如包括：用于组成消隐输入子电路1301的第二十七晶体管M27和第二十九晶体管M29；用于组成显示输入子电路1302的两个第二十八晶体管M281和M282，用于组成控制子电路1303的第三十四晶体管M34、第三十五晶体管M35、第三十六晶体管M36、第三十七晶体管M37和第四十二晶体管M42；用于组成输出子电路1304的第四十三晶体管M34和第三电容C3；用于组成复位子电路1305中的第一复位子电路13051的第三十八晶体管M38、第三十九晶体管M39、第四十晶体管M40、第四十一晶体管M41、第四十四晶体管M44、第四十五晶体管M45、第四十八晶体管M48、第四十九晶体管M49；用于组成第二复位子电路13052的第三十二晶体管M32和第三十三晶体管M33；用于组成全局复位子电路1306的第三十晶体管M30和第三十一晶体管M31。
第N+1行中的消隐输入子电路1301与第N行中的消隐输入子电路共用第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第一电容C1。
第N级移位寄存器中的第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15和第N+1级移位寄存器中的第三十四晶体管M34、第三十五晶体管M35、第三十六晶体管M36、第三十七晶体管M37被用作电源控制，因此该些晶体管可以被称为电源控制晶体管。
第N级移位寄存器中的第二十四晶体管M24和第N+1级移位寄存器中的第四十三晶体管M43被用作向像素驱动电路12输出栅极信号(第一栅极信号G11和第二栅极信号G12)，因此该些晶体管可以被称为输出晶体管。
需要说明的是，参考图4，由输入信号端STU控制全局复位子电路1306，因此，输入信号端STU提供的输入信号STU可以理解为是一种全局复位信号TRST，而全局复位信号TRST可以理解为该类可以控制全局复位子电路1306的信号的统称。当然，并不只有输入信号端STU才可以作为全局复位信号TRST，其它的栅极驱动信号也可以作为全局复位信号TRST，只要该栅极驱动信号能够控制全局复位子电路1306正常工作即可。
还需要说明的是，级联输出信号端CR<N>为第N级移位寄存器的级联输出信号端，级联输出信号端CR<N+4>为第N+4级移位寄存器的级联输出信号端，级联输出信号端CR<N-2>为第N-2级移位寄存器的级联输出信号端，而每级移位寄存器130至少包括一个级联输出信号端CR和输出信号端OUT，其中，该级联输出信号端CR被配置为与其它级移位寄存器130耦接，例如参考图20，该第N级移位寄存器与第N-2级和第N+4级移位寄存器耦接，其中，第N-2级移位寄存器提供的级联输出信号CR<N-2>可作为显示输入子电路1302的输入信号STU，例如第六晶体管M6的栅极所接收的CR<N-2>信号，以及控制子电路1303的控制信号，例如与第二十晶体管M20的栅极所接收的CR<N-2>信号；第N+4级移位寄存器130的级联输出信号CR<N+4>可作为行复位信号的一种，行复位信号被配置为控制第二复位子电路13052工作；本领域技术人员可以理解的是复位信号端STD提供的复位信号STD也为行复位信号的一种，例如在栅极驱动电路13中，最后四级的移位寄存器130中的第二复位子路13052与复位信号端STD耦接，剩余移位寄存器130中的第二复位子电路13052例如与级联输出信号端CR<N+4>耦接。
在一图像帧中，显示时段位于消隐时段之前，即移位寄存器130先向像素驱动电路12输出第一栅极信号G12，再向像素驱动电路12输出第二栅极信号G21。
参考图5，针对第N级移位寄存器130而言，在显示时段，首先，全局复位信号端TRST提供的全局复位信号为高电平，全局复位子电路1306开始工作，第八晶体管M8和第九晶体管M9开启，分别对上拉节点Q<N>和防漏电节点OFF<N>进行复位；随机信号端OE提供的随机信号OE为高电平，第一晶体管M1和第二晶体管M2开启，由于此时级联输出信号端CR<N>无输出信号，因此节点H的电位为低电平，电源电压信号端VDDA提供的电源电压信号VDDA为高电平，控制子电路1303中的第十二晶体管M12和第十三晶体管M13开启，对第一下拉节点QBA进行充电，使得第一下拉节点QBA的电位为高电平；其次，输入信号端STU提供的输入信号STU为高电平，第二十晶体管M20开启，将第一电压信号VGL1传输至第一下拉节点QBA使得第一下拉节点QBA的电位变为低电平；当输入信号STU为高电平时，显示输入子线路1302开始工作，两个第六晶体管M61和M62开启，对上拉节点Q<N>和防漏电节点OFF<N>进行充电，使得上拉节点Q<N>和防漏电节点OFF<N>的电位为高电平；当上拉节点Q<N>的电位为高电平时，第十四晶体管M14和第十五晶体管M15开启，从而使得第十三晶体管M13截止以及使得第一下拉节点QBA的电位继续保持低电平；当上拉节点Q<N>的电位为高电平时，第二十一晶体管M21和第二十四晶体管M24开启，级联输出信号端CR<N>、输出信号端OUT开始分别输出信号，其中的级联输出信号端CR<N>输出的信号例如为第N+2或第N+3级移位寄存器130的输入信号STU，输出信号端OUT输出的输出信号例如为第一栅极信号G11；当上拉节点Q<N>的电位为高电平时，第七晶体管M7开启，将电源电压信号端VDD提供的电源电压信号VDD传输至防漏电节点OFF<N>，防漏电节点OFF<N>的电位为高电平，此时对于第五晶体管M5而言，其第一极与防漏电节点OFF<N>耦接，因此为高电平，第二极与上拉节点Q<N>耦接，也为高电平，从而能够避免上拉节点Q<N>的电荷通过第五晶体管M5泄露，实现了防漏电的作用；当时钟信号端CLKD1提供的时钟信号CLKD1为高电平时，随机信号OE也为高电平时，消隐输入子电路1301通过第一晶体管M1和第二晶体管M2对节点H充电，由于第一电容C1的存在，节点H的高电平可以保持一段时间，在节点H的电位为高电平时，第四晶体管M4开启和第十七晶体管M17开启，由于在整个显示时段时钟信号端CLKA提供的时钟信号CLKA均为低电平，因此与第四晶体管M4的第二极所耦接的节点N的电位在显示时段始终为低电平，第五晶体管M5在显示时段始终处于截止状态；当第五晶体管M5无输出信号时，第七晶体管M7处于截止状态；最后，当复位信号端STD提供的复位信号STD为高电平时，第十晶体管M10和第十一晶体管M11开启，对上拉节点Q<N>和防漏电节点OFF<N>进行复位，使得对上拉节点Q<N>和防漏电节点OFF<N>的电平变为低电平，当上拉节点Q<N>的电位变为低电平时，级联输出信号端CR<N>、输出信号端OUT停止输出信号，又由于电源电压信号VDDA为高电平，因此第一下拉节点QBA的电位恢复为高电平，当第一下拉节点QBA的电位为高电平时，第十六晶体管M16、第十七晶体管M17、第二十二晶体管M22和第二十五晶体管M25开启；其中，第十六晶体管M16、第十七晶体管M17可以第一电压信号VGL1分别传输至上拉节点Q<N>和防漏电节点OFF<N>，以对上拉节点Q<N>和防漏电节点OFF<N>进行复位；第二十二晶体管M22可以将第一电压信号VGL1传输至级联输出信号端CR<N>对其进行复位，第二十五晶体管M25可以将第二电压信号端VGL2提供的低电平的第二电压信号VGL2分别传输至输出信号端OUT，以对输出信号端OUT进行复位，显示时段结束。
在消隐时段，由于时钟信号CLKA为高电平，且节点H的电位可以保持至消隐时段，因此第四晶体管M4可以向节点N输出高电平的信号，节点N的电位为高电平，由于时钟信号CLKA和节点H的电位为高电平，因此第十六晶体管M16和第十七晶体管M17均开启，将第一电压信号端VGL1提供的低电平的第一电压信号VGL1传输至第一下拉节点QBA，使得第一下拉节点QBA的电位变为低电平；由于时钟信号CLKA为高电平，第五晶体管M5开启，将节点N的信号传输至上拉节点Q<N>，以使得上拉节点Q<N>的电位变为高电平；当上拉节点Q<N>的电位变为高电平后，由于时钟信号CLKD1为低电平，时钟信号CLKE1为高电平，所以输出信号端OUT开始输出第一栅极信号G11。
当外部的的电压信号端使得第二下拉节点QBB为高电平时，第十八晶体管M18、第十九晶体管M19、第二十三晶体管M23和第二十六晶体管M26开启；其中，第十八晶体管M18和第十九晶体管M19可以将第一电压信号VGL1分别传输至上拉节点Q<N>和防漏电节点OFF<N>，以对上拉节点Q<N>和防漏电节点OFF<N>进行复位；第二十三晶体管M23可以将第一电压信号VGL1传输至级联输出信号端CR<N>以对其进行复位；第二十六晶体管M26可以将第二电压信号VGL2传输至输出信号端OUT，以对输出信号端OUT进行复位。
本领域技术人员可以理解的是，前文中对栅极驱动电路13所包括的移位寄存器130的结构和数量、控制信号线131的数量和类型均为示例性的描述，并不因此而限定了本公开中的移位寄存器130的结构和数量，以及控制信号线131的数量和类型。
还需要说明的是，以上仅是对一个移位寄存器130仅包含一个输出信号端OUT<N>为例进行的说明，此时，以上第一栅极信号端G1和第二栅极信号端G2，以及输出信号端OUT<N>可以均与一条栅线Gate连接，以实现输出信号端OUT<N>向第一栅极信号端G1输出第一栅极信号G12，以及向第二栅极信号端G2输出第二栅极信号G21。本领域技术人员能够理解的是，一个移位寄存器130还可以包括两个输出信号端，如图6所示，第一输出信号端(可以记为OUT1<N>)和第二输出信号端(可以记为OUT2<N>)。此时，以上第一栅极信号端G1和第二栅极信号端G2，以及第一输出信号端OUT1和第二输出信号端OUT2可以均与一条栅线Gate连接，以实现向第一栅极信号端G1输出第一栅极信号如G11和G12，以及向第二栅极信号端G2输出第二栅极信号如G21和G22。
以下，将对一个移位寄存器130包括两个输出信号端的具体结构进行示例性的描述。
如图6所示，消隐输入子电路1301例如包括第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第十一晶体管M11和第一电容C1。
第一晶体管M1的栅极与随机信号端OE耦接，第一晶体管M1的第一极与级联输出信号端CR<N>耦接，第一晶体管M1的第二极与第二晶体管M2的第一极耦接。第二晶体管M2的栅极与随机信号端OE耦接，第二晶体管M2的第一极与第三晶体管M3的第二极耦接，第二晶体管M2的第二极与节点H耦接。第三晶体管M3的栅极与节点H耦接，第三晶体管M3的第一极与电源电压信号端VDD耦接，第三晶体管M3的第二极与第一晶体管M1的第二极耦接。第四晶体管M4的栅极与节点H耦接，第四晶体管M4的第一极与时钟信号端CLKA耦接，第四晶体管M4的第二极与节点N<N>耦接。第五晶体管M5的栅极与时钟信号端CLKA耦接，第五晶体管M5的第一极与节点N<N>耦接，第五晶体管M5的第二极与第六晶体管M6的第一极耦接。第六晶体管M6的栅极与时钟信号端CLKA耦接，第六晶体管M6的第一极还与防漏电节点OFF<N>耦接，第六晶体管M6的第二极与上拉节点Q<N>耦接。第十一晶体管M11的栅极与上拉节点Q<N>耦接，第十一晶体管M11的第一极与电源电压信号端VDD耦接，第十一晶体管M11的第二极与防漏电节点OFF<N>耦接。第一电容C1的一端与节点H耦接，另一端与第一电压信号端VGL1耦接。
显示输入子电路1302被配置为在一图像帧的显示时段，控制栅极驱动电路13向像素驱动电路12输出显示控制信号，例如向第一栅极信号端G1输出第一栅极信号G12，向第二栅极信号端G2输出第二栅极信号G22，在第一栅极信号G12的控制下，第一晶体管T1开启，在第二栅极信号G22的控制下第二晶体管T2开启，感测信号端Sense提供的复位信号将通过第二晶体管T2传输至节点S。在显示时段，像素驱动电路12将驱动发光器件D发光，像素驱动电路12驱动发光器件D发光的过程已在前文阐述，因此不再赘述。
显示输入子电路1302例如包括：第七晶体管M7和第八晶体管M8。
第七晶体管M7的栅极和第一极均与输入信号端STU耦接，第七晶体管M7的第二极与第八晶体管M8的第一极以及防漏电节点OFF<N>耦接。第八晶体管M8的栅极与输入信号端STU耦接，第八晶体管M8的第二极与上拉节点Q<N>耦接。在显示时段中，在输入信号端STU提供的输入信号STU的控制下，第七晶体管M7和第八晶体管M8开启，将高电平的输入信号STU传输至上拉节点Q<N>和防漏电节点OFF<N>，拉高上拉节点Q<N>和防漏电节点OFF<N>的电位。
控制子电路1303被配置为控制上拉节点Q<N>和第一下拉节点QBA的电位平衡，例如当上拉节点Q<N>为高电平时，控制子电路1303控制第一下拉节点QBA的电位为低电平，当第一下拉节点QBA的电位为高电平时，控制子电路1303控制上拉节点Q<N>的电位为高电平。
控制子电路1303例如包括：第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23和第二十四晶体管M24。
第十八晶体管M18的栅极和第一极与电源电压信号端VDDA耦接，第十八晶体管M18的第二极与第十九晶体管M19的栅极耦接。第十九晶体管M19的第一极与电源电压信号端VDDA耦接，第十九晶体管M19的第二极与第一下拉节点QBA耦接。第二十晶体管M20的栅极与上拉节点Q<N>耦接，第二十晶体管M20的第一极与第十九晶体管M19的栅极耦接，第二十晶体管M20的第二极与第一电压信号端VGL1耦接。第二十一晶体管M21的栅极与上拉节点Q<N>耦接，第二十一晶体管M21的第一极与第一电压信号端VGL1耦接，第二十一晶体管M21的第二极与第一下拉节点QBA耦接。第二十二晶体管M22的栅极与时钟信号端CLKA耦接，第二十二晶体管M22的第一极与第一下拉节点QBA耦接，第二十二晶体管M22的第二极与第二十三晶体管M23的第二极耦接。第二十三晶体管M23的栅极与节点H耦接，第二十三晶体管M23的第一极与第一电压信号端VGL1耦接。第二十四晶体管M24的栅极与输入信号端STU耦接，第二十四晶体管M24的第一极与第一电压信号端VGL1耦接，第二十四晶体管M24的第二极与第一下拉节点QBA耦接。在电源电压信号端VDDA提供的电源电压信号VDDA的控制下，第十八晶体管M18开启，第十八晶体管M18的第二极将高电平的电源电压信号VDDA传输至第十九晶体管M19的栅极，从而控制第十九晶体管M19开启，当第十九晶体管M19开启后，可以将高电平的电源电压信号VDDA传输至第一下拉节点QBA，对第一下拉节点QBA进行充电。当上拉节点Q<N>为高电平时，第二十晶体管M20和第二十一晶体管M21开启，其中第二十晶体管M20将第一电压信号端VGL1提供的低电平的第一电压信号VGL1传输至第十九晶体管M19的栅极，以使得第十九晶体管M19关闭；第二十一晶体管M21开启时，可以将低电平的第一电压信号VGL1传输至第一下拉节点QBA，以对第一下拉节点QBA进行放电。在输入信号端STU提供的高电平的输入信号STU的控制下，第二十四晶体管M24开启，将低电平的第一电压信号VGL1传输至第一下拉节点QBA，以对第一下拉节点QBA进行放电。当节点H的电平为高电平时，第二十三晶体管M23开启，将第一电压信号端VGL1提供的低电平的第一电压信号VGL1传输至第二十二晶体管M22的第一极；当时钟信号端CLKA提供的时钟信号CLKA也为高电平时，第二十二晶体管M22开启，将低电平的第一电压信号VGL1传输至第一下拉节点QBA，以拉低第一下拉节点QBA的电位。在显示时段，当存在高电平的输入信号STU时，第七晶体管M7和第八晶体管M8将会开启，对上拉节点Q<N>进行充电，而上拉节点Q<N>为高电平时，第一下拉节点QBA需要为低电平，因此可通过第二十四晶体管M24控制上拉节点Q<N>和第一下拉节点QBA之间的电位关系。在消隐时段，当时钟信号端CLKA提供时钟信号CLKA为高电平和节点H为高电平时，上拉节点Q<N>将为高电平，因此需要通过第二十二和第二十三晶体管M23控制上拉节点Q<N>和第一下拉节点QBA之间的电位关系。当上拉节点Q<N>为高电平时，第二十晶体管M20开启，关断了第十九晶体管M19，从而致使电源电压信号端VDDA停止向第一下拉节点QBA充电，同时第二十一晶体管M21开启，将低电平的第一电压信号VGL1传输至第一下拉节点QBA，以拉低第一下拉节点QBA的电位。因此，控制子电路1303实现了对上拉节点Q<N>和第一下拉节点QBA的电位的控制。
输出子电路1304配置为在一图像帧的消隐时段输出第一栅极信号G11和第二栅极信号G21，在一图像帧的显示时段输出第一栅极信号G12和第二栅极信号G22。
输出子电路1304例如包括：第二十五晶体管M25、第二十八晶体管M28、第三十一晶体管M31、第二电容C2、第三电容C3。
第二十五晶体管M25的栅极与上拉节点Q<N>耦接，第二十五晶体管M25的第一极与时钟信号端CLKD1耦接，第二十五晶体管M25的第二极与级联输出信号端CR<N>耦接。第二十八晶体管M28的栅极上拉节点Q<N>耦接，第二十八晶体管M28的第一极与时钟信号端CLKE1耦接，第二十八晶体管M28的第二极与第一输出信号端OUT1耦接。第三十一晶体管M31的栅极与上拉节点Q<N>耦接，第三十一晶体管M31的第一极与时钟信号端CLKF1耦接，第三十一晶体管M31的第二极与第二输出信号端OUT2耦接。第二电容C2的一端与第二十八晶体管M28的栅极耦接，另一端与第一输出信号端OUT1耦接。第三电容C3的一端与第三十一晶体管M31的栅极耦接，第二端与第二输出信号端OUT2耦接。当上拉节点Q<N>为高电平时，第二十五晶体管M25、第二十八晶体管M28和第三十一晶体管M31开启，其中，第二十五晶体管M25将时钟信号端CLKD1提供的时钟信号CLKD1传输至级联输出信号端CR<N>，第二十八晶体管M28将时钟信号端CLKE1提供的时钟信号CLKE1传输至第一输出信号端OUT1，从第一输出信号端OUT1输出的信号为第一栅极信号G1；第三十一晶体管M31将时钟信号端CLKF1提供的时钟信号CLKF1传输至第二输出信号端OUT2，从第二输出信号端OUT2输出的信号为第二栅极信号G2。第二电容C2用于保持第二十八晶体管M28的栅极电位，以使得第二十八晶体管M28可以保持开启状态，输出时钟信号CLKE1；第三电容C3用于保持第三十一晶体管M31的栅极电位，以使得第三十一晶体管M31可以保持开启状态，输出时钟信号CLKF1。级联输出信号端CR<N>输出的级联信号CR<N>例如被第一晶体管M1的第一极所接收，从而作为消隐输入子电路1301的输入信号。
参考图6，输出子电路1304包括第一输出信号端OUT1和第二输出信号端OUT2，参考图2，第一输出信号端OUT1被配置为向第一栅极信号端G1提供第一栅极信号G1，第二输出信号端OUT2被配置为向第二栅极信号端G2提供第二栅极信号G2，从而第一栅极信号G1和第二栅极信号G2在保障像素驱动电路12可以正常工作的前提下，可能相同，也可能不同，本申请对此不做限定。
复位子电路1305被配置为对上拉节点Q<N>、第一下拉节点QBA、防漏电节点OFF<N>、输出子电路1304进行复位。复位子电路1305例如包括第一复位子电路13051和第二复位子电路13052，其中第一复位子电路13051被配置为对上拉节点Q<N>、第一下拉节点QBA和输出子电路1304进行复位；第二复位子电路13052被配置为对上拉节点Q<N>和防漏电节点OFF<N>进行复位。
第一复位子电路13051例如包括：第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第二十六晶体管M26、第二十七晶体管M27、第二十九晶体管M29、第三十晶体管M30、第三十二晶体管M32和第三十三晶体管M33。第十四晶体管M14的栅极与第一下拉节点QBA耦接，第十四晶体管M14的第一极与防漏电节点OFF<N>耦接，第十四晶体管M14的第二极与上拉节点Q<N>耦接。第十五晶体管M15的栅极与第一下拉节点QBA耦接，第十五晶体管M15的第一极与第一电压信号端VGL1耦接，第十五晶体管M15的第二极与防漏电节点OFF<N>耦接。第二十六晶体管M26的栅极与第一下拉节点QBA耦接，第二十六晶体管M26的第一极与第一电压信号端VGL1耦接，第二十六晶体管M26的第二极与级联输出信号端CR<N>耦接。第二十九晶体管M29的栅极与第一下拉节点QBA耦接，第二十九晶体管M29的第一极与第二电压信号端VGL2耦接，第二十九晶体管M29的第二极与第一输出信号端OUT1耦接。第三十二晶体管M32的栅极与第一下拉节点QBA，第三十二晶体管M32的第一极与第二电压信号端VGL2耦接，第三十二晶体管M32的第二极与第二输出信号端OUT2耦接。当第一下拉节点QBA为高电平时，第十四晶体管M14、第十五晶体管M15、第二十六晶体管M26、第二十九晶体管M29和第三十二晶体管M32均开启，其中，第十五晶体管M15将第一电压信号端VGL1提供的第一电压信号VGL1传输至防漏电节点OFF<N>进行复位，此时防漏电节点OFF<N>的电位为低电平，该低电平的信号例如等于第一电压信号VGL1，当第十四晶体管M14开启时可以将该低电平的信号传输至上拉节点Q<N>，对上拉节点Q<N>进行复位；当第二十六晶体管M26开启时，可以将第一电压信号端VGL1提供的第一电压信号VGL1传输至级联输出信号端CR<N>，以对级联输出信号端CR<N>进行复位；当第二十九晶体管M29开启时，可以将第二电压信号端VGL2提供的第二电压信号VGL2传输至第一输出信号端OUT1，以对第一输出信号端OUT1进行复位；当第三十二晶体管M32开启后，可以将第二电压信号端VGL2提供的第二电压信号VGL2传输至第二输出信号端OUT2，以对第二输出信号端OUT2进行复位。当第二下拉节点QBB为高电平时，第十六晶体管M16、第十七晶体管M17、第二十七晶体管M27、第三十晶体管M30和第三十三晶体管M33开启，其中第十六晶体管M16的作用和第十四晶体管M14的作用相同，第十七晶体管M17的作用和第十五晶体管M15的作用相同，第二十七晶体管M27的作用和第二十六晶体管M26的作用相同，第三十晶体管M30的作用和第二十九晶体管M29的作用相同，第三十三晶体管M33的作用和第三十二晶体管M32的作用相同，因此请参照前文中对第十四晶体管M14、第十五晶体管M15、第二十六晶体管M26、第二十九晶体管M29和第三十二晶体管M32的描述来理解第十六晶体管M16、第十七晶体管M17、第二十七晶体管M27、第三十晶体管M30和第三十三晶体管M33的工作。
第二复位子电路13052例如包括：第十二晶体管M12和第十三晶体管M13。第十二晶体管M12的栅极与复位信号端STD耦接，第十二晶体管M12的第一极与防漏电节点OFF<N>耦接，第十二晶体管M12的第二极与上拉节点Q<N>耦接。第十三晶体管M13的栅极与复位信号端STD耦接，第十三晶体管M13的第一极与第一电压信号端VGL1耦接，第十三晶体管M13的第二极与防漏电节点OFF<N>耦接。当复位信号端STD提供的复位信号STD为高电平时，第十二晶体管M12和第十三晶体管M13开启；其中，第十三晶体管M13开启后，可以将第一电压信号端VGL1提供的第一电压信号VGL1传输至防漏电节点OFF<N>，对防漏电节点OFF<N>进行复位；当第十二晶体管M12开启时，可以将防漏电节点OFF<N>处的低电平信号(例如第一电压信号VGL1)传输至上拉节点Q<N>，对上拉节点Q<N>进行复位，也可以理解为，通过第十三晶体管M13，第十二晶体管M12可以将第一电压信号VGL1传输至上拉节点Q<N>。
全局复位子电路1306被配置为对上拉节点Q<N>和防漏电节点OFF<N>进行二次复位。
全局复位子电路1306例如包括：第九晶体管M9和第十晶体管M10。第九晶体管M9的栅极与全局复位信号端TRST耦接，第九晶体管M9的第一极与第十晶体管M10的第二极耦接，第九晶体管M9的第二极与上拉节点Q<N>耦接。第十晶体管M10的栅极与全局复位信号端TRST耦接，第十晶体管M10的第一极与第一电压信号端VGL1耦接，第二极与防漏电节点OFF<N>节点。当全局复位信号端TRST提供的全局复位信号TRST为高电平时，第九晶体管M9和第十晶体管M10开启，其中，第十晶体管M10将第一电压信号端VGL1提供第一电压信号VGL1传输至防漏电节点OFF<N>节点和第九晶体管M9的第一极，以对防漏电节点OFF<N>节点进行复位，同时第九晶体管M9可将第一电压信号VGL1传输至上拉节点Q<N>以对上拉节点Q<N>进行复位。
上述为对第N级的移位寄存器130的结构解释，参考图6，第N+1级移位寄存器的结构与第N级移位寄存器的结构类似，其中第N级的移位寄存器和第N+1级移位寄存器共用部分薄膜晶体管。示例的，参考图6，第N+1级移位寄存器130例如包括：用于组成消隐输入子电路1301的第三十四晶体管M34、第三十五晶体管M35和第四十晶体管M40；用于组成显示输入子电路1302的第三十六晶体管M36和第三十七晶体管M37；用于组成控制子电路1303的第四十七晶体管M47、第四十八晶体管M48、第四十九晶体管M49、第五十晶体管M50、第五十一晶体管M51、第五十二晶体管M52和第五十三晶体管M53；用于组成输出子电路1304的第五十四晶体管M54、第五十七晶体管M57、第四电容C4和第五电容C5；用于组成复位子电路1305中的第一复位子电路13051的第四十三晶体管M43、第四十四晶体管M44、第四十五晶体管M45、第四十六晶体管M46、第五十五晶体管M55、第五十六晶体管M56、第五十八晶体管M58和第五十九晶体管M59；用于组成第二复位子电路13052的第四十一晶体管M41和第四十二晶体管M42；用于组成全局复位子电路1306的第三十八晶体管M38和第三十九晶体管M39。
第N+1行中的消隐输入子电路1301与第N行中的消隐输入子电路共用第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4和第一电容C1，从而可以减少薄膜晶体管的数量。
第N行的第一下拉节点QBA与第N+1行的第一下拉节点QBA耦接，第N行的第二下拉节点QBB与第N+1行的第一下拉节点QBB耦接。第N行的第一下拉节点QBA和第二下拉节点QBB与外部的电压信号端耦接，通过外部的电压信号端可以使得第一下拉节点QBA和第二下拉节点QBB的电位跳变成高电位。同时，第N行的第一下拉节点QBA与第N+1行的第一下拉节点QBA耦接，第N行的第二下拉节点QBB与第N+1行的第一下拉节点QBB耦接可以节省薄膜晶体管的数量，以及降低薄膜晶体管的工作压力；且在每行中设置第一下拉节点QBA和第二下拉节点QBB可以使二者交替工作，降低薄膜晶体管的工作压力。
结合图5和图6，在一图像帧中，显示时段位于消隐时段之前，即移位寄存器130先向像素驱动电路12输出第一栅极信号G12和第二栅极信号G22，再向像素驱动电路12输出第一栅极信号G11和第二栅极信号G21。
参考图6，针对第N级移位寄存器130而言，在显示时段，首先，全局复位信号端TRST提供的全局复位信号为高电平，全局复位子电路1306开始工作，第九晶体管M9和第十晶体管M10开启，分别对上拉节点Q<N>和防漏电节点OFF<N>进行复位；随机信号端OE提供的随机信号OE为高电平，第一晶体管M1和第二晶体管M2开启，由于此时级联输出信号端CR<N>无输出信号，因此节点H的电位为低电平，电源电压信号端VDDA提供的电源电压信号VDDA为高电平，控制子电路1303中的第十八晶体管M18和第十九晶体管M19开启，对第一下拉节点QBA进行充电，使得第一下拉节点QBA的电位为高电平；其次，输入信号端STU提供的输入信号STU为高电平，第二十四晶体管M24开启，将第一电压信号VGL1传输至第一下拉节点QBA使得第一下拉节点QBA的电位变为低电平；当输入信号STU为高电平时，显示输入子线路1302开始工作，第七晶体管M7和第八晶体管M8开启，对上拉节点Q<N>和防漏电节点OFF<N>进行充电，使得上拉节点Q<N>和防漏电节点OFF<N>的电位为高电平；当上拉节点Q<N>的电位为高电平时，第二十晶体管M20和第二十一晶体管M21开启，从而使得第十九晶体管M19截止以及使得第一下拉节点QBA的电位继续保持低电平；当上拉节点Q<N>的电位为高电平时，第二十五晶体管M25、第二十八晶体管M28和第三十一晶体管M31开启，级联输出信号端CR<N>、第一输出信号端OUT1和第二输出信号端OUT2开始分别输出信号，其中的级联输出信号端CR<N>输出的信号例如为第N+2或第N+3级移位寄存器130的输入信号STU，第一输出信号端OUT1输出的第一输出信号例如为第一栅极信号G12，第二输出信号端OUT2输出的第二输出信号例如为第二栅极信号G22；当上拉节点Q<N>的电位为高电平时，第十一晶体管M11开启，将电源电压信号端VDD提供的电源电压信号VDD传输至防漏电节点OFF<N>，防漏电节点OFF<N>的电位为高电平，此时对于第六晶体管M6而言，其第一极与防漏电节点OFF<N>耦接，因此为高电平，第二极与上拉节点Q<N>耦接，也为高电平，从而能够避免上拉节点Q<N>的电荷通过第六晶体管M6泄露，实现了防漏电的作用；当时钟信号端CLKD1提供的时钟信号CLKD1为高电平时，随机信号OE也为高电平时，消隐输入子电路1301通过第一晶体管M1和第二晶体管M2对节点H充电，由于第一电容C1的存在，节点H的高电平可以保持一段时间，在节点H的电位为高电平时，第四晶体管M4开启和第二十三晶体管M23开启，由于在整个显示时段时钟信号端CLKA提供的时钟信号CLKA均为低电平，因此与第四晶体管M4的第二极所耦接的节点N的电位在显示时段始终为低电平，第五晶体管M5和第六晶体管M6在显示时段始终处于截止状态；当第六晶体管M6无输出信号时，第十一晶体管M11处于截止状态；最后，当复位信号端STD提供的复位信号STD为高电平时，第十二晶体管M12和第十三晶体管M13开启，对上拉节点Q<N>和防漏电节点OFF<N>进行复位，使得对上拉节点Q<N>和防漏电节点OFF<N>的电平变为低电平，当上拉节点Q<N>的电位变为低电平时，级联输出信号端CR<N>、第一输出信号端OUT1和第二输出信号端OUT2停止输出信号，又由于电源电压信号VDDA为高电平，因此第一下拉节点QBA的电位恢复为高电平，当第一下拉节点QBA的电位为高电平时，第十四晶体管M14、第十五晶体管M15、第二十六晶体管M26、第二十九晶体管M29和第三十二晶体管M32开启；其中，第十四晶体管M14、第十五晶体管M15可以第一电压信号VGL1分别传输至上拉节点Q<N>和防漏电节点OFF<N>，以对上拉节点Q<N>和防漏电节点OFF<N>进行复位；第二十六晶体管M26可以将第一电压信号VGL1传输至级联输出信号端CR<N>对其进行复位，第二十九晶体管M29和第三十二晶体管M32可以将第二电压信号端VGL2提供的低电平的第二电压信号VGL2分别传输至第一输出信号端OUT1和第一输出信号端OUT2，以对第一输出信号端OUT1和第一输出信号端OUT2进行复位，显示时段结束。
在消隐时段，由于时钟信号CLKA为高电平，且节点H的电位可以保持至消隐时段，因此第四晶体管M4可以向节点N输出高电电平的信号，节点N的电位为高电平，由于时钟信号CLKA和节点H的电位为高电平，因此第二十三晶体管M23和第二十二晶体管M22均开启，将第一电压信号端VGL1提供的低电平的第一电压信号VGL1传输至第一下拉节点QBA，使得第一下拉节点QBA的电位变为低电平；由于时钟信号CLKA为高电平，第五晶体管M5和第六晶体管M6开启，将节点N的信号传输至上拉节点Q<N>，以使得上拉节点Q<N>的电位变为高电平；当上拉节点Q<N>的电位变为高电平后，由于时钟信号CLKD1为低电平，时钟信号CLKE1为高电平，所以第一输出信号端OUT1开始输出第一栅极信号G11，第二输出信号端OUT2开始输出第二栅极信号G21。
当外部的的电压信号端使得第二下拉节点QBB为高电平时，第十六晶体管M16、第十七晶体管M17、第二十七晶体管M27、第三十晶体管M30和第三十三晶体管M33开启；其中，第十六晶体管M16和第十七晶体管M17可以将第一电压信号VGL1分别传输至上拉节点Q<N>和防漏电节点OFF<N>，以对上拉节点Q<N>和防漏电节点OFF<N>进行复位；第二十七晶体管M27可以将第一电压信号VGL1传输至级联输出信号端CR<N>以对其进行复位；第三十晶体管M30和第三十三晶体管M33可以将第二电压信号VGL2传输至第一输出信号端OUT1和第二输出信号端OUT2，以对第一输出信号端OUT1和第二输出信号端OUT2进行复位。
在上述的一图像帧中，时钟信号CLKE和时钟信号CLKF相同，第一电压信号VGL1和第二电压信号VGL2例如始终均为低电平信号，电源电压信号端VDD始终为高电平信号，因此在图5中未体现。在一图像帧中，第一电压信号VGL1和第二电压信号VGL2均为低电平的电压信号，可以相同也可以不同，本申请对此不做限定。
本领域技术人员可以理解的是，本公开中的高电平和低电平为相对值，例如高电平为15V，低电平为5V，并不因此而限定了低电平为小于等于0V的电平。
图5中所示的时序图与移位寄存器130中的薄膜晶体管均为N型相对应，仅作为一种示例。
在一些实施例中，结合图7、图8和图9，多条栅线Gate包括相邻的第一栅线G1和第二栅线G2。每个像素驱动电路12中第一晶体管T1包括有源层121，有源层121包括有源部121a、第一导电部121b和第二导电部121c，以及第一接触部Q。多个像素驱动电路12包括：与一条数据线Data和第一栅线G1耦接的第一像素驱动电路12A，以及与该数据线Data和第二栅线G2耦接的第二像素驱动电路12B。第一像素驱动电路12A中第一晶体管T1的第一导电部121b与第二像素驱动电路12B中第一晶体管T1的第一导电部121b通过第一接触部Q接触，并通过第一接触部Q与该数据线Data耦接。
其中，第一导电部121b和第二导电部121c可以分别为源极区和漏极区，源极区是有源层121中的半导体经过导体化后，用于与源极耦接的区域，漏极区是有源层121中的半导体材料经导体化后，用于与漏极耦接的区域。
在此，以第一导电部121b为源极区为例，第一晶体管T1的第一导电部121b是第一晶体管T1的源极区，第一像素驱动电路12A中第一晶体管T1的第一导电部121b与第二像素驱动电路12B中第一晶体管T1的第一导电部121b通过第一接触部Q接触，并通过第一接触部Q与该数据线Data耦接，是指，第一像素驱动电路12A中第一晶体管T1的第一导电部121b可以看作是图8中位于第一接触部Q和第一像素驱动电路12A中第一晶体管T1的有源部121a之间的部分，第二像素驱动电路12B中第一晶体管T1的第一导电部121b可以看作是图8中位于第一接触部Q和第一像素驱动电路12B中第一晶体管T1的有源部121a之间的部分。第一接触部Q和两个第一导电部121b接触，从而实现两个第一导电部121b和数据线Data耦接。
在一些实施例中，第一接触部Q可以看作是第一导电部121b中的一部分，这时，第一像素驱动电路12A中第一晶体管T1的第一导电部121b和第二像素驱动电路12B中第一晶体管T1的第一导电部121b可以复用，也即，如图8所示，位于第一像素驱动电路12A中第一晶体管T1的有源部121a和第二像素驱动电路12B中第一晶体管T1的有源部121a之间的部分可以看作一个大的第一导电部121b，该第一导电部121b可以作为第一像素驱动电路12A第一晶体管T1的第一导电部121b，也可以作为第二像素驱动电路12B中第一晶体管T1的第一导电部121b。
结合图7和图8，在一些实施例中，像素驱动电路12中的第二晶体管T2和第三晶体管T3示例的可以均包括与第一晶体管T1的有源层121同层设置的有源层121，第二晶体管T2的有源层121和第三晶体管T3的有源层121也可以均包括有源部121a、第一导电部121b和第二导电部121c。
另外，第二晶体管T2的有源层121还可以包括第二接触部M。第一像素驱动电路12A中第二晶体管T2的第一导电部121b与第二像素驱动电路12B中第二晶体管T2的第一导电部121b通过第二接触部M接触，且第二接触部M位于第一栅线G1和第二栅线G2之间。这里的第二晶体管T2的第一导电部121b和第二导电部121c具有与以上所描述的第一晶体管T1的第一导电部121b和第二导电部121c相同的含义，在此不再赘述。同时，与第一晶体管T1相类似的，第一像素驱动电路12A中第二晶体管T2的第一导电部121b与第二像素驱动电路12B中第二晶体管T2的第一导电部121b通过第二接触部M接触，具有与以上所述的第一像素驱动电路12A中第一晶体管T1的第一导电部121b与第二像素驱动电路12B中第一晶体管T1的第一导电部121b通过第一接触部Q接触相同的含义，是指，第一像素驱动电路12A中第二晶体管T2的第一导电部121b与第二像素驱动电路12B中第二晶体管T2的第一导电部121b复用。
在一些实施例中，结合图7、图8、图9和图10，第二晶体管T2和第三晶体管T3除包括以上所述的有源层121之外，还可以包括与数据线Data同层设置的第一电极122和第二电极123。存储电容Cst包括第一极C1和第二极C2。
其中，第一晶体管T1、第二晶体管T2和第三晶体管T3可以均为底栅型薄膜晶体管或顶栅型薄膜晶体管，在此不做具体限定。在以下的实施例中，是以第一晶体管T1、第二晶体管T2和第三晶体管T3均为顶栅型薄膜晶体管为例进行的说明。
以上所述的“同层”指的是采用同一成膜工艺形成用于形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，同一构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。
例如，对于第二晶体管T2的有源层121和第三晶体管T3的有源层121与第一晶体管T1的有源层121同层设置而言，是指，第一晶体管T1的有源层121、第二晶体管T2的有源层121和第三晶体管T3的有源层121利用同一次掩膜板通过同一次构图工艺形成，得到如图8所示结构。对于第二晶体管T2的第一电极122和第二电极123和第三晶体管T3的第一电极122和第二电极123与数据线Data同层设置而言，是指，第二晶体管T2的第一电极122和第二电极123和第三晶体管T3的第一电极122和第二电极123与数据线Data利用同一次掩膜板通过同一次构图工艺形成，得到如图9所示结构。
在此，根据第二晶体管T2的有源层121和第三晶体管T3的有源层121与第一晶体管T1的有源层121同层设置，可以得知，如图8所示，多个像素驱动电路12可以包括有源层图案10，第一晶体管T1的有源层121、第二晶体管T2的有源层121和第三晶体管T3的有源层121均属于有源层图案10。
在一些实施例中，如图10所示，驱动背板1还包括：设置在有源层图案10和数据线Data之间的第一绝缘层100，在此，以第一晶体管T1、第二晶体管T2和第三晶体管T3均为顶栅型晶体管为例，第一绝缘层100可以包括栅绝缘层和层间绝缘层，此时，栅绝缘层可以整层覆盖，或者，第一绝缘层100可以仅包括层间绝缘层，此时，栅绝缘层可以仅覆盖在与栅极对应的位置处。第一绝缘层100中设置有多个第一过孔h1、多个第二过孔h2、多个第三过孔h3、多个第四过孔h4、多个第五过孔h5和多个第六过孔h6。结合图7、图8、图9、图10和图11，第一接触部Q可以通过一个第一过孔h1与数据线Data耦接。第三晶体管T3的第一电极122被配置为耦接电源线ELVDD，并通过一个第二过孔h2与第三晶体管T3的第一导电部121b耦接，第三晶体管T3的第二电极123通过一个第三过孔h3与第三晶体管T3的第二导电部121c耦接，第二晶体管T2的第一电极122通过一个第四过孔h4与第二晶体管T2的第一导电部121b耦接，第二晶体管T2的第二电极123通过一个第五过孔h5与第二晶体管T2的第二导电部121c耦接。
其中，根据第一像素驱动电路12A中第二晶体管T2的第一导电部121b与第二像素驱动电路12B中第二晶体管T2的第一导电部121b复用，可以得知，第二接触部M也可以通过一个第四过孔h4与第二晶体管T2的第一电极122耦接，此时第一像素驱动电路12A中第二晶体管T2的第一电极122与第二像素驱动电路12B中第二晶体管T2的第一电极122也复用。
在一些实施例中，结合图7、图8、图9和图10，过第一像素驱动电路12A和第二像素驱动电路12B中第一晶体管T1的第一导电部121b作垂直于数据线Data的直线X，第一像素驱动电路12A和第二像素驱动电路12B相对于直线X呈镜像对称。
也即，像素驱动电路12中除第一晶体管T1的第一电极122和第一导电部121b，以及第二晶体管T2的第一电极122和第一导电部121b以外的部分均位于远离第一栅线G1和第二栅线G2的一侧。
在本公开的实施例中，由于像素驱动电路12中第一晶体管T1的第一电极122和第一导电部121b，以及第二晶体管T2的第二电极123和第二导电部121c均位于第一栅线G1和第二栅线G2之间，且相邻的两个像素驱动电路12中第一晶体管T1的第一导电部121b和第一电极122均分别共用，仅通过设置在第一绝缘层100中的一个第一过孔h1，即可与数据线Data耦接，与相关技术中，如图12所示，相邻的两个像素驱动电路12中第一晶体管T1的第一导电部121b和第一电极122分别通过一个第一过孔h1与数据线Data耦接，第一栅线G1和第二栅线G2需要绕线相比，能够为相邻的像素驱动电路12释放更多的设计空间，从而能够实现高的PPI。尤其适用于为了实现窄边框，将栅极驱动电路13设计在显示区的情况，与相关技术中为了实现窄边框，将栅极驱动电路13设计在显示区，极大地压缩了像素驱动电路12的空间相比，可以尽可能为像素驱动电路12预留较大的设计空间，从而能够解决像素驱动电路12的设计空间非常受限所带来的工艺制作不良等问题。
基于以上结构，在一些实施例中，如图16所示，第一栅线G1和第二栅线G2中至少其中之一在驱动背板1的参考侧面所在平面上的正投影，与第一接触部Q在驱动背板1的参考侧面所在平面上的正投影之间无交叠，驱动背板1的参考侧面是驱动背板1上平行于数据线Data的一个侧面。
如图16所示，第一栅线G1在驱动背板1的参考侧面所在平面上的正投影可以如箭头a所示，第二栅线G2在驱动背板1的参考侧面所在平面上的正投影可以如箭头b所示，第一接触部Q在驱动背板1的参考侧面所在平面上的正投影可以如箭头c所示，第一栅线G1和第二栅线G2中至少其中之一在驱动背板1的参考侧面所在平面上的正投影，与第一接触部Q在驱动背板1的参考侧面所在平面上的正投影之间无交叠，是指，箭头a和箭头c之间没有重叠，或者，箭头b和箭头c之间没有重叠，或者，箭头a、箭头b和箭头c之间均没有重叠。
结合图12和图16，第一栅线G1在驱动背板1的参考侧面所在平面上的正投影，与第一接触部Q在驱动背板1的参考侧面所在平面上的正投影之间无交叠，第一栅线G1对应第一像素驱动电路12A和第二像素驱动电路12B的部分呈直线，可以增大第一像素驱动电路12A的设计面积。结合图12和图16，第二栅线G2在驱动背板1的参考侧面所在平面上的正投影，与第一接触部Q在驱动背板1的参考侧面所在平面上的正投影之间无交叠，第二栅线G2对应第一像素驱动电路12A和第二像素驱动电路12B的部分呈直线，可以增大第二像素驱动电路12B的设计面积。结合图12和图16，第一栅线G1和第二栅线G2在驱动背板1的参考侧面所在平面上的正投影，与第一接触部Q在驱动背板1的参考侧面所在平面上的正投影之间均无交叠，第一栅线G1和第二栅线G2对应第一像素驱动电路12A和第二像素驱动电路12B的部分均为直线，可以增大第一像素驱动电路12A和第二像素驱动电路12B的设计面积。
在一些实施例中，结合图7、图8、图9、图10和图11，像素驱动电路12中存储电容Cst的第一极C1位于第一晶体管T1的有源层(有源层图案10)靠近衬底基板11的一侧。驱动背板1还包括设置于有源层图案10和第一极C1之间的第二绝缘层200，第二绝缘层200中设置有多个第七过孔h7，每个第七过孔h7的位置与一个第六过孔h6的位置对应。第一极C1通过一个第六过孔h6和与该第六过孔h6相对应的第七过孔h7与第二晶体管T2的第二电极123和/或第三晶体管T3的第二电极123耦接。也即，第一极C1可以与第二晶体管T2的第二电极123和第三晶体管T3的第二电极123接收相同的电信号，在等效电路图中，如图2所示，第一极C1、第二晶体管T1的第二电极123和第三晶体管T3的第二电极123可以耦接于节点S。
在一些实施例中，如图10和图11所示，第六过孔h6在衬底基板11上的正投影与第三过孔h3在衬底基板11上的正投影和第五过孔h5在衬底基板11上的正投影均无交叠。
与相关技术中，如图12、图13和图14所示，第六过孔h6在衬底基板11上的正投影与第三过孔h3在衬底基板11上的正投影交叠相比，在刻蚀时，第六过孔h6和第三过孔h3具有交叠的部分可以同时被刻蚀开，而与第六过孔h6对应的第七过孔h7由于刻蚀深度较大，且第六过孔h6和第三过孔h3离得太近，导致刻蚀差异大，部分第七过孔h7无法完全刻蚀开，这也与空间限制的第六过孔h6过小有关。
在此，根据驱动件2发出的光自远离衬底基板11的一侧出射还是自衬底基板11一侧出射，有两种可能的情况，第一种情况，驱动件2发出的光自远离衬底基板11的一侧出射，此时，第一极C1的材料可以为金属材料或透明材料(例如可以为ITO电极)。在此情况下，第一极C1在衬底基板11上的正投影与驱动件2在衬底基板11上的正投影之间可以具有交叠，可以增大开口率并提高电容存储量。第二种情况，驱动件2发出的光自衬底基板11一侧出射，第一极C1为透明电极(例如可以为ITO电极)。在此情况下，第一极C1在衬底基板11上的正投影与驱动件2(结合图17、图18和图19，图17和图19中示出了驱动件2的阳极21)在衬底基板11上的正投影之间具有交叠。此时，第一极C1在衬底基板11上的正投影与驱动件2在衬底基板11上的正投影之间交叠的区域可以为发光区，同样可以在增大开口率的同时增大电容存储量。
在另一些实施例中，结合图17和图18，驱动背板1还可以包括：设置于衬底基板11上的遮光图案14。遮光图案14可以设置在第一极C1靠近衬底基板11的一侧，并与第一极C1直接接触。还可以在实现遮光的同时降低第一极C1的阻抗。
在另一些实施例中，如图8、图10、图16和图17所示，驱动背板1还包括：与第一晶体管T1的有源层121同层的导体化图案20，导体化图案20为存储电容Cst的第二极C2。在驱动件发出的光自衬底基板11一侧出射的情况下，导体化图案20为透明图案，且导体化图案20在衬底基板11上的正投影与驱动件在衬底基板11上的正投影之间具有交叠。此时，第二极C2与驱动件正对。可以尽可能增大开口率的同时增大电容。
这里的同层与以上所述的同层的含义相同，在此不再赘述。例如，如图8所示，导体化图案20和有源层图案10可以利用同一掩膜板通过一次构图工艺形成。这里的导体化图案20可以与第一导电部121b和第二导电部121c通过同一次导体化工艺形成。
在一些实施例中，如图10和图16所示，驱动背板1还包括：沿第一栅线G1的延伸方向，与第一像素驱动电路12A相邻的第三像素驱动电路12C和第四像素驱动电路12D，以及与第三像素驱动电路12C相邻的第五像素驱动电路12E，设置于第三像素驱动电路12C和第一像素驱动电路12A之间的感测信号线Sense，设置于第一像素驱动电路12A和第四像素驱动电路12D之间的第一数据线D1和第二数据线D2，以及设置于第五像素驱动电路12E和第三像素驱动电路12C之间的第三数据线D3和第四数据线D4。感测信号线Sense与数据线Data同层设置。
这里的同层与以上所述的同层的含义相同，在此不再赘述。示例的，感测信号线sense与数据线Data利用同一次掩膜板通过同一次构图工艺形成。
沿第一栅线G1的延伸方向，第三像素驱动电路12C和第四像素驱动电路12D与第一像素驱动电路12A相邻，第五像素驱动电路12E与第三像素驱动电路12C相邻，而根据一个亚像素P包括一个像素驱动电路12和一个驱动件，可以得知，第一像素驱动电路12A、第三像素驱动电路12C、第四像素驱动电路12D和第五像素驱动电路12E属于同一行亚像素P，并沿从左到右的顺序依次排列为：第四像素驱动电路12D、第一像素驱动电路12A、第三像素驱动电路12C和第五像素驱动电路12E。
其中，第一数据线D1与第一像素驱动电路12A中第一晶体管T1的第一导电部121b耦接，第二数据线D2与第四像素驱动电路12D中第一晶体管T1的第一导电部121b耦接，第三数据线D3与第三像素驱动电路12C中第一晶体管T1的第一导电部121b耦接，第四数据线D4与第五像素驱动电路12E中第一晶体管T1的第一导电部121b耦接。
根据数据线Data可以属于像素驱动电路12所属于的亚像素P的一部分，可以得知，第一数据线D1属于第一像素驱动电路12A所属于的亚像素P的一部分，第二数据线D2属于第四像素驱动电路12D所属于的亚像素P的一部分，第三数据线D3属于第三像素驱动电路12C所属于的亚像素P的一部分，第四数据线D4属于第五像素驱动电路12E所属于的亚像素P的一部分。也即，在将第一像素驱动电路12A所属于的亚像素P记为第一亚像素，第二像素驱动电路12B所属于的亚像素记为第二亚像素，第三像素驱动电路12C所属于的亚像素记为第三亚像素，第四像素驱动电路12D所属于的亚像素记为第四亚像素，第五像素驱动电路12E所属于的亚像素记为第五亚像素的情况下，第一亚像素、第三亚像素、第四亚像素和第五亚像素属于同一行亚像素，第一亚像素和第二亚像素属于同一列亚像素。第一亚像素、第三亚像素、第四亚像素和第五亚像素从左到右依次排列为：第四亚像素、第一亚像素、第三亚像素和第五亚像素。感测信号线Sense位于第一亚像素所在列和第三亚像素所在列之间。
除此以外，如图10、图17和图18所示，驱动背板1还包括：与存储电容Cst的第一极C1同层的第一连接线L1，第一连接线L1的延伸方向与第一栅线G1和/或第二栅线G2的延伸方向大致相同。第一绝缘层100和第二绝缘层200中还设置有多个第八过孔h8。第一像素驱动电路12A、第三像素驱动电路12C、第四像素驱动电路12D和第五像素驱动电路12E中，第二晶体管T2的第一电极122分别通过一个第八过孔h8与第一连接线L1耦接，感测信号线Sense与第一像素驱动电路12A和第三像素驱动电路12C中第二晶体管T2的第一电极122接触。
其中，根据以上同层的含义，第一连接线L1与存储电容Cst的第一极C1可以利用同一次掩膜板通过同一次构图工艺形成。
这里，在驱动背板1包括遮光图案14的情况下，为了减小第一连接线L1的阻抗，如图17和图18所示，可选的，该驱动背板1还可以包括与遮光图案14同层，且与第一连接线L1直接接触的导电图案层15。
在这些实施例中，感测信号线Sense位于第一亚像素所在列和第三亚像素所在列之间，并与第一亚像素、第四亚像素、第三亚像素和第五亚像素中第二晶体管T2的第二电极123耦接，感测信号线Sense被配置为提供复位信号或获得感测信号Sense，其中，复位信号用于对驱动件2的阳极进行复位，感测信号用于计算第三晶体管T3的阈值电压，也即等效电路图中节点S的阈值电压。
在另一些实施例中，结合图10、图16和图20，电源线ELVDD与数据线Data同层设置，且与数据线Data的延伸方向相同。电源线ELVDD可以为至少两条，至少两条电源线ELVDD包括设置于第四像素驱动电路12D远离第一像素驱动电路12A一侧的第一电源线ELVDD_1和设置于第五像素驱动电路12E远离第一像素驱动电路12A一侧的第二电源线ELVDD_2。驱动背板1还包括：与第一栅线G1和第二栅线G2同层设置的第二连接线L2，第二连接线L2与第一像素驱动电路12A、第三像素驱动电路12C、第四像素驱动电路12D和第五像素驱动电路12E中第三晶体管T3的第一电极122耦接。
其中，根据以上同层的含义，第二连接线L2可以与第一栅线G1和第二栅线G2利用同一次掩膜板通过同一次构图工艺形成。这时，根据栅金属层和源漏极层之间设置有层间绝缘层，或者是层间绝缘层和栅绝缘层，可以得知，第二连接线L2与第一像素驱动电路12A、第三像素驱动电路12C、第四像素驱动电路12D和第五像素驱动电路12E中第三晶体管T3的第一电极123可以通过设置于层间绝缘层中的过孔耦接，或者，第二连接线L2与第一像素驱动电路12A、第三像素驱动电路12C、第四像素驱动电路12D和第五像素驱动电路12E中第三晶体管T3的第一电极123可以通过设置于层间绝缘层和栅绝缘层中的过孔耦接。
在又一些实施例中，如图10和图16所示，第一像素驱动电路12A、第三像素驱动电路12C、第四像素驱动电路12D和第五像素驱动电路12E中，第三晶体管T3的第一导电部121b分别通过一个第二过孔h2与第三晶体管T3的第一电极122耦接，第一电源线ELVDD_1与第四像素驱动电路12D中第三晶体管T3的第一电极122接触，第二电源线ELVDD_2与第五像素驱动电路12E中第三晶体管T3的第一电极122接触。通过第二连接线L2实现第一电源线ELVDD_1和第二电源线ELVDD_2向第一像素驱动电路12A、第三像素驱动电路12C、第四像素驱动电路12D和第五像素驱动电路12E中第三晶体管T3的第一电极122提供电源电压信号。
在这些实施例中，第一电源线ELVDD_1设置于第四亚像素所在列的左侧，第二电源线ELVDD_2设置于第五亚像素所在列的右侧。四个亚像素共用两条电源线ELVDD。
在另一些实施例中，如图10和图16所示，第四像素驱动电路12D中第三晶体管T3的第一导电部121b与第三晶体管T3的第一电极122耦接的部分，在衬底基板11上的正投影位于第一电源线ELVDD_1和第二连接线L2之间，第五像素驱动电路12E中第三晶体管T3的第一导电部121b与第三晶体管T3的第一电极122耦接的部分，在衬底基板11上的正投影位于第二电源线ELVDD_2和第二连接线L2之间。第一像素驱动电路12A和第三像素驱动电路12C中第三晶体管T3的第一导电部121b与第三晶体管T3的第一电极122耦接的部分，在衬底基板11上的正投影位于第二连接线L2靠近第一栅线G1的一侧与第三晶体管T3的第一导电部121b耦接，可以得知，第四像素驱动电路12D中第二过孔h2位于第一电源线ELVDD_1和第二连接线L2之间，且第四像素驱动电路12D中第三晶体管T3的第一电极122与第一电源线ELVDD_1接触，并与第二连接线L2耦接。第五像素驱动电路12E中第二过孔h2位于第二电源线ELVDD_2和第二连接线L2之间，且第五像素驱动电路12E中第三晶体管T3的第一电极122与第二电源线ELVDD_2接触，并与第二连接线L2耦接。此时，第四像素驱动电路12D和第五像素驱动电路12E中的第二过孔h2在驱动背板1的参考侧面上的正投影可以与第二连接线L2在驱动背板1的参考侧面上的正投影重叠。能够尽可能减小第四像素驱动电路12D和第五像素驱动电路12E的面积。
在又一些实施例中，如图16和图20所示，第三晶体管T3还包括与第一栅线G1和第二栅线G2同层设置的栅极g。导体化图案20包括设置于第二连接线L2靠近第一栅线G1一侧的部分20_1，以及设置于第二连接线L2远离第一栅线G1一侧的部分20_2。导体化图案20设置于第二连接线L2靠近第一栅线G1一侧的部分20_1分别与第三晶体管T3的栅极g和第一晶体管T1的第二电极123耦接。也即，在等效电路图中，如图2所示，导体化图案作为第二极C2、第三晶体管T3的栅极g和第一晶体管T1的第二电极可以耦接于节点G。驱动背板1还包括：与数据线Data同层设置，且与第一晶体管T1的第二电极123耦接的第一导电图案30。第一导电图案30在衬底基板11上的正投影位于第二连接线L2远离第一栅线G1的一侧，并通过设置于第一绝缘层100中的过孔与导体化图案20设置于第二连接线L2远离第一栅线G1一侧的部分20_2耦接。
在这些实施例中，在驱动件2发出的光自衬底基板11一侧出射的情况下，驱动件2和像素驱动电路12可以分设于第二连接线L2的两侧，驱动件2设置于第二连接线L2远离第一栅线G1的一侧，像素驱动电路12设置于第二连接线L2靠近第一栅线G1的一侧。也即，在驱动背板1中所述第一像素驱动电路12A和所述第二像素驱动电路12B相对于参考直线X呈镜像对称的情况下，第一像素驱动电路12A所属于的亚像素P和第二像素驱动电路12B所属于的亚像素P中的驱动件2均远离第一栅线G1和第二栅线G2设置。此时，如图21和图22所示，相邻两行的亚像素P中，位于不同行的驱动件2相邻，或者位于不同行的像素驱动电路12相邻；与相关技术中相邻的两个像素驱动电路12的第一晶体管T1分别具有一个第一电极122相比，相邻的两个像素驱动电路12中的第一晶体管T1共用同一个第一电极122。像素驱动电路12所在的区域和驱动件2所在的区域可以均为矩形。二者所在的区域整体上也为矩形。
同时，与第四像素驱动电路12D和第五像素驱动电路12E中的第二过孔h2在驱动背板1的参考侧面上的正投影可以与第二连接线L2在驱动背板1的参考侧面上的正投影重叠相类似的，如图16所示，第三像素驱动电路12C和第一像素驱动电路12A中的第二过孔h2在驱动背板1的参考侧面上的正投影也可以与第二连接线L2在驱动背板1的参考侧面上的正投影重叠。同样能够尽可能减小第三像素驱动电路12C和第一像素驱动电路12A的面积。此时，第二连接线L2对应第一像素驱动电路12A和第三像素驱动电路12C的部分可以相对于其余部分向远离第一栅线G1一侧弯折，绕过第三像素驱动电路12C和第一像素驱动电路12A中的第二过孔h2，还能够避免第三像素驱动电路12C和第一像素驱动电路12A中第三晶体管T3的沟道长度过大。
在一些实施例中，如图16和图20所示，驱动背板1还包括：与第一栅线G1和第二栅线G2同层设置的两个第二导电图案40和一个第三导电图案50。两个第二导电图案40中其中之一与第一电源线ELVDD_1耦接，另一个第二导电图案40与第二电源线ELVDD_2耦接，第三导电图案50与感测信号线Sense耦接。这里的同层可以参照以上对同层的解释，在此不再赘述。这里，通过设置第二导电图案40和第三导电图案50，可以降低第一电源线ELVDD_1、第二电源线ELVDD_2和感测信号线Sense的阻抗。
在一些实施例中，如图16所示，第一像素驱动电路12A、第三像素驱动电路12C、第四像素驱动电路12D和第五像素驱动电路12E，以及第二连接线L2和第一连接线L1可以均相对于感测信号线Sense呈镜像对称。可以最大程度上降低像素驱动电路12的面积，提高PPI。
在以上像素驱动电路12的具体结构确定的情况下，以下，将以上述所示例的移位寄存器为例对栅极驱动电路13和像素驱动电路12的位置关系进行详细地示例地说明。
参考图4和图6，将第N级移位寄存器130和第N+1级移位寄存器130中所包括的多个晶体管例如均称为薄膜晶体管，而该每一级移位寄存器130中所包括的多个薄膜晶体管可以被划分成多个薄膜晶体管组132，每个薄膜晶体管组132中至少包括一个薄膜晶体管。示例的，第N级移位寄存器130所包括的每个子电路中例如至少包括一个薄膜晶体管组132。
在一些实施例中，如图23所示，栅极驱动电路13中至少一个薄膜晶体管组132设置于同一行亚像素P中的相邻亚像素P之间。
其中，根据每个像素驱动电路12属于一个亚像素P，而沿第一栅线G1的延伸方向，第三像素驱动电路12C和第四像素驱动电路12D与第一像素驱动电路12A相邻，第五像素驱动电路12E与第三像素驱动电路12C相邻，可以得知，第三像素驱动电路12C、第四像素驱动电路12D、第一像素驱动电路12A和第五像素驱动电路12E属于同一行亚像素P，在此，以栅极驱动电路13中至少一个薄膜晶体管组132设置于第一像素驱动电路12A所属于的亚像素P和第四像素驱动电路12D所属于的亚像素P之间为例，如图16所示，第一数据线D1和第二数据线D2对应第一像素驱动电路12A和第四像素驱动电路12D的部分可以分别看作是第一像素驱动电路12A和第四像素驱动电路12D的一部分，这样，栅极驱动电路13中至少一个薄膜晶体管组132可以设置在第一数据线D1和第二数据线D2之间。
当然，当第四像素驱动电路12D所属于的亚像素P为一行亚像素P中的首个亚像素P，第五像素驱动电路12E所属于的亚像素P为一行亚像素P中的最后一个亚像素P时，这两个亚像素P必然会与非显示区紧挨，而这两个亚像素P与非显示区之间的位置同样也可以设置薄膜晶体管组132；因此并不能因为本申请中限定了薄膜晶体管组132位于相邻亚像素之间而排除了每行中首个亚像素P和最后一个亚像素P与非显示区相邻时的特殊情况。
在一些实施例中，如图24所示，移位寄存器130中每个薄膜晶体管组132均位于相邻的两个亚像素P之间。
移位寄存器130包括的各个薄膜晶体管组132中的每个薄膜晶体管组132均位于同一行亚像素P中的相邻亚像素P之间，且至少两个薄膜晶体管组132之间间隔有至少一个亚像素P。
每一级移位寄存器130所包括的所有的薄膜晶体管组132均位于同一行亚像素P中相邻的两个亚像素P之间，且同一行亚像素P中相邻的两个亚像素P之间最多仅设置有一个薄膜晶体管组132。示例的，当同一行中亚像素P的数量较多时，可以仅在部分相邻的亚像素P之间设置薄膜晶体管组132，从而对于相邻的两个第一薄膜晶体管组132而言，该两个薄膜晶体管组132之间可以间隔一个亚像素P，也可以间隔多个亚像素P。
在此情况下，可以最大程度地减少栅极驱动电路13在非显示区所占据的面积，从而可以实现驱动背板的窄边框化。
在一些实施例中，如图24所示，多个亚像素P可以被划分为多个显示单元P1，每个显示单元P1可以包括至少两个亚像素P。示例的，每个显示单元P1包括八个亚像素P，例如第一像素驱动电路12A所属于的亚像素P、第三像素驱动电路12C所属于的亚像素P、第四像素驱动电路12D所属于的亚像素P和第五像素驱动电路12E所属于的亚像素P，以及与这些亚像素相对于参考直线X呈镜像对称的四个亚像素P。这样一来，每一级移位寄存器130所包括的至少一个薄膜晶体管组132位于同一行显示单元P1中相邻的两个显示单元P1之间，且在每一级移位寄存器130所包括的所有薄膜晶体管组132位于同一行显示单元P1中相邻的两个显示单元P1之间的情况下，同一行显示单元P1中相邻的两个显示单元P1之间最多仅设置有一个薄膜晶体管组132。
在以上基础上，在一些实施例中，栅极驱动电路13中至少一条控制信号线131设置于相邻两列亚像素P或者相邻两列显示单元P1之间，一列亚像素P包括每一行亚像素P中排列顺序相同的亚像素P，一列显示单元P1包括每一行显示单元P1中排列顺序相同的显示单元P1。
示例的，仍然以一个显示单元P1包括以上所述的八个亚像素P为例，每一行显示单元P1中的相邻显示单元P1所在的列即为相邻两列显示单元P1。
当多条控制信号线131中的至少一条控制信号线131位于相邻两列亚像素P或相邻两列显示单元P1之间时，有利于进一步实现驱动背板1的窄边框化。
在一些实施例中，在至少两条控制信号线131设置于相邻两列亚像素P或相邻两列显示单元P1之间的情况下，至少两条中的任两条之间间隔有至少一个亚像素P或至少一个显示单元P1。
示例的，在控制信号线131为至少两条的情况下，控制信号线131沿多个亚像素P的列方向延伸，沿多个亚像素P的行方向分布，或者，控制信号线131沿多个显示单元P1的列方向延伸，沿多个显示单元P1的行方向分布。
示例的，多个显示单元P1呈多行多列的矩阵形式分布，在相邻的两列显示单元P1之间仅设置有一条控制信号线131。一方面，由于控制信号线131需要与薄膜晶体管组132耦接，而不同的控制信号线131可能需要与不同的薄膜晶体管组132耦接，因此为了便于实现控制信号线131和薄膜晶体管组132之间的耦接，仅将一条控制信号线131设置在相邻的两列显示单元P1之间，以分散多条控制信号线131，充分利用多个相邻的两列显示单元P1之间的区域；另一方面，若将多条控制信号线131设置在相同且相邻的两列显示单元P1之间，示例的，3条控制信号线131位于相同且相邻的两列显示单元P1之间，则该相邻的两列显示单元P1之间的距离将会增大，且当显示单元P1在显示面板1中等间距设置，则会导致任意相邻的两列显示单元P1之间的间距较大，从而会降低显示面板1的像素密度(Pixels PerInch)，因此在本公开中，在相邻的两列显示单元P1之间仅设置有一条控制信号线131，从而以保证显示面板1具有较高的像素密度。
在一些实施例中，参考图23和图24，在至少两个薄膜晶体管组132设置于同一行亚像素P或同一行显示单元P1中的相邻两个亚像素P或相邻两个显示单元P1之间的情况下，任意两个薄膜晶体管组132之间未设置控制信号线131。
在设置栅极驱动电路13时，所有的薄膜晶体管组132和所有的控制信号线131分A区域和B区域设置，在薄膜晶体管组132所在的A区域中，不存在控制信号线131；反之，在控制信号线131所在的B区域中，不存在第一薄膜晶体管组132，从而使得栅极驱动电路13的布局更加简洁明了。
在一些实施例中，参考图24，与同一个薄膜晶体管组132耦接的控制信号线131与该薄膜晶体管组132之间未设置其它的薄膜晶体管组132和/或其它的控制信号线131。
将与同一个薄膜晶体管组132耦接的控制信号线131设置在该薄膜晶体管组132的附近，便于使得该薄膜晶体管组132与该控制信号线131耦接，从而有利于缩短连接线的长度，以及有利于减少位于两行亚像素P之间的连接线的数量，减少相邻两行亚像素P之间的间距，进而有利于实现显示面板的高PPI。
在一些实施例中，如图23和图24所示，每个薄膜晶体管组132和每条控制信号线131之间间隔有至少一个亚像素P或至少一个显示单元P1。
每个薄膜晶体管组132和每条控制信号线131之间间隔有至少一个亚像素P或至少一个显示单元P1，则在相邻的亚像素P或相邻的显示单元P1之间未同时设置一个薄膜晶体管组132和一条控制信号线131的部分。
示例的，参考图24，在设置栅极驱动电路13时，将每一级移位寄存器130所包括的各个薄膜晶体管组132设置在驱动背板中的一个区域，例如A区域，将各条控制信号线131设置在驱动背板1中的另一个区域，例如B区域，A区域和B区域相邻。位于A区域的各个薄膜晶体管组132和位于B区域的控制信号线131耦接在一起。
又示例的，参考图24，在设置栅极驱动电路13时，将位于每行亚像素P或每行显示单元P1中与同一条控制信号线131耦接的各个薄膜晶体管组132设置在该条控制信号线131的附近，且在每条控制信号线131和与该条控制信号线131耦接的各个薄膜晶体管组132之间未设置其它薄膜晶体管组132和/或其它控制信号线131。
每个薄膜晶体管组132和每条控制信号线131之间间隔有至少一个亚像素P或至少一个显示单元P1，即在设置时将薄膜晶体管组132和控制信号线131设置在不同的亚像素P或不同的显示单元P1之间，一方面可以充分利用相邻亚像素P或相邻显示单元P1之间的距离，另一方面，可以避免因相邻亚像素P或相邻显示单元P1之间的距离较大所导致的显示面板的PPI降低。
在一些实施例中，如图23和图24，栅极驱动电路13还包括位于相邻两行亚像素P或相邻两行显示单元P1之间的多条连接线133。一条连接线133将至少两个薄膜晶体管组耦接。或者，一条连接线将一条控制信号线131和至少一个薄膜晶体管组132耦接。连接线133被配置为实现多个薄膜晶体管组132之间的耦接，以及薄膜晶体管组132与控制信号线131之间的耦接。
示例的，参考图,23和图24，在相邻两行亚像素P或相邻两行显示单元P1之间设置有多条连接线133，且移位寄存器130中的多个薄膜晶体管组132依次设置，例如多个薄膜晶体管组132均设置于A区域，多条控制信号线131依次设置，例如多条控制信号线131均设置于B区域。多个薄膜晶体管组132依次设置即在两个第一薄膜晶体管组132之间不存在控制信号线131，多条控制信号线131依次设置，即在两条控制信号线131之间不存在薄膜晶体管组132。在该种结构中，薄膜晶体管组132所在的A区域和控制信号线131所在的B区域相邻，从而使得栅极驱动电路13的布局较为简明和清晰。
在一些实施例中，参考图23和图24，在第一像素驱动电路12A所属于的亚像素和第二像素驱动电路12B所属于的亚像素的驱动件2均远离第一栅线G1和第二栅线G2设置的情况下，相邻两行的亚像素P中，位于不同行的驱动件2相邻，或者位于不同行的像素驱动电路12相邻；在栅极驱动电路13包括多条连接线133的情况下，连接线133位于相邻两行中亚像素P中不同行的驱动件2之间。也即，连接线133位于相邻的两行显示单元P1之间。在该种结构下，可以使得与相邻两行中的薄膜晶体管组132耦接的连接线133相邻，便于设置连接线133，使得栅极驱动电路13的布线更加清楚。
在此基础上，在一些实施例中，参考图23和图24，相邻两行的移位寄存器130共用多条连接线133中的至少一条连接线133。位于相邻两行中的薄膜晶体管组132公用相同的连接线133，从而可以减少相邻两行显示单元P1之间的间距，提高显示面板的PPI。
又示例的，与相同的控制信号线131耦接的薄膜晶体管组132设置在该条控制信号线131的附近，从而使得在相邻两行显示单元P1之间仅需设置一条连接线133，进而可以减小相邻两行显示单元P1之间的距离，有利于提高显示面板的PPI。
需要说明的是，在图23和图24中，虽然仅示意出了连接线133用于连接薄膜晶体管组132和控制信号线131，未示意出连接线133还用于连接两个薄膜晶体管组132；但并不因为该些附图而对连接线133的连接作用造成限定，连接线133也可用于连接两个薄膜晶体管组132。
根据显示面板中各个薄膜晶体管组132和各控制信号线131的具体位置分布，通过灵活设置连接线133的位置和数量，以使得两个薄膜晶体管组132之间、薄膜晶体管组132和控制信号线131之间实现耦接。
无论显示面板1为底发光型的显示面板还是顶发光型的显示面板，显示面板的结构例如均如图15所示，沿显示面板1的厚度方向，该显示面板1除包括设置在衬底基板11上的有源层图案(如图15中的第三晶体管T3的有源层121)、第一绝缘层100、遮光图案14、第一极C1、第二绝缘层200、栅金属层(如图15中的第三晶体管T3的栅极g)、SD层(第三晶体管T3的第一电极122和第二电极123)和以外，还可以包括钝化层16、平坦层17、阳极21等。
其中，有源层图案的材料例如为金属氧化物或者多晶硅、非晶硅；其中的金属氧化物例如为铟镓锌氧化物。
栅金属层的材料例如为钼、钛、铜、银、铝等金属，其结构例如为单层结构。
SD层的材料例如为金属材料，例如钼、钛、铜、银、铝等金属材料，其结构可以为单层结构，也可以为叠层结构。
钝化层16、第一绝缘层100和第二绝缘层200的材料例如均为无机绝缘材料，例如氧化硅(SiOx)和氮化硅(SiN)中至少一种。
平坦层17的材料例如为有机物，该有机物例如为聚酰亚胺(polyimide，PI)，平坦层起平坦化作用。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。

Claims (21)

1.一种驱动背板，包括：
衬底基板；
设置在所述衬底基板上的多条数据线，以及相邻的第一栅线和第二栅线；
设置在所述衬底基板上的多个像素驱动电路，每个像素驱动电路包括第一晶体管，所述第一晶体管包括有源层，所述有源层包括有源部、第一导电部和第二导电部，以及第一接触部；所述多个像素驱动电路包括：与一条数据线和所述第一栅线耦接的第一像素驱动电路，以及与所述数据线和所述第二栅线耦接的第二像素驱动电路；
其中，所述第一像素驱动电路中所述第一晶体管的第一导电部与所述第二像素驱动电路中所述第一晶体管的第一导电部通过所述第一接触部接触，并通过所述第一接触部与所述数据线耦接；
每个像素驱动电路还包括第二晶体管，所述第二晶体管包括与所述第一晶体管的有源层同层设置的有源层，所述第二晶体管的有源层包括有源部、第一导电部和第二导电部，以及第二接触部；
所述第一像素驱动电路中所述第二晶体管的第一导电部与所述第二像素驱动电路中所述第二晶体管的第一导电部通过所述第二接触部接触，且所述第二接触部位于所述第一栅线和所述第二栅线之间；
所述第二晶体管还包括与所述数据线同层设置的第一电极和第二电极；
所述第二晶体管的第一电极与所述第二晶体管的第一导电部耦接，所述第二晶体管的第二电极与所述第二晶体管的第二导电部耦接。
2.根据权利要求1所述的驱动背板，其中，
所述多个像素驱动电路包括有源层图案，所述第一晶体管的有源层属于所述有源层图案；
所述驱动背板还包括：设置在所述有源层图案和所述数据线之间的第一绝缘层，所述第一绝缘层中设置有多个第一过孔；
所述第一接触部通过一个所述第一过孔与所述数据线耦接。
3.根据权利要求1所述的驱动背板，其中，
所述第一栅线和所述第二栅线中至少其中之一在所述驱动背板的参考侧面所在平面上的正投影与所述第一接触部在所述驱动背板的参考侧面所在平面上的正投影之间无交叠，所述驱动背板的参考侧面是所述驱动背板上平行于所述数据线的一个侧面。
4.根据权利要求3所述的驱动背板，其中，
所述第一栅线对应所述第一像素驱动电路和所述第二像素驱动电路的部分，与所述第二栅线对应所述第一像素驱动电路和所述第二像素驱动电路的部分均为直线。
5.根据权利要求1所述的驱动背板，其中，
过所述第一像素驱动电路和所述第二像素驱动电路中所述第一晶体管的第一导电部作垂直于所述数据线的参考直线，所述第一像素驱动电路和所述第二像素驱动电路相对于所述参考直线呈镜像对称。
6.根据权利要求2所述的驱动背板，其中，
每个像素驱动电路还包括第三晶体管和存储电容，所述第三晶体管包括与所述第一晶体管的有源层同层设置的有源层，以及与所述数据线同层设置的第一电极和第二电极；所述第三晶体管的有源层包括有源部、第一导电部和第二导电部；所述存储电容包括第一极和第二极；所述第一极位于所述第一晶体管的有源层靠近所述衬底基板的一侧；
所述第一绝缘层中还设置有多个第二过孔、多个第三过孔、多个第四过孔、多个第五过孔和多个第六过孔；
所述第三晶体管的第一电极被配置为连接电源线，并通过一个所述第二过孔与所述第三晶体管的第一导电部耦接，所述第三晶体管的第二电极通过一个所述第三过孔与所述第三晶体管的第二导电部耦接；
所述第二晶体管的第一电极通过一个所述第四过孔与所述第二晶体管的第一导电部耦接，所述第二晶体管的第二电极通过一个所述第五过孔与所述第二晶体管的第二导电部耦接；
所述驱动背板还包括设置于所述第一晶体管的有源层和所述第一极之间的第二绝缘层，所述第二绝缘层中设置有多个第七过孔，每个所述第七过孔的位置与一个所述第六过孔的位置对应；
所述第一极通过一个所述第六过孔和与该第六过孔相对应的第七过孔与所述第二晶体管的第二电极和/或所述第三晶体管的第二电极耦接；
其中，所述第六过孔在所述衬底基板上的正投影与所述第三过孔在所述衬底基板上的正投影和所述第五过孔在所述衬底基板上的正投影均无交叠。
7.根据权利要求6所述的驱动背板，还包括：设置于所述衬底基板上的遮光图案；
在所述第一极为透明电极的情况下，所述遮光图案设置在所述第一极靠近所述衬底基板的一侧，且与所述第一极直接接触。
8.根据权利要求6所述的驱动背板，还包括：与所述第一晶体管的有源层同层的导体化图案，所述导体化图案为所述第二极。
9.根据权利要求8所述的驱动背板，还包括：沿所述第一栅线的延伸方向，与所述第一像素驱动电路相邻的第三像素驱动电路和第四像素驱动电路，以及与所述第三像素驱动电路相邻的第五像素驱动电路，设置于所述第三像素驱动电路和所述第一像素驱动电路之间的感测信号线，设置于所述第一像素驱动电路和所述第四像素驱动电路之间的第一数据线和第二数据线，以及设置于所述第五像素驱动电路和所述第三像素驱动电路之间的第三数据线和第四数据线，所述感测信号线和所述数据线同层设置；
所述第一数据线与所述第一像素驱动电路中所述第一晶体管的第一导电部耦接，所述第二数据线与所述第四像素驱动电路中所述第一晶体管的第一导电部耦接，所述第三数据线与所述第三像素驱动电路中所述第一晶体管的第一导电部耦接，所述第四数据线与所述第五像素驱动电路中所述第一晶体管的第一导电部耦接；
以及与所述存储电容的第一极同层的第一连接线，所述第一连接线的延伸方向与所述第一栅线和/或第二栅线的延伸方向大致相同；
所述第一绝缘层和所述第二绝缘层中还设置有多个第八过孔；
所述第一像素驱动电路、所述第三像素驱动电路、所述第四像素驱动电路和第五像素驱动电路中，所述第二晶体管的第一电极分别通过一个所述第八过孔与所述第一连接线耦接，所述感测信号线与所述第一像素驱动电路和所述第三像素驱动电路中所述第二晶体管的所述第一电极接触。
10.根据权利要求9所述的驱动背板，其中，
所述电源线与所述数据线同层设置，且与所述数据线的延伸方向相同；
所述电源线为至少两条，至少两条所述电源线包括设置于所述第四像素驱动电路远离所述第一像素驱动电路的一侧的第一电源线和设置于所述第五像素驱动电路远离所述第一像素驱动电路一侧的第二电源线；
所述驱动背板还包括：与所述第一栅线和所述第二栅线同层设置的第二连接线，所述第二连接线与所述第一像素驱动电路、第三像素驱动电路、第四像素驱动电路和第五像素驱动电路中所述第三晶体管的第一电极耦接；
所述第一电源线与所述第四像素驱动电路中所述第三晶体管的第一电极接触，所述第二电源线与所述第五像素驱动电路中所述第三晶体管的第一电极接触。
11.根据权利要求10所述的驱动背板，其中，
所述第四像素驱动电路中所述第三晶体管的第一导电部与所述第三晶体管的第一电极耦接的部分，在所述衬底基板上的正投影位于所述第一电源线和所述第二连接线之间，所述第五像素驱动电路中所述第三晶体管的第一导电部与所述第三晶体管的第一电极耦接的部分在所述衬底基板上的正投影位于所述第二电源线和所述第二连接线之间；
所述第一像素驱动电路和所述第三像素驱动电路中所述第三晶体管的第一导电部与所述第三晶体管的第一电极耦接的部分，在所述衬底基板上的正投影位于所述第二连接线靠近所述第一栅线的一侧。
12.根据权利要求10所述的驱动背板，其中，
所述第三晶体管还包括与所述第一栅线和第二栅线同层设置的栅极；
所述导体化图案包括设置于所述第二连接线靠近所述第一栅线一侧的部分，以及设置于所述第二连接线远离所述第一栅线一侧的部分；
所述导体化图案设置于所述第二连接线靠近所述第一栅线一侧的部分分别与所述第三晶体管的栅极和所述第一晶体管的第二电极耦接；
所述驱动背板还包括与所述数据线同层设置，且与所述第一晶体管的第二电极耦接的第一导电图案；
所述第一导电图案在所述衬底基板上的正投影位于所述第二连接线远离所述第一栅线的一侧，并通过设置于所述第一绝缘层中的过孔与所述导体化图案设置于所述第二连接线远离所述第一栅线一侧的部分耦接。
13.根据权利要求12所述的驱动背板，还包括：与所述第一栅线和第二栅线同层设置的两个第二导电图案和一个第三导电图案；
两个第二导电图案中其中之一与第一电源线耦接，另一个第二导电图案与所述第二电源线耦接，所述第三导电图案与所述感测信号线耦接。
14.根据权利要求9所述的驱动背板，其中，
所述第一像素驱动电路、所述第三像素驱动电路、所述第四像素驱动电路和所述第五像素驱动电路相对于所述感测信号线呈镜像对称。
15.根据权利要求1～14任一项所述的驱动背板，还包括：多行亚像素和栅极驱动电路；
每个像素驱动电路属于一个亚像素；
所述栅极驱动电路包括多个级联的移位寄存器；
每个移位寄存器包括至少一个薄膜晶体管组，每个薄膜晶体管组包括至少一个薄膜晶体管；
所述栅极驱动电路中至少一个薄膜晶体管组设置于同一行亚像素中的相邻亚像素或相邻显示单元之间，每个显示单元包括至少两个亚像素。
16.根据权利要求15所述的驱动背板，其中，
所述栅极驱动电路还包括多条控制信号线，所述多条控制信号线中至少部分与一个所述移位寄存器耦接，被配置为向所述移位寄存器提供控制信号；
至少一条所述控制信号线设置于相邻两列亚像素或者相邻两列显示单元之间，一列亚像素包括每一行所述亚像素中排列顺序相同的亚像素；
在至少两条所述控制信号线设置于相邻两列亚像素或者相邻两列显示单元之间的情况下，至少两条中的任两条之间间隔有至少一个所述亚像素或者至少一个显示单元，且每个第一薄膜晶体管组和每条控制线之间间隔有至少一个所述亚像素或至少一个所述显示单元。
17.根据权利要求16所述的驱动背板，其中，
所述栅极驱动电路还包括位于相邻两行所述亚像素或相邻两行所述显示单元之间的多条连接线；
一条连接线将至少两个所述薄膜晶体管组耦接；或者，将一条控制线和至少一个所述薄膜晶体管组耦接；
相邻两行的所述移位寄存器共用多条连接线中的至少一条连接线。
18.一种显示面板，包括：
如权利要求1～17任一项所述的驱动背板；以及
与每个像素驱动电路耦接的驱动件。
19.根据权利要求18所述的显示面板，其中，
所述驱动件发出的光自远离所述衬底基板的一侧出射；
或者，
所述驱动件发出的光自所述衬底基板的一侧出射，且所述驱动背板中的像素驱动电路中的存储电容的第一极为透明电极，所述第一极在所述衬底基板上的正投影与所述驱动件在所述衬底基板上的正投影之间具有交叠。
20.根据权利要求18或19所述的显示面板，其中，
在所述驱动背板中所述第一像素驱动电路和所述第二像素驱动电路相对于参考直线呈镜像对称的情况下，第一像素驱动电路所属于的亚像素中的驱动件和所述第二像素驱动电路所属于的亚像素中的驱动件均远离所述第一栅线和所述第二栅线设置。
21.一种显示装置，包括如权利要求18～20任一项所述的显示面板。
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