WO2022226815A1 - 显示基板及其制备方法、显示装置 - Google Patents

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Abstract

一种显示基板及其制备方法、显示装置，显示基板包括在基底上叠设的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、层间绝缘层和有机层；第一半导体层包括多晶硅晶体管的有源层，第一导电层包括多晶硅晶体管的栅电极和存储电容的第一极板，第二导电层包括存储电容的第二极板，第二半导体层包括氧化物晶体管的有源层，第三导电层包括氧化物晶体管的栅电极；层间绝缘层上设置有多个过孔和凹槽，多个过孔在基底上的正投影与第一半导体层、第一导电层、第二导电层、第二半导体层、和第三导电层中的至少一层在基底上的正投影至少存在重叠区域，有机层填充多个凹槽。

Description

显示基板及其制备方法、显示装置 技术领域
本公开实施例涉及但不限于显示技术领域，尤指一种显示基板及其制备方法、显示装置。
背景技术
有机发光二极管(Organic Light Emitting Diode，简称OLED)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度等优点。随着显示技术的不断发展，以OLED为发光元件、由薄膜晶体管(Thin Film Transistor，简称TFT)进行信号控制的显示装置已成为目前显示领域的主流产品。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供了一种显示基板，在垂直于显示基板的平面内，所述显示基板包括基底以及在所述基底上叠设的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、层间绝缘层和有机层；
所述第一半导体层包括至少一个多晶硅晶体管的有源层，所述第一导电层包括至少一个多晶硅晶体管的栅电极和存储电容的第一极板，所述第二导电层包括存储电容的第二极板，所述第二半导体层包括至少一个氧化物晶体管的有源层，所述第三导电层包括至少一个氧化物晶体管的栅电极；
所述层间绝缘层上设置有多个过孔和多个凹槽，所述多个过孔在基底上的正投影与所述第一半导体层、第一导电层、第二导电层、第二半导体层和第三导电层中的至少一层在基底上的正投影至少存在重叠区域，所述有机层填充所述多个凹槽。
在示例性实施例中，所述多个凹槽在基底上的正投影与所述氧化物晶体 管的栅电极在基底上的正投影至少存在不重叠区域。
在示例性实施例中，所述多个凹槽包括第二凹槽；
所述第二凹槽在基底上的正投影与所述第一半导体层在基底上的正投影至少存在不重叠区域；所述第二凹槽在基底上的正投影与所述第二半导体层在基底上的正投影至少存在不重叠区域。
在示例性实施例中，所述多晶硅晶体管包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，所述氧化物晶体管包括第八晶体管；
所述显示基板包括多个子像素，所述子像素包括第一区域、第二区域和第三区域，所述第二区域设置在所述第一区域和所述第三区域之间；
所述第一晶体管、第二晶体管、第四晶体管和第八晶体管设置在所述第一区域；
所述第三晶体管和存储电容设置在所述第二区域；
所述第五晶体管、第六晶体管和第七晶体管设置在所述第三区域。
在示例性实施例中，所述多个过孔包括第一过孔、第二过孔、第三过孔、第四过孔、第五过孔、第六过孔、第七过孔和第八过孔；
所述存储电容的第二极板包括开口，所述第一过孔在所述基底上的正投影位于所述开口在基底上的正投影的范围之内，所述第一过孔在所述基底上的正投影与所述第一极板在所述基底上的正投影至少存在重叠区域；
所述第二过孔在所述基底上的正投影位于所述第二极板在基底上的正投影的范围之内，所述第二过孔在所述基底上的正投影与所述第二极板在所述基底上的正投影至少存在重叠区域；
所述第三过孔在所述基底上的正投影与所述第五晶体管的第一极在所述基底上的正投影至少存在重叠区域；
所述第四过孔在所述基底上的正投影与所述第六晶体管的第二极在所述基底上的正投影至少存在重叠区域；
所述第五过孔在所述基底上的正投影与所述第四晶体管的第一极在所述 基底上的正投影至少存在重叠区域；
所述第六过孔在所述基底上的正投影与所述第二晶体管的第一极在所述基底上的正投影至少存在重叠区域；
所述第七过孔在所述基底上的正投影与所述第七晶体管的第一极在所述基底上的正投影至少存在重叠区域；
所述第八过孔在所述基底上的正投影与所述第一晶体管的第一极在所述基底上的正投影至少存在重叠区域。
在示例性实施例中，所述多个凹槽包括第四凹槽；
所述第四凹槽设置在所述第二区域，所述第四凹槽在基底上的正投影与所述第四晶体管的有源层在基底上的正投影至少存在重叠区域；所述第四凹槽在基底上的正投影与所述第二极板在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述第一导电层包括第一扫描信号线、第二扫描信号线、发光控制线和存储电容的第一极板，所述第二导电层包括：第一遮挡层、存储电容的第二极板和极板连接线；所述第三导电层包括：第三扫描信号线和第二初始信号线；
所述第一扫描信号线、第三扫描信号线、第二初始信号线沿第一方向延伸，且设置在所述第一区域内；
所述存储电容的第一极板和第二极板以及极板连接线均设置在所述第二区域内；
所述第二扫描信号线、发光控制线和第一遮挡层均沿第一方向延伸，且设置在所述第三区域内。
在示例性实施例中，所述多个过孔包括第九过孔、第十过孔和第十一过孔；
所述第九过孔在所述基底上的正投影与所述第二初始信号线在所述基底上的正投影至少存在重叠区域；
所述第十过孔在所述基底上的正投影与所述第八晶体管的第一极在所述基底上的正投影至少存在重叠区域；
所述第十一过孔在所述基底上的正投影与所述第八晶体管的第二极在所述基底上的正投影至少存在重叠区域。
在示例性实施例中，所述多个凹槽包括第三凹槽；
所述第三凹槽设置在所述第二区域，所述第三凹槽在基底上的正投影与所述第三晶体管的有源层在基底上的正投影至少存在重叠区域；所述第三凹槽在基底上的正投影与所述第二极板以及极板连接线在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述第三凹槽还设置在所述第三区域，所述第三凹槽在基底上的正投影与所述第六晶体管的有源层在基底上的正投影至少存在重叠区域；所述第三凹槽在基底上的正投影与所述发光控制线在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述第三凹槽在基底上的正投影与所述第七晶体管的有源层在基底上的正投影至少存在重叠区域；所述第三凹槽在基底上的正投影与所述第二扫描信号线在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述多个凹槽包括第五凹槽；
所述第五凹槽设置在所述第三区域，所述第五凹槽在基底上的正投影与所述第五晶体管的有源层在基底上的正投影至少存在重叠区域；所述第五凹槽在基底上的正投影与所述发光控制线在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述多个凹槽包括第六凹槽；
所述第六凹槽在基底上的正投影与所述第二扫描信号线在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述多个凹槽包括第七凹槽；
所述第七凹槽在基底上的正投影与所述第一扫描信号线和发光控制线在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述多个凹槽包括第八凹槽；
所述第八凹槽设置在所述第三区域，所述第八凹槽在基底上的正投影与 所述第一半导体层在基底上的正投影至少存在不重叠区域；所述第八凹槽在基底上的正投影与所述发光控制线在基底上的正投影至少存在重叠区域；所述第八凹槽在基底上的正投影与所述第二扫描线在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述多个凹槽包括第十三凹槽；
所述第十三凹槽设置在所述第三区域，所述第十三凹槽在基底上的正投影与所述第八凹槽在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述显示基板还包括设置在所述有机层上的第四导电层，所述第四导电层包括电源连接线、第一初始信号线、第五连接电极、第六连接电极、第七连接电极、第八连接电极和第九连接电极；
所述第一晶体管的栅电极与第二扫描信号线连接，所述第一晶体管的第一极通过所述第九连接电极和过孔与第二初始信号线连接，所述第一晶体管的第二极和第二晶体管的第一极通过所述第六连接电极和过孔与第八晶体管的第一极连接；所述第二晶体管的栅电极与第一扫描信号线连接；存储电容的第一极板和第三晶体管的栅电极通过所述第五连接电极和过孔与第八晶体管的第二极连接，所述存储电容的第二极板通过电源连接线与第一电源线连接；所述第三晶体管的第一极、第四晶体管的第二极以及第五晶体管的第二极相互连接成一体结构，所述第三晶体管的第二极、第二晶体管的第二极以及第六晶体管的第一极相互连接成一体结构；所述第四晶体管的栅电极与第一扫描信号线连接，所述第四晶体管的第一极通过所述第八连接电极和过孔与数据信号线连接；所述第五晶体管的栅电极与发光控制信号线连接，所述第五晶体管的第一极与第一电源线连接；所述第六晶体管的栅电极与发光控制信号线连接，所述第六晶体管的第二极与第七晶体管的第二极通过第七连接电极和过孔相互连接；所述第七晶体管的栅电极与第一扫描信号线连接，所述第七晶体管的第一极与第一初始信号线连接；所述第八晶体管的栅电极与第三扫描信号线连接。
在示例性实施例中，所述多个凹槽包括第九凹槽；
所述第九凹槽设置在第一区域，所述第九凹槽在所述基底上的正投影与所述第二初始信号线在所述基底上的正投影至少存在重叠区域。
在示例性实施例中，所述多个凹槽包括第十一凹槽和第十二凹槽；
所述第十一凹槽和第十二凹槽均设置在第一区域，所述第十一凹槽和第十二凹槽分别位于第八晶体管沿第一方向的两侧，所述第十一凹槽和第十二凹槽在所述基底上的正投影与所述第三扫描信号线在所述基底上的正投影至少存在重叠区域。
在示例性实施例中，所述的显示基板还包括遮光层和第三绝缘层，所述遮光层设置在所述基底和第一半导体层之间，所述第三绝缘层设置在所述第一导电层和第二导电层之间，所述第三绝缘层包括下沉槽；
所述下沉槽在所述基底上的正投影与所述遮光层在基底上的正投影至少存在重叠区域；所述下沉槽在基底上的正投影与所述氧化物晶体管的有源层在基底上的正投影至少存在重叠区域。
在示例性实施例中，所述有机层为柔性有机层。
本公开实施例还提供了一种显示装置，包括如前任一项所述的显示基板。
本公开实施例还提供了一种显示基板的制备方法，所述制备方法包括：
在基底上形成第一半导体层，所述第一半导体层包括至少一个多晶硅晶体管的有源层；
在所述第一半导体层上形成第一导电层，所述第一导电层包括至少一个多晶硅晶体管的栅电极和存储电容的第一极板；
在所述第一导电层上形成第二导电层，所述第二导电层包括存储电容的第二极板；
在所述第二导电层上形成第二半导体层，所述第二半导体层包括至少一个氧化物晶体管的有源层；
在所述第二半导体层上形成第三导电层，所述第三导电层包括至少一个氧化物晶体管的栅电极；
在所述第三导电层上依次形成层间绝缘层和有机层，所述层间绝缘层上设置有多个过孔和多个凹槽，所述多个过孔在基底上的正投影与所述第一半 导体层、第一导电层、第二导电层、第二半导体层、和第三导电层中的至少一层在基底上的正投影至少存在重叠区域，所述有机层填充所述多个凹槽。
在阅读理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中各部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为一种显示装置的结构示意图；
图2为一种显示基板的平面结构示意图；
图3为一种显示基板中显示区域的平面结构示意图；
图4为一种显示基板中显示区域的剖面结构示意图；
图5为本公开实施例一种像素电路的等效电路示意图；
图6为图5所示像素电路的工作时序图；
图7a为本公开实施例一种显示基板的平面结构示意图；
图7b为图7a中B-B向的剖视图；
图8a为本公开一种显示基板形成遮光层图案后的示意图；
图8b为图8a中B-B向的剖视图；
图9a为本公开一种显示基板形成第一半导体层图案后的示意图；
图9b为图9a中B-B向的剖视图；
图10a为本公开一种显示基板形成第一导电层图案后的示意图；
图10b为图10a中B-B向的剖视图；
图11a为本公开一种显示基板形成第二导电层图案后的示意图；
图11b为图11a中B-B向的剖视图；
图12a为本公开一种显示基板形成第二半导体层图案后的示意图；
图12b为图12a中B-B向的剖视图；
图13a为本公开一种显示基板形成第三导电层图案后的示意图；
图13b为图13a中B-B向的剖视图；
图14a为本公开一种显示基板形成第六绝缘层并进行第一次刻蚀处理后的示意图；
图14b为图14a中B-B向的剖视图；
图15a为本公开一种显示基板对第六绝缘层进行第二次刻蚀处理后的示意图；
图15b为图15a中B-B向的剖视图；
图16a为本公开一种显示基板对第六绝缘层进行第三次刻蚀处理后的示意图；
图16b为图16a中B-B向的剖视图；
图17a为本公开一种显示基板形成有机层后的示意图；
图17b为图17a中B-B向的剖视图；
图18a为本公开另一种显示基板形成遮光层图案后的示意图；
图18b为图18a中A-A向的剖视图；
图19a为本公开另一种显示基板形成第二导电层图案后的示意图；
图19b为图19a中A-A向的剖视图；
图20a为本公开另一种显示基板形成第四导电层图案后的示意图；
图20b为图20a中A-A向的剖视图。
具体实施方式
为使本公开的目的、技术方案和优点更加清楚明白，下文中将结合附图对本公开的实施例进行详细说明。注意，实施方式可以以多个不同形式来实 施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为各种各样的形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。为了保持本公开实施例的以下说明清楚且简明，本公开省略了部分已知功能和已知部件的详细说明。本公开实施例附图只涉及到与本公开实施例涉及到的结构，其他结构可参考通常设计
在附图中，有时为了明确起见，夸大表示了各构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中各部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述各构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或电连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书中，晶体管是指至少包括栅电极、漏电极以及源电极这三个端子的元件。晶体管在漏电极(漏电极端子、漏区域或漏电极)与源电极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏电极、 沟道区域以及源电极。注意，在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏电极、第二极可以为源电极，或者第一极可以为源电极、第二极可以为漏电极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源电极”及“漏电极”的功能有时互相调换。因此，在本说明书中，“源电极”和“漏电极”可以互相调换。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的授受，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有各种功能的元件等。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
在本说明书中，“膜”和“层”可以相互调换。例如，有时可以将“导电层”换成为“导电膜”。与此同样，有时可以将“绝缘膜”换成为“绝缘层”。
本公开中的“约”，是指不严格限定界限，允许工艺和测量误差范围内的数值。
图1为一种显示装置的结构示意图。如图1所示，OLED显示装置可以包括时序控制器、数据信号驱动器、扫描信号驱动器、发光信号驱动器和像素阵列，像素阵列可以包括多个扫描信号线(S1到Sm)、多个数据线(D1到Dn)、多个发光信号线(E1到Eo)和多个子像素Pxij。在示例性实施方式中，时序控制器可以将适合于数据信号驱动器的规格的灰度值和控制信号提供到数据信号驱动器，可以将适合于扫描信号驱动器的规格的时钟信号、扫描起始信号等提供到扫描信号驱动器，可以将适合于发光信号驱动器的规格的时钟信号、发射停止信号等提供到发光信号驱动器。数据信号驱动器可以利用从时序控制器接收的灰度值和控制信号来产生将提供到数据线D1、 D2、D3、……和Dn的数据电压。例如，数据信号驱动器可以利用时钟信号对灰度值进行采样，并且以像素行为单位将与灰度值对应的数据电压施加到数据线D1至Dn，n可以是自然数。扫描信号驱动器可以通过从时序控制器接收时钟信号、扫描起始信号等来产生将提供到扫描信号线S1、S2、S3、……和Sm的扫描信号。例如，扫描信号驱动器可以将具有导通电平脉冲的扫描信号顺序地提供到扫描信号线S1至Sm。例如，扫描信号驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以导通电平脉冲形式提供的扫描起始信号传输到下一级电路的方式产生扫描信号，m可以是自然数。发光信号驱动器可以通过从时序控制器接收时钟信号、发射停止信号等来产生将提供到发光信号线E1、E2、E3、……和Eo的发射信号。例如，发光信号驱动器可以将具有截止电平脉冲的发射信号顺序地提供到发光信号线E1至Eo。例如，发光信号驱动器可以被构造为移位寄存器的形式，并且可以以在时钟信号的控制下顺序地将以截止电平脉冲形式提供的发光停止信号传输到下一级电路的方式产生发光信号，o可以是自然数。像素阵列可以包括多个子像素Pxij，每个子像素Pxij可以连接到对应的数据线、对应的扫描信号线和对应的发光信号线，i和j可以是自然数。子像素Pxij可以指其中晶体管连接到第i扫描信号线且连接到第j数据线的子像素。
图2为一种显示基板的平面结构示意图。如图2所示，显示基板可以包括显示区域100、位于显示区域100一侧的绑定区域200以及位于显示区域100其它侧的边框区域300。显示区域100可以包括配置为显示动态图片或静止图像的多个子像素，绑定区域200可以包括将多个数据线连接至集成电路的连接线和电路，边框区域300可以包括传输电压信号的电源线，绑定区域200和边框区域300可以包括环形结构的隔离坝，边框区域300的至少一侧可以是通过弯折形成的卷曲区域，或者，显示区域100和边框区域300均是弯折或弯曲的区域，本公开在此不做限定。
在示例性实施方式中，显示区域可以包括以矩阵方式排布的多个像素单元。图3为一种显示基板中显示区域的平面结构示意图。如图3所示，显示基板可以包括以矩阵方式排布的多个像素单元P，多个像素单元P的至少一个包括出射第一颜色光线的第一子像素P1、出射第二颜色光线的第二子像素 P2和出射第三颜色光线的第三子像素P3，第一子像素P1、第二子像素P2和第三子像素P3均包括像素驱动电路和发光元件。第一子像素P1、第二子像素P2和第三子像素P3中的像素驱动电路分别与扫描信号线、数据线和发光信号线连接，像素驱动电路被配置为在扫描信号线和发光信号线的控制下，接收数据线传输的数据电压，向所述发光元件输出相应的电流。第一子像素P1、第二子像素P2和第三子像素P3中的发光元件分别与所在子像素的像素驱动电路连接，发光元件被配置为响应所在子像素的像素驱动电路输出的电流发出相应亮度的光。
在示例性实施方式中，像素单元P中可以包括红色(R)子像素、绿色(G)子像素和蓝色(B)子像素，或者可以包括红色子像素、绿色子像素、蓝色子像素和白色子像素，本公开在此不做限定。在示例性实施方式中，像素单元中子像素的形状可以是矩形、菱形、五边形或六边形。像素单元包括三个子像素时，三个子像素可以采用水平并列、竖直并列或品字方式排列，像素单元包括四个子像素时，四个子像素可以采用水平并列、竖直并列或正方形(Square)方式排列，本公开在此不做限定。
图4为一种显示基板中显示区域的剖面结构示意图，示意了OLED显示基板三个子像素的结构。如图4所示，在垂直于显示基板的平面上，显示基板可以包括设置在基底101上的驱动电路层102、设置在驱动电路层102远离基底101一侧的发光结构层103以及设置在发光结构层103远离基底101一侧的封装层104。在一些可能的实现方式中，显示基板可以包括其它膜层，如隔垫柱等，本公开在此不做限定。
在示例性实施方式中，基底101可以是柔性基底，或者可以是刚性基底。每个子像素的驱动电路层102可以包括构成像素驱动电路的多个晶体管和存储电容，图4中仅以一个晶体管102A和一个存储电容102B作为示例。发光结构层103可以包括阳极301、像素定义层302、有机发光层303和阴极304，阳极301通过过孔与驱动晶体管210的漏电极连接，有机发光层303与阳极301连接，阴极304与有机发光层303连接，有机发光层303在阳极301和阴极304驱动下出射相应颜色的光线。封装层104可以包括叠设的第一封装层401、第二封装层402和第三封装层403，第一封装层401和第三封装层 403可以采用无机材料，第二封装层402可以采用有机材料，第二封装层402设置在第一封装层401和第三封装层403之间，可以保证外界水汽无法进入发光结构层103。
在示例性实施方式中，有机发光层303可以包括叠设的空穴注入层(Hole Injection Layer，简称HIL)、空穴传输层(Hole Transport Layer，简称HTL)、电子阻挡层(Electron Block Layer，简称EBL)、发光层(Emitting Layer，简称EML)、空穴阻挡层(Hole Block Layer，简称HBL)、电子传输层(Electron Transport Layer，简称ETL)和电子注入层(Electron Injection Layer，简称EIL)。在示例性实施方式中，所有子像素的空穴注入层可以是连接在一起的共通层，所有子像素的电子注入层可以是连接在一起的共通层，所有子像素的空穴传输层可以是连接在一起的共通层，所有子像素的电子传输层可以是连接在一起的共通层，所有子像素的空穴阻挡层可以是连接在一起的共通层，相邻子像素的发光层可以有少量的交叠，或者可以是隔离的，相邻子像素的电子阻挡层可以有少量的交叠，或者可以是隔离的。
在示例性实施方式中，像素驱动电路可以是3T1C、4T1C、5T1C、5T2C、6T1C或7T1C结构。图5为本公开实施例一种像素驱动电路的等效电路示意图。如图5所示，像素驱动电路可以包括8个晶体管(第一晶体管T1到第八晶体管T8)、1个存储电容C1和9个信号线(数据信号线Data、第一扫描信号线Gate、第二扫描信号线Re、第三扫描信号线Gate_N、第一初始信号线INT1、第二初始信号线INT2、第一电源线VDD、第二电源线VSS和发光控制信号线EM)。
在示例性实施方式中，第一晶体管T1的栅电极与第二扫描信号线Re连接，第一晶体管T1的第一极与第二初始信号线INT2连接，第一晶体管T1的第二极与第五节点N5连接；第二晶体管T2的栅电极与第一扫描信号线Gate连接，第二晶体管T2的第一极与第三节点N3连接，第二晶体管T2的第二极与第五节点N5连接；存储电容C1的一端与第一节点N1连接，存储电容C1的另一端与第一电源线VDD连接；第三晶体管T3的栅电极与第一节点N1连接，第三晶体管T3的第一极与第二节点N2连接，第三晶体管T3的第二极与第三节点N3连接；第四晶体管T4的栅电极与第一扫描信号线 Gate连接，第四晶体管T4的第一极与数据信号线Data连接，第四晶体管T4的第二极与第二节点N2连接；第五晶体管T5的栅电极与发光控制信号线EM连接，第五晶体管T5的第一极与第一电源线VDD连接，第五晶体管T5的第二极与第二节点N2连接；第六晶体管T6的栅电极与发光控制信号线EM连接，第六晶体管T6的第一极与第三节点N3连接，第六晶体管T6的第二极与第四节点N4连接；第七晶体管T7的栅电极与第一扫描信号线Gate连接，第七晶体管T7的第一极与第一初始信号线INT1连接，第七晶体管T7的第二极与第四节点N4连接；第八晶体管T8的栅电极与第三扫描信号线Gate_N连接，第八晶体管T8的第一极与第五节点N5连接，第八晶体管T8的第二极与第一节点N1连接。
在示例性实施方式中，第一晶体管T1到第七晶体管T7可以是低温多晶硅(Low Temperature Poly Silicon，LTPS)薄膜晶体管(Thin Film Transistor，TFT)，第八晶体管T8可以是铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)薄膜晶体管。
本实施例中，铟镓锌氧化物薄膜晶体管与低温多晶硅薄膜晶体管相比，产生的漏电流更少，因此，将第八晶体管T8设置为铟镓锌氧化物薄膜晶体管，可以显著减少漏电流的产生。此外，第一晶体管T1和第二晶体管T2无需设置为铟镓锌氧化物薄膜晶体管，由于低温多晶硅薄膜晶体管的尺寸一般都要小于铟镓锌氧化物薄膜晶体管，因此，本公开实施例的像素电路的占用空间会比较小，利于提高显示面板的分辨率。
本实施例中，通过将第五节点N5初始化为第一初始信号线INT1的信号，通过将第四节点N4初始化为第二初始信号线INT2的信号，能够对发光元件EL的复位电压和第一节点N1的复位电压分别进行调整，从而实现更佳的显示效果，改善低频闪烁等问题。
在示例性实施方式中，发光元件的第二极与第二电源线VSS连接，第二电源线VSS的信号为低电平信号，第一电源线VDD的信号为持续提供高电平信号。第一扫描信号线Gate为本显示行像素驱动电路中的扫描信号线，第二扫描信号线Re为上一显示行像素驱动电路中的扫描信号线，即对于第n显示行，第一扫描信号线Gate为Gate(n)，第二扫描信号线Re为Gate(n-1)， 本显示行的第二扫描信号线Re与上一显示行像素驱动电路中的第一扫描信号线Gate可以为同一信号线，以减少显示面板的信号线，实现显示面板的窄边框。
在示例性实施方式中，第一扫描信号线Gate、第二扫描信号线Re、第三扫描信号线Gate_N、发光控制信号线EM、第一初始信号线INT1和第二初始信号线INT2沿水平方向延伸，第二电源线VSS、第一电源线VDD和数据信号线Data沿竖直方向延伸。
在示例性实施方式中，发光元件可以是有机电致发光二极管(OLED)，包括叠设的第一极(阳极)、有机发光层和第二极(阴极)。
图6为一种像素驱动电路的工作时序图。下面通过图6示例的像素驱动电路的工作过程说明本公开示例性实施例，图5中的像素驱动电路包括8个晶体管(第一晶体管T1到第八晶体管T8)、1个存储电容C1和9个信号线(数据信号线Data、第一扫描信号线Gate、第二扫描信号线Re、第三扫描信号线Gate_N、第一初始信号线INT1、第二初始信号线INT2、第一电源线VDD、第二电源线VSS和发光控制信号线EM)，第一晶体管T1至第七晶体管T7为P型晶体管，第八晶体管T8为N型晶体管。
在示例性实施方式中，像素驱动电路的工作过程可以包括：
第一阶段t1，称为复位阶段，第一扫描信号线Gate、第三扫描信号线Gate_N和发光控制信号线EM的信号均为高电平信号，第二扫描信号线Re的信号为低电平信号。发光控制信号线EM的高电平信号使得第五晶体管T5和第六晶体管T6关闭，第三扫描信号线Gate_N的高电平信号使得第八晶体管T8导通，第二扫描信号线Re的低电平信号使得第一晶体管T1导通，因此，第一节点N1的电压被复位为第二初始电压线INT2提供的第二初始电压，然后第二扫描信号线Re的电位置高，第一晶体管T1关闭。由于第五晶体管T5和第六晶体管T6关闭，此阶段发光元件EL不发光。
第二阶段t2，称为调节阶段，各个输入信号端的时序保持不变，该阶段可以为m行栅线扫描周期，m为大于或等于0的整数，m的取值根据具体情况而定。通过对第二阶段t2的时长进行调节，可以增加对第一节点N1复位 保持的时间，改善数据电压对第三晶体管T3造成的偏置。
第三阶段t3，称为数据写入阶段，第一扫描信号线Gate的信号为低电平信号，第四晶体管T4、第二晶体管T2和第七晶体管T7导通，数据信号线Data输出数据电压，第四节点N4的电压被复位为第一初始电压线INT1提供的第一初始电压，完成初始化。此阶段由于第一节点N1为低电平，因此第三晶体管T3导通。第四晶体管T4和第二晶体管T2导通使得数据信号线Data输出的数据电压经过导通的第四晶体管T4、第二节点N2、导通的第三晶体管T3、第三节点N3、导通的第二晶体管T2和第八晶体管T8提供至第一节点N1，并将数据信号线Data输出的数据电压与第三晶体管T3的阈值电压之差充入存储电容C1，存储电容C1的第二端(第一节点N1)的电压为Vdata-Vth，Vdata为数据信号线Data输出的数据电压，Vth为第三晶体管T3的阈值电压。发光控制信号线EM的信号为高电平信号，第五晶体管T5和第六晶体管T6关闭，确保发光元件EL不发光。
第四阶段t4，称为发光阶段，第一扫描信号线Gate的信号为高电平信号，发光控制信号线EM和第三扫描信号线Gate_N的信号均为低电平信号。发光控制信号线EM的低电平信号，使第七晶体管T7关闭，第五晶体管T5和第六晶体管T6导通，第一电源端VDD输出的电源电压通过导通的第五晶体管T5、第三晶体管T3和第六晶体管T6向发光元件EL的第一极(即第四节点N4)提供驱动电压，驱动发光元件EL发光。
在像素电路驱动过程中，流过第三晶体管T3(即驱动晶体管)的驱动电流由其栅电极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-Vth，因而第三晶体管T3的驱动电流为：
I＝K*(Vgs-Vth) 2＝K*[(Vdd-Vdata+Vth)-Vth] 2＝K*[(Vdd-Vdata)] 2
其中，I为流过第三晶体管T3的驱动电流，也就是驱动发光元件EL的驱动电流，K为常数，Vgs为第三晶体管T3的栅电极和第一极之间的电压差，Vth为第三晶体管T3的阈值电压，Vdata为数据信号线Data输出的数据电压，Vdd为第一电源端VDD输出的电源电压。
由上述公式可以看出，流经发光元件EL的电流I与第三晶体管T3的阈 值电压Vth无关，消除了第三晶体管T3的阈值电压Vth对电流I的影响，保证了亮度的均一性。
基于上述工作时序，该像素电路消除了发光元件EL在上次发光后残余的正电荷，实现了对驱动晶体管栅极电压的补偿，避免了驱动晶体管的阈值电压漂移对发光元件EL驱动电流的影响，提高了显示图像的均匀性和显示面板的显示品质。
一些显示基板因无机层较厚，弯折或卷曲时无机膜会承受非常集中的应力，容易造成膜层断裂，导致金属线断线，引起显示不良。通过采用柔性有机层填充替换部分无机膜，可以避免无机膜断裂导致金属断线，提高产品的弯折性能。但是，在一些显示基板中，如果只去除小部分无机膜层，晶体管上方及周围还存在大量无机膜层，在弯折或卷曲时仍有较大风险造成金属断线。同时，如果直接采用柔性有机层替换无机膜层，因有机材料的氢(H)和氟(F)含量较多，则会导致晶体管器件性能下降，尤其是氧化物晶体管器件，很容易会因此失效。
图7a为本公开实施例一种显示基板的平面结构示意图，图7b为图7a中BB区域的剖面结构示意图。如图7a和图7b所示，本公开示例性实施例提供了一种显示基板，在垂直于该显示基板的平面内，该显示基板包括基底10以及依次在基底10上叠设的遮光层、第一绝缘层91、第一半导体层、第二绝缘层92、第一导电层、第三绝缘层93、第二导电层、第四绝缘层94、第二半导体层、第五绝缘层95、第三导电层、第六绝缘层96和有机层97；
第一半导体层包括至少一个多晶硅晶体管的有源层，第一导电层包括至少一个多晶硅晶体管的栅电极和存储电容的第一极板，第二导电层包括存储电容的第二极板，第二半导体层包括至少一个氧化物晶体管的有源层，第三导电层包括至少一个氧化物晶体管的栅电极；
第六绝缘层96上设置有多个过孔和多个凹槽，多个过孔分别暴露出多晶硅晶体管和氧化物晶体管的有源层，多个过孔在基底10上的正投影与第一半导体层、第一导电层、第二导电层、第二半导体层和第三导电层中的至少一层在基底10上的正投影至少存在重叠区域，有机层97填充多个凹槽。
本公开实施例的显示基板通过大面积刻蚀无机层，并填充有机层，降低 折叠或卷曲时无机膜应力集中导致的断裂，提高弯折性能，本公开实施例在确保晶体管特性的同时，只增加了一道无机层刻蚀工艺，其他无机层刻蚀工艺均通过现有工艺同步完成，与现有方案兼容性高。
在示例性实施例中，有机层97为柔性有机层。
在示例性实施例中，多个凹槽在基底10上的正投影与氧化物晶体管的栅电极在基底10上的正投影不重叠。
在示例性实施例中，多个过孔包括第一过孔组和第二过孔组，多个凹槽包括第一凹槽组、第二凹槽组和第三凹槽组，第一过孔组中的过孔暴露出多晶硅晶体管的有源层的两端，第二过孔组中的过孔暴露出氧化物晶体管的有源层的两端；
第一凹槽组中的凹槽在基底10上的正投影与至少一个多晶硅晶体管的栅电极在基底10上的正投影重叠，第一凹槽组中的凹槽暴露出至少一个多晶硅晶体管的栅电极上的第三绝缘层93；
第二凹槽组和第三凹槽组中的凹槽在基底10上的正投影与多晶硅晶体管的栅电极在基底10上的正投影不重叠。
在示例性实施例中，显示基板包括多个子像素，子像素包括第一区域R1、第二区域R2和第三区域R3，第二区域R2设置在第一区域R1和第三区域R3之间；多晶硅晶体管包括第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6和第七晶体管T7，氧化物晶体管包括第八晶体管T8。
在示例性实施例中，第一晶体管T1、第二晶体管T2和第四晶体管T4设置在第一区域R1；
第三晶体管T3和存储电容设置在第二区域R2；
第五晶体管T5、第六晶体管T6和第七晶体管T7设置在第三区域R3。
在示例性实施例中，第一导电层包括第一扫描信号线21、第二扫描信号线22、发光控制线23和存储电容的第一极板24，第二导电层包括：第一遮挡层31、存储电容的第二极板32和极板连接线33；第三导电层包括：第三扫描信号线48和第二初始信号线49；
第一扫描信号线21、第三扫描信号线48、第二初始信号线49沿第一方向X延伸，且设置在第一区域R1内；
存储电容的第一极板24和第二极板32以及极板连接线33均设置在第二区域R2内；
第二扫描信号线22、发光控制线23和第一遮挡层31均沿第一方向X延伸，且设置在第三区域R3内。
在示例性实施例中，该显示基板还包括设置在有机层97上的第四导电层，第四导电层包括电源连接线51、第一初始信号线52、第五连接电极53、第六连接电极54、第七连接电极55、第八连接电极56和第九连接电极57；
第一晶体管T1的栅电极与第二扫描信号线22连接，第一晶体管T1的第一极通过第九连接电极57和过孔与第二初始信号线49连接，第一晶体管T1的第二极和第二晶体管T2的第一极通过第六连接电极54和过孔与第八晶体管T8的第一极连接；第二晶体管T2的栅电极与第一扫描信号线21连接；存储电容的第一极板24和第三晶体管T3的栅电极通过第五连接电极53和过孔与第八晶体管T8的第二极连接，存储电容的第二极板32通过电源连接线51与第一电源线连接；第三晶体管T3的第一极、第四晶体管的第二极以及第五晶体管的第二极相互连接成一体结构，第三晶体管T3的第二极、第二晶体管的第二极以及第六晶体管的第一极相互连接成一体结构；第四晶体管T4的栅电极与第一扫描信号线连接，第四晶体管T4的第一极通过第八连接电极56和过孔与数据信号线连接；第五晶体管T5的栅电极与发光控制信号线连接，第五晶体管T5的第一极与第一电源线连接；第六晶体管T6的栅电极与发光控制信号线连接，第六晶体管T6的第二极与第七晶体管T7的第二极通过第七连接电极55和过孔相互连接；第七晶体管T7的栅电极与第一扫描信号线21连接，第七晶体管T7的第一极与第一初始信号线52连接；第八晶体管T8的栅电极与第三扫描信号线48连接。
在示例性实施例中，多个凹槽包括第一凹槽；
第一凹槽设置在第一区域R1，第一凹槽在基底10上的正投影与第一晶体管T1的有源层以及第二晶体管T2的有源层在基底10上的正投影重叠；第一凹槽在基底10上的正投影与第二扫描信号线22在基底上的正投影至少 存在重叠区域。
在示例性实施例中，多个凹槽包括第二凹槽，第二凹槽设置在第一区域R1，第二凹槽在基底10上的正投影与第一半导体层在基底10上的正投影至少存在不重叠区域；第二凹槽在基底10上的正投影与第二半导体层在基底上的正投影至少存在不重叠区域；第二凹槽在基底10上的正投影与遮光层在基底上的正投影至少存在重叠区域。
在示例性实施例中，多个凹槽包括第三凹槽；
第三凹槽设置在第二区域R2和第三区域R3，第三凹槽在基底10上的正投影与第三晶体管T3的有源层在基底10上的正投影至少存在重叠区域；第三凹槽在基底10上的正投影与第二极板以及极板连接线在基底10上的正投影至少存在重叠区域。
在示例性实施例中，所述第三凹槽还设置在所述第三区域R3，所述第三凹槽在基底10上的正投影与所述第六晶体管T6的有源层在基底10上的正投影至少存在重叠区域；所述第三凹槽在基底10上的正投影与所述发光控制线在基底10上的正投影至少存在重叠区域。
在示例性实施例中，所述第三凹槽在基底10上的正投影与所述第七晶体管T7的有源层在基底10上的正投影至少存在重叠区域；所述第三凹槽在基底10上的正投影与所述第二扫描信号线在基底10上的正投影至少存在重叠区域。
在示例性实施例中，多个凹槽包括第四凹槽；
第四凹槽设置在所述第二区域R2，第四凹槽在基底10上的正投影与第四晶体管T4的有源层在基底10上的正投影至少存在重叠区域；第四凹槽在基底10上的正投影与第二极板在基底10上的正投影至少存在重叠区域。
在示例性实施例中，多个凹槽包括第五凹槽；
第五凹槽设置在第三区域R3，第五凹槽在基底10上的正投影与第五晶体管T5的有源层在基底10上的正投影至少存在重叠区域；第五凹槽在基底10上的正投影与发光控制线在基底10上的正投影至少存在重叠区域。
在示例性实施例中，第二凹槽组包括第六凹槽，第六凹槽在基底10上的 正投影与第二扫描信号线22在基底10上的正投影至少存在重叠区域；
在示例性实施例中，第二凹槽组包括第七凹槽，第七凹槽在基底10上的正投影与第一扫描信号线21和发光控制线23在基底10上的正投影至少存在重叠区域；
在示例性实施例中，第二凹槽组包括第八凹槽，第八凹槽设置在第三区域R3，第八凹槽在基底10上的正投影与第一半导体层在基底10上的正投影至少存在不重叠区域；第八凹槽在基底10上的正投影与发光控制线在基底上的正投影至少存在重叠区域；第八凹槽在基底10上的正投影与第二扫描线在基底10上的正投影至少存在重叠区域。
在示例性实施例中，第三凹槽组包括第九凹槽和第十凹槽；
第九凹槽和第十凹槽均设置在第一区域R1，第九凹槽和第十凹槽位于第九连接电极57沿第一方向X的两侧，第九凹槽和第十凹槽在基底上的正投影与第二初始信号线49在基底上的正投影至少存在重叠区域。
在示例性实施例中，第三凹槽组包括第十一凹槽和第十二凹槽；
第十一凹槽和第十二凹槽均设置在第一区域R1，第十一凹槽和第十二凹槽分别位于第八晶体管T8沿第一方向X的两侧，第十一凹槽和第十二凹槽在基底上的正投影与第三扫描信号线48在基底上的正投影至少存在重叠区域；
在示例性实施例中，第三凹槽组包括第十三凹槽；
第十三凹槽设置在第三区域R3，第十三凹槽在基底10上的正投影与第八凹槽在基底10上的正投影至少存在重叠区域。
下面通过显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在基底上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个 制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。本公开所说的“A和B同层设置”是指，A和B通过同一次图案化工艺同时形成，膜层的“厚度”为膜层在垂直于显示基板方向上的尺寸。本公开示例性实施例中，“B的正投影位于A的正投影的范围之内”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。“A的正投影包含B的正投影”，是指B的正投影的边界落入A的正投影的边界范围内，或者A的正投影的边界与B的正投影的边界重叠。
在示例性实施方式中，显示基板的制备过程可以包括如下操作。
(11)形成遮光层图案。在示例性实施例中，形成遮光层图案可以包括：在基底10上沉积遮光薄膜；在遮光薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在遮光层图案位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出遮光薄膜；对完全曝光区域的遮光薄膜进行刻蚀并剥离剩余的光刻胶，在基底10上形成遮光层图案，如图8a和图8b所示，图8b为图8a中B-B向的剖视图。其中，遮光薄膜可以采用银Ag、钼Mo、铝Al、铜Cu等金属中的一种，或多种金属的复合层结构，如Mo/Cu/Mo。
在示例性实施例中，如图8a和图8b所示，每个子像素的遮光层可以包括第一遮光层01和第二遮光层02，第一遮光层01设置在第一区域R1、第二区域R2和第三区域R3内，第一遮光层01沿第二方向Y延伸；第二遮光层02设置在第二区域R2内，第二遮光层02沿第一方向X延伸，第一方向X和第二方向Y相交。
在示例性实施例中，第一遮光层01和第二遮光层02可以为相互连接的一体结构。
(12)形成第一半导体层图案。在示例性实施例中，形成第一半导体层图案可以包括：在形成前述图案的基底上，依次沉积第一绝缘薄膜和第一有源层薄膜；在第一有源层薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在第一有源层图案位置形成未曝光区域，保留光刻胶， 在其它位置形成完全曝光区域，无光刻胶；对完全曝光区域的第一有源层薄膜进行刻蚀并剥离剩余的光刻胶，形成第一绝缘层91和第一半导体层图案。其中，第一绝缘层91用于阻挡基底中离子对薄膜晶体管的影响，可以采用氮化硅SiNx、氧化硅SiOx或SiNx/SiOx的复合薄膜，第一有源层薄膜可以采用硅材料，硅材料包括非晶硅和多晶硅。第一有源层薄膜也可以采用非晶硅a-Si，经过结晶化或激光退火等方式形成多晶硅，如图9a和图9b所示，图9b为图9a中B-B向的剖视图。
如图9a所示，每个子像素的第一半导体层可以包括第一晶体管T1的第一有源层11至第七晶体管T7的第七有源层17，且第一有源层11至第七有源层17为相互连接的一体结构。
在示例性实施例中，第一晶体管T1的第一有源层11、第二晶体管T2的第二有源层12、第四晶体管T4的第四有源层14设置在第一区域R1内，第三晶体管T3的第三有源层13设置在第二区域R2内，第五晶体管T5的第五有源层15、第六晶体管T6的第六有源层16和第七晶体管T7的第七有源层17设置在第三区域R3内。第一有源层11设置在第一区域R1远离第二区域R2的一侧，第二有源层12和第四有源层14设置在第一区域R1邻近第二区域R2的一侧。第七有源层17设置在第三区域R3远离第二区域R2的一侧，第五有源层15和第六有源层16设置在第三区域R3邻近第二区域R2的一侧。
在示例性实施例中，第三有源层13的形状可以呈“几”字形，第四有源层14的形状可以呈“1”字形，第一有源层11、第二有源层12、第五有源层15、第六有源层16和第七有源层17的形状可以呈“L”字形。
在示例性实施例中，每个晶体管的有源层可以包括第一区、第二区以及位于第一区和第二区之间的沟道区。在示例性实施例中，第一有源层11的第二区11-2同时作为第二有源层12的第一区12-1，即第一有源层11的第二区11-2和第二有源层12的第一区12-1之间相互连接。第三有源层13的第一区13-1同时作为第四有源层14的第二区14-2和第五有源层15的第二区15-2，即第三有源层13的第一区13-1、第四有源层14的第二区14-2和第五有源层15的第二区15-2之间相互连接。第三有源层13的第二区13-2同时作为第六 有源层16的第一区16-1和第二有源层12的第二区12-2，即第三有源层13的第二区13-2、第六有源层16的第一区16-1和第二有源层12的第二区12-2之间相互连接。第六有源层16的第二区16-2同时作为第七有源层17的第二区17-2，即第六有源层16的第二区16-2和第七有源层17的第二区17-2之间相互连接。第一有源层11的第一区11-1、第四有源层14的第一区14-1、第五有源层15的第一区15-1和第七有源层17的第一区17-1单独设置。
结合图8a和图9a，在示例性实施例中，第一遮光层01设置有向垂直于第一遮光层01的延伸方向凸起的第一遮光凸起，第一遮光凸起设置在第三区域R3内，第一遮光凸起在基底10上的正投影覆盖第五有源层15的第一区15-1在基底10上的正投影。
在示例性实施例中，第一半导体层可以采用多晶硅(p-Si)，即第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管为LTPS薄膜晶体管。
如图9b所示，本次工艺后，显示基板包括设置在基底10上的第一绝缘层91和设置在第一绝缘层91上的第一半导体层，第一半导体层可以包括第一有源层11至第七有源层17。
(13)形成第一导电层图案。在示例性实施例中，形成第一导电层图案可以包括：在形成前述图案的基底上，依次沉积第二绝缘薄膜和第一金属薄膜，通过图案化工艺对第一金属薄膜进行图案化，形成覆盖第一半导体层图案的第二绝缘层，以及设置在第二绝缘层上的第一导电层图案，第一导电层图案至少包括：第一扫描信号线21、第二扫描信号线22、发光控制线23和存储电容的第一极板24，如图10a和图10b所示，图10b为图10a中B-B向的剖视图。在示例性实施例中，第一导电层可以称为第一栅金属(GATE 1)层。
在示例性实施例中，第一扫描信号线21、第二扫描信号线22和发光控制线23沿第一方向X延伸。第一扫描信号线21设置在第一区域R1内，第二扫描信号线22和发光控制线23设置在第三区域R3内，第二扫描信号线22位于发光控制线23远离第二区域R2的一侧，存储电容的第一极板24设置在第二区域R2内，位于第一扫描信号线21和发光控制线23之间。
在示例性实施例中，第一极板24可以为矩形状，矩形状的角部可以设置倒角，第一极板24在基底10上的正投影与第三晶体管T3的第三有源层在基底10上的正投影存在重叠区域。在示例性实施例中，第一极板24同时作为第三晶体管T3的栅电极，第三晶体管T3的第三有源层与第一极板24相重叠的区域作为第三晶体管T3的沟道区，沟道区的一端连接第三有源层的第一区，另一端连接第三有源层的第二区。第二扫描信号线22设置有向第一扫描信号线21一侧凸起的栅极块22-1，栅极块22-1在基底10上的正投影与第一晶体管T1的第一有源层在基底10上的正投影存在重叠区域，栅极块22-1与第一晶体管T1的第一有源层相重叠的区域作为第一晶体管T1的栅电极。第一扫描信号线21与第二晶体管T2的第二有源层相重叠的区域作为第二晶体管T2的栅电极，第一扫描信号线21与第四晶体管T4的第四有源层相重叠的区域作为第四晶体管T4的栅电极，第一极板24与第三晶体管T3的第三有源层相重叠的区域作为第三晶体管T3的栅电极，发光控制线23与第五晶体管T5的第五有源层相重叠的区域作为第五晶体管T5的栅电极，发光控制线23与第六晶体管T6的第六有源层相重叠的区域作为第六晶体管T6的栅电极，第二扫描信号线22与第七晶体管T7的第七有源层相重叠的区域作为第七晶体管T7的栅电极。
在示例性实施例中，形成第一导电层图案后，可以利用第一导电层作为遮挡，对半导体层进行导体化处理，被第一导电层遮挡区域的半导体层形成第一晶体管T1至第七晶体管T7的沟道区域，未被第一导电层遮挡区域的半导体层被导体化，即第一有源层至第七有源层的第一区和第二区均被导体化。
结合图8a和图10a，在示例性实施例中，第二遮光层02设置有沿垂直于第二遮光层02的延伸方向凸起的第二遮光凸起，第二遮光凸起设置在第二区域R2内，第二遮光凸起在基底10上的正投影覆盖第一极板24在基底10上的正投影。
如图10b所示，本次工艺后，显示基板包括设置在基底10上的遮光层、设置在遮光层上的第一绝缘层91、设置在第一绝缘层91上的第一半导体层、覆盖第一半导体层上的第二绝缘层92和设置在第二绝缘层92上的第一导电层，第一导电层可以包括第一扫描信号线21、第二扫描信号线22、发光控制 线23和存储电容的第一极板24。
(14)形成第二导电层图案。在示例性实施例中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二金属薄膜，采用图案化工艺对第二金属薄膜进行图案化，形成覆盖第一导电层的第三绝缘层93，以及设置在第三绝缘层93上的第二导电层图案，第二导电层图案至少包括：第一遮挡层31、存储电容的第二极板32、极板连接线33，如图11a和图11b所述，图11b为图11a中B-B向的剖视图。在示例性实施例中，第二导电层可以称为第二栅金属(GATE 2)层。
如图11a所示，在示例性实施例中，第一遮挡层31沿第一方向X延伸，设置在第一区域R1内，位于第一扫描信号线21远离第二区域R2的一侧。存储电容的第二极板32设置在第二区域R2内，位于第一扫描信号线21和发光控制线23之间。
在示例性实施例中，第一遮挡层31可以为非等宽度设置，第一遮挡层31的宽度为第一遮挡层31沿第二方向Y的尺寸。第一遮挡层31包括与半导体层相重叠的区域和与半导体层不相重叠的区域，与半导体层不相重叠的区域第一遮挡层31的宽度可以小于与半导体层相重叠的区域第一遮挡层31的宽度。在示例性实施例中，第一遮挡层31配置为作为第八晶体管的遮挡层，遮挡第八晶体管的沟道，保证第八晶体管(氧化物晶体管)的电学性能。
在示例性实施例中，第二极板32的轮廓可以为矩形状，矩形状的角部可以设置倒角，第二极板32在基底10上的正投影与第一极板24在基底10上的正投影存在重叠区域。第二极板32上设置有开口34，开口34可以位于第二区域R2的中部。开口34可以为矩形，使第二极板32形成环形结构。开口34暴露出覆盖第一极板24的第三绝缘层93，且第一极板24在基底10上的正投影包含开口34在基底10上的正投影。在示例性实施例中，开口34配置为容置后续形成的第一过孔，第一过孔位于开口34内并暴露出第一极板24，使后续形成的第八晶体管T8的第二极与第一极板24连接。
在示例性实施例中，极板连接线33设置在第一方向X上相邻子像素的第二极板32之间，极板连接线33的第一端与本子像素的第二极板32连接，极板连接线33的第二端沿着第一方向X或者第一方向X的反方向延伸，并 与相邻子像素的第二极板32连接，即极板连接线33配置为使第一方向X上相邻子像素的第二极板相互连接。在示例性实施例中，通过极板连接线33，使一子像素行中的第二极板形成相互连接的一体结构，一体结构的第二极板可以复用为电源信号线，保证一子像素行中的多个第二极板具有相同的电位，有利于提高面板的均一性，避免显示基板的显示不良，保证显示基板的显示效果。
在示例性实施例中，第二极板32邻近第一区域R1的边缘在基底10上的正投影与第一区域R1与第二区域R2的交界线在基底10上的正投影重叠，第二极板32邻近第三区域R3的边缘在基底10上的正投影与第二区域R2与第三区域R3的交界线在基底10上的正投影重叠，即第二极板32的长度等于第二区域R2的长度，第二极板32的长度是指第二极板32沿第二方向Y上的尺寸。
如图11b所示，在垂直于基底10的平面内，遮光层设置在基底10上，第一绝缘层91设置在遮光层上，第一半导体层设置在第一绝缘层91上，第二绝缘层92覆盖第一半导体层，第一导电层设置在第二绝缘层92上，第三绝缘层93覆盖第一导电层，第二导电层设置在第三绝缘层93上，第二导电层至少包括第一遮挡层31和存储电容的第二极板32，存储电容的第二极板32上设置有开口34，开口34暴露出覆盖第一极板24的第三绝缘层93，第二极板32在基底10上的正投影与第一极板24在基底10上的正投影存在重叠区域。
(15)形成第二半导体层图案。在示例性实施例中，形成第二半导体层图案可以包括：在形成前述图案的基底上，依次沉积第四绝缘薄膜和第二半导体薄膜，通过图案化工艺对第二半导体薄膜进行图案化，形成覆盖基底的第四绝缘层94，以及设置在第四绝缘层94上的第二半导体层，如图12a和图12b所示，图12b为图12a中B-B向的剖视图。
如图12a所示，每个子像素的第二半导体层可以包括第八晶体管T8的第八有源层18。在示例性实施例中，第八有源层18沿第二方向Y延伸，设置在第一区域R1内，第八有源层18的形状可以呈“1”字形，位于第一晶体管T1的第一有源层、第二晶体管T2的第二有源层以及第四晶体管T4的第 四有源层之间。
在示例性实施例中，第八有源层18的第一区与第一晶体管T1的第一有源层邻近，第八有源层18的第二区与第一区域R1和第二区域R2的交界线邻近。
在示例性实施例中，第二半导体层可以采用氧化物，即第八晶体管为氧化物薄膜晶体管。
如图12b所示，在垂直于基底的平面内，遮光层设置在基底10上，第一绝缘层91设置在遮光层上，第一半导体层设置在第一绝缘层91上，第二绝缘层92覆盖第一半导体层，第一导电层设置在第二绝缘层92上，第三绝缘层93覆盖第一导电层，第二导电层设置在第三绝缘层93上，第四绝缘层94覆盖第二导电层，第二半导体层设置在第四绝缘层94上，第二半导体层至少包括第八有源层18。
(16)形成第三导电层图案。在示例性实施例中，形成第三导电层图案可以包括：在形成前述图案的基底上，依次沉积第五绝缘薄膜和第三金属薄膜，采用图案化工艺对第五绝缘薄膜和第三金属薄膜进行图案化，形成设置在第二半导体层上的第五绝缘层95，以及设置在第五绝缘层95上的第三导电层图案，第三导电层图案至少包括：第三扫描信号线48和第二初始信号线49，如图13a和图13b所示，图13b为图13a中B-B向的剖视图。在示例性实施例中，第三导电层可以称为第三栅金属(GATE3)层。
如图13a所示，在示例性实施例中，第三扫描信号线48和第二初始信号线49沿第一方向X延伸，设置在第一区域R1内，第三扫描信号线48与第一扫描信号线21靠近，第二初始信号线49与第二扫描信号线22靠近。在示例性实施例中，第三扫描信号线48与第八有源层重叠的区域作为第八晶体管的栅电极。
在示例性实施例中，第三扫描信号线48在基底10上的正投影与第一遮挡层31在基底10上的正投影有重叠区域，因而第一遮挡层31可以作为第八晶体管的遮挡层。
如图13b所示，在垂直于基底的平面内，遮光层设置在基底10上，第一 绝缘层91设置在遮光层上，第一半导体层设置在第一绝缘层91上，第二绝缘层92覆盖第一半导体层，第一导电层设置在第二绝缘层92上，第三绝缘层93覆盖第一导电层，第二导电层设置在第三绝缘层93上，第四绝缘层94覆盖第二导电层，第二半导体层设置在第四绝缘层94上，第五绝缘层95设置在第二半导体层上，第三导电层设置在第五绝缘层95上。在示例性实施例中，第三扫描信号线48和第二初始信号线49在基底10上的正投影与第五绝缘层95在基底10上的正投影基本上相同，或者，第五绝缘层95在基底10上的正投影可以较第三扫描信号线48和第二初始信号线49在基底10上的正投影外扩，以防止制备工艺中第三扫描信号线48和第二初始信号线49与第八有源层18接触。在示例性实施例中，可以不对第五绝缘薄膜进行图案化处理，仅对第三金属薄膜进行图案化处理，形成覆盖第二有源层12的第五绝缘层95，第五绝缘层95覆盖整个基底。
(17)形成第六绝缘层并进行第一次刻蚀处理。在示例性实施例中，进行第一次刻蚀处理可以包括：沉积第六绝缘薄膜，采用图案化工艺对第六绝缘薄膜进行图案化，形成覆盖第三导电层的第六绝缘层96，第六绝缘层96上设置有多个第一凹槽组，第一凹槽组在基底10上的正投影与第二晶体管的第二有源层至第七晶体管的第七有源层在基底10上的正投影存在重叠区域，第一凹槽组暴露出第二晶体管的第二有源层至第七晶体管的第七有源层上方的第三绝缘层。在示例性实施例中，多个第一凹槽组至少包括第一凹槽S1、第二凹槽S2、第三凹槽S3、第四凹槽S4、第五凹槽S5，如图14a和图14b所示，图14b为图14a中B-B向的剖视图。
如图14a和图14b所示，在示例性实施例中，第一凹槽S1和第二凹槽S2设置在第一区域R1内，位于第三扫描信号线48和第二初始信号线49之间，第三凹槽S3设置在第二区域R2和第三区域R3内，第四凹槽S4设置在第一区域和第二区域R2内，第五凹槽S5设置在第三区域R3内。
在示例性实施例中，第一凹槽S1在基底10上的正投影与第一晶体管的第一有源层和第二晶体管的第二有源层在基底10上的正投影交叠，第一凹槽S1内的第六绝缘层96、第五绝缘层95和第四绝缘层94被刻蚀掉，暴露出第一晶体管T1和第二晶体管T2上方的第三绝缘层93的表面；第二凹槽S2 在基底10上的正投影靠近第四晶体管的第四有源层的第一区，第二凹槽S2内的第六绝缘层96、第五绝缘层95和第四绝缘层94被刻蚀掉，暴露出第四晶体管T4的第一极附近的第三绝缘层93的表面；第三凹槽S3在基底10上的正投影与第七晶体管的第七有源层、第三晶体管的第三有源层和第六晶体管的第六有源层在基底10上的正投影均存在交叠区域，第三凹槽S3内的第六绝缘层96、第五绝缘层95和第四绝缘层94被刻蚀掉，暴露出第七晶体管T7、第三晶体管T3和第六晶体管T6上方的第三绝缘层93的表面；第四凹槽S4在基底10上的正投影与第四晶体管的第四有源层在基底10上的正投影交叠，第四凹槽S4内的第六绝缘层96、第五绝缘层95和第四绝缘层94被刻蚀掉，暴露出第四晶体管T4上方的第三绝缘层93的表面；第五凹槽S5在基底10上的正投影与第五晶体管的第五有源层在基底10上的正投影交叠，第五凹槽S5内的第六绝缘层96、第五绝缘层95和第四绝缘层94被刻蚀掉，暴露出第五晶体管T5上方的第三绝缘层93的表面。
如图14b所示，在垂直于基底的平面内，遮光层设置在基底10上，第一绝缘层91设置在遮光层上，第一半导体层设置在第一绝缘层91上，第二绝缘层92覆盖第一半导体层，第一导电层设置在第二绝缘层92上，第三绝缘层93覆盖第一导电层，第二导电层设置在第三绝缘层93上，第四绝缘层94覆盖第二导电层，第二半导体层设置在第四绝缘层94上，第五绝缘层95设置在第二半导体层上，第三导电层设置在第五绝缘层95上，第六绝缘层96覆盖第三导电层，第六绝缘层96上设置有多个第一凹槽组，多个第一凹槽组可以包括第一凹槽S1至第五凹槽S5。
(18)对第六绝缘层96进行第二次刻蚀处理，形成第一过孔组和第二凹槽组图案。在示例性实施例中，形成第一过孔组和第二凹槽组可以包括：在形成前述图案的基底上，采用图案化工艺对第六绝缘薄膜进行图案化，形成多个第一过孔组和第二凹槽组，多个第一过孔组至少包括：第一过孔V1、第二过孔V2、第三过孔V3、第四过孔V4、第五过孔V5、第六过孔V6、第七过孔V7和第八过孔V8，多个第二凹槽组至少包括第六凹槽S6、第七凹槽S7、第八凹槽S8，如图15a和图15b所示，图15b为图15a中B-B向的剖视图。
如图15a和图15b所示，在示例性实施例中，第一过孔V1位于第二极板32的开口34内，第一过孔V1在基底10上的正投影位于开口34在基底10上的正投影的范围之内，第一过孔V1内的第六绝缘层96、第五绝缘层95、第四绝缘层94和第三绝缘层93被刻蚀掉，暴露出第一极板24的表面。第一过孔V1配置为使后续形成的第八晶体管T8的第二极与通过该过孔与第一极板24连接。
在示例性实施例中，第二过孔V2位于第二极板32所在区域，第二过孔V2在基底10上的正投影位于第二极板32在基底10上的正投影的范围之内，第二过孔V2内的第六绝缘层96、第五绝缘层95和第四绝缘层94被刻蚀掉，暴露出第二极板32的表面。第二过孔V2配置为使后续形成的第一电源线通过该过孔与第二极板32连接。在示例性实施例中，作为电源过孔的第二过孔V2可以包括多个，多个第二过孔V2可以沿着第二方向Y依次排列，增加第一电源线与第二极板32的连接可靠性。
在示例性实施例中，第三过孔V3位于第三区域R3，第三过孔V3内的第六绝缘层96、第五绝缘层95、第四绝缘层94、第三绝缘层93和第二绝缘层92被刻蚀掉，暴露出第五有源层的第一区的表面。第三过孔V3配置为使后续形成的第一电源线通过该过孔与第五有源层连接。
在示例性实施例中，第四过孔V4位于第三区域R3，第四过孔V4内的第六绝缘层96、第五绝缘层95、第四绝缘层94、第三绝缘层93和第二绝缘层92被刻蚀掉，暴露出第六有源层的第二区(也是第七有源层的第二区)的表面。第四过孔V4配置为使后续形成的第六晶体管T6的第二极通过该过孔与第六有源层连接，以及使后续形成的第七晶体管T7的第二极通过该过孔与第七有源层连接。
在示例性实施例中，第五过孔V5位于第一区域R1，第五过孔V5内的第六绝缘层96、第五绝缘层95、第四绝缘层94、第三绝缘层93和第二绝缘层92被刻蚀掉，暴露出第四有源层的第一区的表面。第五过孔V5配置为使后续形成的数据信号线通过该过孔与第四有源层连接。
在示例性实施例中，第六过孔V6位于第一区域R1，第六过孔V6内的第六绝缘层96、第五绝缘层95、第四绝缘层94、第三绝缘层93和第二绝缘 层92被刻蚀掉，暴露出第二有源层的第一区(也是第一有源层的第二区)的表面。第六过孔V6配置为使后续形成的第二晶体管T2的第一极(也是第一晶体管T1的第二极)通过该过孔与第二有源层连接。
在示例性实施例中，第七过孔V7位于第三区域R3，第七过孔V7内的第六绝缘层96、第五绝缘层95、第四绝缘层94、第三绝缘层93和第二绝缘层92被刻蚀掉，暴露出第七有源层的第一区的表面。第七过孔V7配置为使后续形成的第七晶体管T7的第一极通过该过孔与第七有源层连接。
在示例性实施例中，第八过孔V8位于第一区域R1，第八过孔V8内的第六绝缘层96、第五绝缘层95、第四绝缘层94、第三绝缘层93和第二绝缘层92被刻蚀掉，暴露出第一有源层的第一区的表面。第八过孔V8配置为使后续形成的第一晶体管T1的第一极通过该过孔与第二初始信号线49连接。
如图15a和图15b所示，在示例性实施例中，第六凹槽S6设置在第一区域R1内，第七凹槽S7设置在第二区域R2内，第八凹槽S8设置在第三区域R3内。
在示例性实施例中，第六凹槽S6的形状可以呈“L”字形，第七凹槽S7的形状可以呈“1”字形，第八凹槽S8的形状可以呈“T”字形。
在示例性实施例中，第六凹槽S6在基底10上的正投影与第二扫描信号线22在基底10上的正投影交叠，第六凹槽S6内的第六绝缘层96、第五绝缘层95、第四绝缘层94和第三绝缘层93被刻蚀掉，暴露出第二扫描信号线22的表面；第七凹槽S7设置在第一扫描信号线21和发光控制信号线23之间，第七凹槽S7内的第六绝缘层96、第五绝缘层95、第四绝缘层94和第三绝缘层93被刻蚀掉，暴露出第一扫描信号线21、发光控制线23和极板连接线33的表面；第八凹槽S8设置在第五有源层和第六有源层之间，第八凹槽S8内的第六绝缘层96、第五绝缘层95、第四绝缘层94、第三绝缘层93和第二绝缘层92被刻蚀掉，暴露出第一绝缘层91的表面。
如图15b所示，在垂直于基底的平面内，遮光层设置在基底10上，第一绝缘层91设置在遮光层上，第一半导体层设置在第一绝缘层91上，第二绝缘层92覆盖第一半导体层，第一导电层设置在第二绝缘层92上，第三绝缘 层93覆盖第一导电层，第二导电层设置在第三绝缘层93上，第四绝缘层94覆盖第二导电层，第二半导体层设置在第四绝缘层94上，第五绝缘层95设置在第二半导体层上，第三导电层设置在第五绝缘层95上，第六绝缘层96覆盖第三导电层，第六绝缘层96上设置有多个第一凹槽组、第一过孔组和第二凹槽组，多个第一过孔组可以包括第一过孔V1至第八过孔V8，多个第二凹槽组可以包括第六凹槽S6、第七凹槽S7、第八凹槽S8。
(19)对第六绝缘层96进行第三次刻蚀处理，形成第二过孔组和第三凹槽组图案。在示例性实施例中，形成第二过孔组和第三凹槽组图案可以包括：在形成前述图案的基底上，采用图案化工艺形成多个第二过孔组和第三凹槽组，多个第二过孔组至少包括：第九过孔V9、第十过孔V10和第十一过孔V11，多个第三凹槽组可以包括第九凹槽S9、第十凹槽S10、第十一凹槽S11、第十二凹槽S12和第十三凹槽S13，如图16a和图16b所示，图16b为图16a中B-B向的剖视图。
在示例性实施例中，如图16a和图16b所示，第九过孔V9、第十过孔V10和第十一过孔V11均位于第一区域R1，第九过孔V9内的第六绝缘层96和第五绝缘层95被刻蚀掉，暴露出第二初始信号线49的表面。第十过孔V10内的第六绝缘层96和第五绝缘层95被刻蚀掉，暴露出第八有源层的第一区的表面。第十一过孔V11内的第六绝缘层96和第五绝缘层95被刻蚀掉，暴露出第八有源层的第二区的表面。
在示例性实施例中，如图16a和图16b所示，第九凹槽S9、第十凹槽S10、第十一凹槽S11、第十二凹槽S12均位于第一区域R1，第九凹槽S9和第十凹槽S10分别位于第九过孔V9和第八过孔V8沿第一方向X的两侧，第九凹槽S9和第十凹槽S10内的第六绝缘层96和第五绝缘层95被刻蚀掉，分别暴露出第九过孔V9和第八过孔V8两侧的第二初始信号线49的表面。第十一凹槽S11、第十二凹槽S12分别位于第八有源层18沿第一方向X的两侧，第十一凹槽S11、第十二凹槽S12内的第六绝缘层96和第五绝缘层95被刻蚀掉，分别暴露出第八有源层18沿第一方向X的两侧的第三扫描信号线48的表面。第十三凹槽S13位于第三区域R3，第十三凹槽S13在基底10上的正投影与第八凹槽S8在基底10上的正投影交叠，第十三凹槽S13内 的第一绝缘层91被刻蚀掉，暴露出基底10的表面。
如图16b所示，在垂直于基底的平面内，遮光层设置在基底10上，第一绝缘层91设置在遮光层上，第一半导体层设置在第一绝缘层91上，第二绝缘层92覆盖第一半导体层，第一导电层设置在第二绝缘层92上，第三绝缘层93覆盖第一导电层，第二导电层设置在第三绝缘层93上，第四绝缘层94覆盖第二导电层，第二半导体层设置在第四绝缘层94上，第五绝缘层95设置在第二半导体层上，第三导电层设置在第五绝缘层95上，第六绝缘层96覆盖第三导电层，第六绝缘层96上设置有多个第一凹槽组、第一过孔组、第二凹槽组、第二过孔组和第三凹槽组，多个第二过孔组可以包括：第九过孔V9、第十过孔V10和第十一过孔V11，多个第三凹槽组可以包括第九凹槽S9、第十凹槽S10、第十一凹槽S11、第十二凹槽S12和第十三凹槽S13。
(20)填充有机层97。在示例性实施例中，填充有机层97可以包括：在形成前述图案的基底上，对除第一过孔组和第二过孔组以外的区域填充有机层，如图17a和图17b所示，图17b为图17a中B-B向的剖视图。
如图17a和图17b所示，在垂直于基底的平面内，遮光层设置在基底10上，第一绝缘层91设置在遮光层上，第一半导体层设置在第一绝缘层91上，第二绝缘层92覆盖第一半导体层，第一导电层设置在第二绝缘层92上，第三绝缘层93覆盖第一导电层，第二导电层设置在第三绝缘层93上，第四绝缘层94覆盖第二导电层，第二半导体层设置在第四绝缘层94上，第五绝缘层95设置在第二半导体层上，第三导电层设置在第五绝缘层95上，第六绝缘层96覆盖第三导电层，有机层97设置在第六绝缘层96上，有机层97在基底10上的正投影与第一过孔V1至第八过孔V8、以及第九过孔V9至第十一过孔V11在基底10上的正投影不重叠。
(21)形成第四导电层图案。在示例性实施例中，形成第四导电层可以包括：在形成前述图案的基底上，沉积第四金属薄膜，采用图案化工艺对第四金属薄膜进行图案化，形成设置在有机层97上的第四导电层，第四导电层至少包括：电源连接线51、第一初始信号线52、第五连接电极53、第六连接电极54、第七连接电极55、第八连接电极56和第九连接电极57，如图7a和图7b所示，图7b为图7a中B-B向的剖视图。在示例性实施例中，第四 导电层可以称为第一源漏金属(SD1)层。
如图7a所示，在示例性实施例中，折线形的电源连接线51设置在第二区域R2和第三区域R3内，其一方面通过第二过孔V2与第二极板32连接，另一方面通过第三过孔V3与第五有源层连接，电源连接线51配置为与后续形成的第一电源线连接。
在示例性实施例中，第一初始信号线52沿着第一方向X延伸，设置在第三区域R3内，第一初始信号线52通过第七过孔V7与第七有源层的第一区连接，使第七晶体管T7的第一极具有与第一初始信号线52相同的电位。
在示例性实施例中，第五连接电极53可以呈“1”字形，设置在第一区域R1和第二区域R2内，其第一端通过第一过孔V1与第一极板24连接，其第二端通过第十一过孔V11与第八有源层的第二区连接，使第一极板24和第八晶体管T8的第二极具有相同的电位。在示例性实施例中，第五连接电极53可以作为第八晶体管T8的第二极。
在示例性实施例中，第六连接电极54可以为矩形状，设置在第一区域R1内，第六连接电极54一方面通过第六过孔V6与第二有源层的第一区(也是第一有源层的第二区)连接，另一方面通过第十过孔V10与第八有源层的第一区连接，使第二晶体管T2的第一极、第一晶体管T1的第二极和第八晶体管T8的第一极具有相同的电位。在示例性实施例中，第六连接电极54可以作为第二晶体管T2的第一极、第一晶体管T1的第二极。
在示例性实施例中，第七连接电极55可以为矩形状，设置在第三区域R3内，第七连接电极55通过第四过孔V4与第六有源层的第二区(也是第七有源层的第二区)连接，使第六晶体管T6的第二极和第七晶体管T7的第二极具有相同的电位。在示例性实施例中，第七连接电极55可以作为第六晶体管T6的第二极和第七晶体管T7的第二极。在示例性实施例中，第七连接电极55配置为与后续形成的阳极连接电极连接。
在示例性实施例中，第八连接电极56可以为矩形状，设置在第一区域R1内，第八连接电极56通过第五过孔V5与第四有源层的第一区连接。在示例性实施例中，第八连接电极56配置为与后续形成的数据信号线连接，使 数据信号线传输的数据信号写入第四晶体管T4。
在示例性实施例中，第九连接电极57沿着第一方向X延伸，设置在第一区域R1内，第九连接电极57一方面通过第八过孔V8与第一有源层的第一区连接，另一方面通过第九过孔V9与第二初始信号线49连接，使第一晶体管T1的第一极具有与第二初始信号线49相同的电位。
如图7b所示，在垂直于基底的平面内，遮光层设置在基底10上，第一绝缘层91设置在遮光层上，第一半导体层设置在第一绝缘层91上，第二绝缘层92覆盖第一半导体层，第一导电层设置在第二绝缘层92上，第三绝缘层93覆盖第一导电层，第二导电层设置在第三绝缘层93上，第四绝缘层94覆盖第二导电层，第二半导体层设置在第四绝缘层94上，第五绝缘层95设置在第二半导体层上，第三导电层设置在第五绝缘层95上，第六绝缘层96覆盖第三导电层，第六绝缘层96上设置有多个过孔，有机层97设置在第六绝缘层96上，有机层97在基底10上的正投影与多个过孔在基底10上的正投影不重叠，第四导电层设置在有机层97上，第四导电层至少包括第五连接电极53、第六连接电极54和第七连接电极55，第七连接电极55通过第四过孔V4与第六有源层的一端连接，第六连接电极54一方面通过第六过孔V6与第六有源层的另一端连接，另一方面通过第十过孔V10与第二有源层的一端连接，第五连接电极53一方面通过第一过孔V1与第一极板24连接，另一方面通过通过第十一过孔V11与第八有源层的另一端连接。
(22)形成第七绝缘层和第一平坦层图案。在示例性实施例中，形成第七绝缘层和第一平坦层图案可以包括：在形成前述图案的基底上，先沉积一层第七绝缘薄膜，然后涂覆一层第一平坦薄膜，采用图案化工艺对第七绝缘薄膜和第一平坦薄膜进行图案化，形成覆盖第四导电层的第七绝缘层和覆盖第七绝缘层的第一平坦层，第七绝缘层和第一平坦层上设置有多个过孔，多个过孔至少包括第二十过孔、第二十一过孔和第二十二过孔。
第二十过孔位于第七连接电极所在区域，第二十过孔内的第一平坦层和第七绝缘层被去掉，暴露出第七连接电极的表面，第二十过孔配置为使后续形成的阳极连接电极通过该过孔与第七连接电极连接。第二十一过孔位于第八连接电极所在区域，第二十一过孔内的第一平坦层和第七绝缘层被去掉， 暴露出第八连接电极的表面，第二十一过孔配置为使后续形成的数据信号线通过该过孔与第八连接电极连接。第二十二过孔位于电源连接线所在区域，第二十二过孔内的第一平坦层和第七绝缘层被去掉，暴露出电源连接线的表面，第二十二过孔配置为使后续形成的第一电源线通过该过孔与电源连接线连接。
(23)形成第五导电层图案。在示例性实施例中，形成第五导电层可以包括：在形成前述图案的基底上，沉积第五金属薄膜，采用图案化工艺对第五金属薄膜进行图案化，形成设置在第一平坦层上的第五导电层，第五导电层至少包括：数据信号线、第一电源线和阳极连接电极。在示例性实施例中，第五导电层可以称为第二源漏金属(SD2)层。
数据信号线沿着第二方向Y延伸，数据信号线通过第二十一过孔与第八连接电极连接。由于第八连接电极通过第五过孔与第四有源层的第一区连接，因而实现了数据信号线与第四晶体管的第一极的连接，使数据信号线传输的数据信号写入第四晶体管。第一电源线沿着第二方向Y延伸，通过第二十二过孔与电源连接线连接，使电源连接线具有与第一电源线相同的电位。阳极连接电极可以为矩形状，阳极连接电极通过第二十过孔与第七连接电极连接，阳极连接电极配置为与后续形成的阳极连接。
(24)形成第二平坦层图案。在示例性实施例中，形成第二平坦层图案可以包括：在形成前述图案的基底上，涂覆第二平坦薄膜，采用图案化工艺对第二平坦薄膜进行图案化，形成覆盖第五导电层的第二平坦层，第二平坦层上至少设置有第二十三过孔，如图25所示。
在示例性实施例中，第二十三过孔位于阳极连接电极所在区域，第二十三过孔内的第二平坦层被去掉，暴露出阳极连接电极的表面，第二十三过孔配置为使后续形成的阳极通过该过孔与阳极连接电极连接。
(25)形成阳极图案。在示例性实施例中，形成阳极图案可以包括：在形成前述图案的基底上，沉积透明导电薄膜，采用图案化工艺对透明导电薄膜进行图案化，形成设置在第二平坦层上的阳极。
在示例性实施例中，阳极为六边形状，阳极通过第二十三过孔与阳极连 接电极连接。由于阳极连接电极通过第二十过孔与第七连接电极连接，第七连接电极通过第四过孔与第六有源层连接，因而实现了像素驱动电路可以驱动发光元件发光。
在示例性实施例中，后续制备流程可以包括：涂覆像素定义薄膜，通过图案化工艺对像素定义薄膜进行图案化，形成像素定义层，每个子像素的像素定义层设置有像素开口，像素开口暴露出阳极。采用蒸镀或喷墨打印工艺形成有机发光层，在有机发光层上形成阴极。形成封装层，封装层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。
在示例性实施例中，后续制备流程可以包括：涂覆像素定义薄膜，通过图案化工艺对像素定义薄膜进行图案化，形成像素定义层，每个子像素的像素定义层设置有像素开口，像素开口暴露出阳极。采用蒸镀或喷墨打印工艺形成有机发光层，在有机发光层上形成阴极。形成封装层，封装层可以包括叠设的第一封装层、第二封装层和第三封装层，第一封装层和第三封装层可以采用无机材料，第二封装层可以采用有机材料，第二封装层设置在第一封装层和第三封装层之间，可以保证外界水汽无法进入发光结构层。
在示例性实施方式中，基底可以是柔性基底，或者可以是刚性基底。刚性衬底可以为但不限于玻璃、石英中的一种或多种，柔性衬底可以为但不限于聚对苯二甲酸乙二醇酯、对苯二甲酸乙二醇酯、聚醚醚酮、聚苯乙烯、聚碳酸酯、聚芳基酸酯、聚芳酯、聚酰亚胺、聚氯乙烯、聚乙烯、纺织纤维中的一种或多种。在示例性实施方式中，柔性基底可以包括叠设的第一柔性材料层、第一无机材料层、半导体层、第二柔性材料层和第二无机材料层，第一柔性材料层和第二柔性材料层的材料可以采用聚酰亚胺(PI)、聚对苯二甲酸乙二酯(PET)或经表面处理的聚合物软膜等材料，第一无机材料层和第二无机材料层的材料可以采用氮化硅(SiNx)或氧化硅(SiOx)等，用于提高基底的抗水氧能力，半导体层的材料可以采用非晶硅(a-si)。
在示例性实施例中，第一导电层、第二导电层、第三导电层和第四导电层可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的 任意一种或多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层、第二绝缘层、第三绝缘层、第四绝缘层和第五绝缘层可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或多种，可以是单层、多层或复合层。第一绝缘层称为第一缓冲(Buffer)层，用于提高基底的抗水氧能力，第二绝缘层称为第一栅绝缘(GI1)层，第三绝缘层称为第二栅绝缘(GI2)层，第四绝缘层称为第二缓冲层，第五绝缘层称为第三栅绝缘(GI3)层，第六绝缘层称为层间绝缘(ILD)层。平坦层可以采用有机材料，透明导电薄膜可以采用氧化铟锡ITO或氧化铟锌IZO。有源层可以采用多晶硅(p-Si)，即本公开适用于LTPS薄膜晶体管。
本公开实施例的显示基板通过大面积刻蚀无机层，并填充有机层，降低折叠或卷曲时无机膜应力集中导致的断裂，提高弯折性能，本公开实施例在确保晶体管特性的同时，只增加了一道无机层刻蚀工艺，其他无机层刻蚀工艺均通过现有工艺同步完成，与现有方案兼容性高。
本公开所示显示基板的结构及其制备过程仅仅是一种示例性说明，在示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺，本公开在此不做限定。
在另一种示例性实施方式中，显示基板的制备过程可以包括如下操作。
(31)形成遮光层图案。在示例性实施例中，形成遮光层图案可以包括：在基底10上沉积遮光薄膜；在遮光薄膜上涂覆一层光刻胶，采用单色调掩膜版对光刻胶进行曝光并显影，在遮光层图案位置形成未曝光区域，保留光刻胶，在其它位置形成完全曝光区域，无光刻胶，暴露出遮光薄膜；对完全曝光区域的遮光薄膜进行刻蚀并剥离剩余的光刻胶，在基底10上形成遮光层图案，如图18a和图18b所示，图18b为图18a中A-A向的剖视图。其中，遮光薄膜可以采用银Ag、钼Mo、铝Al、铜Cu等金属中的一种，或多种金属的复合层结构，如Mo/Cu/Mo。
在示例性实施例中，如图18a和图18b所示，每个子像素的遮光层可以包括第一遮光层01、第二遮光层02和第三遮光层03，第一遮光层01设置在第一区域R1、第二区域R2和第三区域R3内，第一遮光层01沿第二方向Y 延伸；第二遮光层02设置在第二区域R2内，第二遮光层02沿第一方向X延伸，第一方向X和第二方向Y相交；第三遮光层03设置在第一区域R1内，第三遮光层03可以为矩形状，矩形状的角部可以设置倒角，第三遮光层03在基底10上的正投影与后续形成的第三绝缘层93上的下沉槽93-1在基底10上的正投影存在重叠区域。
在示例性实施例中，第一遮光层01和第二遮光层02可以为相互连接的一体结构。
(32)形成第一半导体层图案。本步骤与前述步骤(12)相似，详细制备过程可参照前文所述，此处不再赘述。
(33)形成第一导电层图案。本步骤与前述步骤(13)相似，详细制备过程可参照前文所述，此处不再赘述。
(34)形成第二导电层图案。在示例性实施例中，形成第二导电层图案可以包括：在形成前述图案的基底上，依次沉积第三绝缘薄膜和第二金属薄膜，采用图案化工艺分别对第三绝缘薄膜和第二金属薄膜进行图案化，形成覆盖第一导电层的第三绝缘层93，以及设置在第三绝缘层93上的第二导电层图案，如图19a和图19b所示，图19b为图19a中A-A向的剖视图。第三绝缘层93至少包括下沉槽93-1，下沉槽93-1内的第三绝缘层93、第二绝缘层92和第一绝缘层91被刻蚀掉，暴露出第三遮光层03的表面，这样在形成后续的氧化物晶体管时，氧化物晶体管的位置随之下沉，从而可以减小显示基板的厚度，进而减小显示产品的尺寸；第二导电层的图案与前述步骤(14)相似，详细制备过程可参照前文所述，此处不再赘述。
(35)形成第二半导体层图案。本步骤与前述步骤(15)相似，详细制备过程可参照前文所述，此处不再赘述。
(36)形成第三导电层图案。本步骤与前述步骤(16)相似，详细制备过程可参照前文所述，此处不再赘述。
(37)形成第六绝缘层并进行第一次刻蚀处理。本步骤与前述步骤(17)相似，详细制备过程可参照前文所述，此处不再赘述。
(38)对第六绝缘层96进行第二次刻蚀处理，形成第一过孔组和第二凹 槽组图案。本步骤与前述步骤(18)相似，详细制备过程可参照前文所述，此处不再赘述。
(39)对第六绝缘层96进行第三次刻蚀处理，形成第二过孔组和第三凹槽组图案。本步骤与前述步骤(19)相似，详细制备过程可参照前文所述，此处不再赘述。
(40)填充有机层97。本步骤与前述步骤(20)相似，详细制备过程可参照前文所述，此处不再赘述。
(41)形成第四导电层图案。本步骤与前述步骤(21)相似，详细制备过程可参照前文所述，此处不再赘述。如图20a和图20b所示，图20b为图20a中B-B向的剖视图。
(42)形成第七绝缘层和第一平坦层图案。本步骤与前述步骤(22)相似，详细制备过程可参照前文所述，此处不再赘述。
(43)形成第五导电层图案。本步骤与前述步骤(23)相似，详细制备过程可参照前文所述，此处不再赘述。
(44)形成第二平坦层图案。本步骤与前述步骤(24)相似，详细制备过程可参照前文所述，此处不再赘述。
(45)形成阳极图案。本步骤与前述步骤(25)相似，详细制备过程可参照前文所述，此处不再赘述。
本实施例的显示基板是前述实施例的一种扩展，主体结构与前述实施例基本上相同，所不同的是，本实施例的遮光层包括第三遮光层图案，第三绝缘层93上包括下沉槽93-1，本实施例同样实现了前述实施例的技术效果，包括通过大面积刻蚀无机层，并填充有机层，降低折叠或卷曲时无机膜应力集中导致的断裂，提高弯折性能，本公开实施例在确保晶体管特性的同时，只增加了一道无机层刻蚀工艺，其他无机层刻蚀工艺均通过现有工艺同步完成，与现有方案兼容性高。此外，由于在第三绝缘层上设置了下沉槽，降低了氧化物晶体管距离基底的高度，从而减小了显示基板的厚度，进而减小了显示产品的尺寸。
本公开示例性实施例还提供了一种显示基板的制备方法。在示例性实施 方式中，所述制备方法可以包括：
在基底上形成遮光层；
在所述遮光层上依次形成第一绝缘层和第一半导体层，所述第一半导体层包括至少一个多晶硅晶体管的有源层，
在所述第一半导体层上依次形成第二绝缘层和第一导电层，所述第一导电层包括至少一个多晶硅晶体管的栅电极和存储电容的第一极板，
在所述第一导电层上依次形成第三绝缘层和第二导电层，所述第二导电层包括存储电容的第二极板，
在所述第二导电层上依次形成第四绝缘层和第二半导体层，所述第二半导体层包括至少一个氧化物晶体管的有源层，
在所述第二半导体层上依次形成第五绝缘层和第三导电层，所述第三导电层包括至少一个氧化物晶体管的栅电极；
在所述第三导电层上依次形成第六绝缘层和有机层，所述第六绝缘层上设置有多个过孔和多个凹槽，所述多个过孔分别暴露出所述多晶硅晶体管和所述氧化物晶体管的有源层，所述多个凹槽在基底上的正投影与所述多个过孔在基底上的正投影不重叠，所述有机层填充所述多个凹槽。
在示例性实施方式中，在所述第三导电层上形成第六绝缘层，包括：
沉积第六绝缘薄膜，对第六绝缘薄膜进行第一次刻蚀处理，形成第一凹槽组；
对第六绝缘薄膜进行第二次刻蚀处理，形成第一过孔组和第二凹槽组；所述第一过孔组暴露出所述多晶硅晶体管的有源层的两端，所述第一凹槽组在基底上的正投影与所述多晶硅晶体管的栅电极在基底上的正投影重叠，所述第一凹槽组暴露出所述多晶硅晶体管的栅电极上的第三绝缘层；
对第六绝缘薄膜进行第三次刻蚀处理，形成第二过孔组和第三凹槽组，所述第二过孔组暴露出所述氧化物晶体管的有源层的两端，所述第二凹槽组和第三凹槽组在基底上的正投影与所述多晶硅晶体管的栅电极在基底上的正投影不重叠。
在示例性实施方式中，所述多晶硅晶体管包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管和第七晶体管，所述氧化物晶体管包括第八晶体管；
所述显示基板包括多个子像素，所述子像素包括第一区域、第二区域和第三区域，所述第二区域设置在所述第一区域和所述第三区域之间；
所述第一晶体管、第二晶体管、第四晶体管和第八晶体管设置在所述第一区域；
所述第三晶体管和存储电容设置在所述第二区域；
所述第五晶体管、第六晶体管和第七晶体管设置在所述第三区域。。
本公开示例性实施例还提供了一种显示装置，包括前述实施例的显示基板。显示装置可以为：手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪、广告面板、手表电话、电子书便携式多媒体播放器或物联网各种产品的显示屏等任何具有显示功能的产品或部件。在示例性实施方式中，显示装置可以为穿戴式显示装置，能通过某些方式佩戴在人体上，如智能手表、智能手环等。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。
本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (23)

  1. 一种显示基板，在垂直于显示基板的平面内，所述显示基板包括基底以及在所述基底上叠设的第一半导体层、第一导电层、第二导电层、第二半导体层、第三导电层、层间绝缘层和有机层；
    所述第一半导体层包括至少一个多晶硅晶体管的有源层，所述第一导电层包括至少一个多晶硅晶体管的栅电极和存储电容的第一极板，所述第二导电层包括存储电容的第二极板，所述第二半导体层包括至少一个氧化物晶体管的有源层，所述第三导电层包括至少一个氧化物晶体管的栅电极；
    所述层间绝缘层上设置有多个过孔和多个凹槽，所述多个过孔在基底上的正投影与所述第一半导体层、第一导电层、第二导电层、第二半导体层、和第三导电层中的至少一层在基底上的正投影至少存在重叠区域，所述有机层填充所述多个凹槽。
  2. 根据权利要求1所述的显示基板，其中，所述多个凹槽在基底上的正投影与所述氧化物晶体管的栅电极在基底上的正投影至少存在不重叠区域。
  3. 根据权利要求1所述的显示基板，其中，所述多个凹槽包括第二凹槽；
    所述第二凹槽在基底上的正投影与所述第一半导体层在基底上的正投影至少存在不重叠区域；所述第二凹槽在基底上的正投影与所述第二半导体层在基底上的正投影至少存在不重叠区域。
  4. 根据权利要求1所述的显示基板，其中，所述多晶硅晶体管包括第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管、第六晶体管、和第七晶体管，所述氧化物晶体管包括第八晶体管；
    所述显示基板包括多个子像素，所述子像素包括第一区域、第二区域和第三区域，所述第二区域设置在所述第一区域和所述第三区域之间；
    所述第一晶体管、第二晶体管、第四晶体管和第八晶体管设置在所述第一区域；
    所述第三晶体管和存储电容设置在所述第二区域；
    所述第五晶体管、第六晶体管和第七晶体管设置在所述第三区域。
  5. 根据权利要求4所述的显示基板，其中，所述多个过孔包括第一过孔、第二过孔、第三过孔、第四过孔、第五过孔、第六过孔、第七过孔和第八过孔；
    所述存储电容的第二极板包括开口，所述第一过孔在所述基底上的正投影位于所述开口在基底上的正投影的范围之内，所述第一过孔在所述基底上的正投影与所述第一极板在所述基底上的正投影至少存在重叠区域；
    所述第二过孔在所述基底上的正投影位于所述第二极板在基底上的正投影的范围之内，所述第二过孔在所述基底上的正投影与所述第二极板在所述基底上的正投影至少存在重叠区域；
    所述第三过孔在所述基底上的正投影与所述第五晶体管的第一极在所述基底上的正投影至少存在重叠区域；
    所述第四过孔在所述基底上的正投影与所述第六晶体管的第二极在所述基底上的正投影至少存在重叠区域；
    所述第五过孔在所述基底上的正投影与所述第四晶体管的第一极在所述基底上的正投影至少存在重叠区域；
    所述第六过孔在所述基底上的正投影与所述第二晶体管的第一极在所述基底上的正投影至少存在重叠区域；
    所述第七过孔在所述基底上的正投影与所述第七晶体管的第一极在所述基底上的正投影至少存在重叠区域；
    所述第八过孔在所述基底上的正投影与所述第一晶体管的第一极在所述基底上的正投影至少存在重叠区域。
  6. 根据权利要求4所述的显示基板，其中，所述多个凹槽包括第四凹槽；
    所述第四凹槽设置在所述第二区域，所述第四凹槽在基底上的正投影与所述第四晶体管的有源层在基底上的正投影至少存在重叠区域；所述第四凹槽在基底上的正投影与所述第二极板在基底上的正投影至少存在重叠区域。
  7. 根据权利要求4所述的显示基板，其中，所述第一导电层包括第一扫描信号线、第二扫描信号线、发光控制线和存储电容的第一极板，所述第二导电层包括：第一遮挡层、存储电容的第二极板和极板连接线；所述第三导电层包括：第三扫描信号线和第二初始信号线；
    所述第一扫描信号线、第三扫描信号线、第二初始信号线沿第一方向延伸，且设置在所述第一区域内；
    所述存储电容的第一极板和第二极板以及极板连接线均设置在所述第二区域内；
    所述第二扫描信号线、发光控制线和第一遮挡层均沿第一方向延伸，且设置在所述第三区域内。
  8. 根据权利要求7所述的显示基板，其中，所述多个过孔包括第九过孔、第十过孔和第十一过孔；
    所述第九过孔在所述基底上的正投影与所述第二初始信号线在所述基底上的正投影至少存在重叠区域；
    所述第十过孔在所述基底上的正投影与所述第八晶体管的第一极在所述基底上的正投影至少存在重叠区域；
    所述第十一过孔在所述基底上的正投影与所述第八晶体管的第二极在所述基底上的正投影至少存在重叠区域。
  9. 根据权利要求7所述的显示基板，其中，所述多个凹槽包括第三凹槽；
    所述第三凹槽设置在所述第二区域，所述第三凹槽在基底上的正投影与所述第三晶体管的有源层在基底上的正投影至少存在重叠区域；所述第三凹槽在基底上的正投影与所述第二极板以及极板连接线在基底上的正投影至少存在重叠区域。
  10. 根据权利要求9所述的显示基板，其中，
    所述第三凹槽还设置在所述第三区域，所述第三凹槽在基底上的正投影与所述第六晶体管的有源层在基底上的正投影至少存在重叠区域；所述第三凹槽在基底上的正投影与所述发光控制线在基底上的正投影至少存在重叠区 域。
  11. 根据权利要求10所述的显示基板，其中，
    所述第三凹槽在基底上的正投影与所述第七晶体管的有源层在基底上的正投影至少存在重叠区域；所述第三凹槽在基底上的正投影与所述第二扫描信号线在基底上的正投影至少存在重叠区域。
  12. 根据权利要求7所述的显示基板，其中，所述多个凹槽包括第五凹槽；
    所述第五凹槽设置在所述第三区域，所述第五凹槽在基底上的正投影与所述第五晶体管的有源层在基底上的正投影至少存在重叠区域；所述第五凹槽在基底上的正投影与所述发光控制线在基底上的正投影至少存在重叠区域。
  13. 根据权利要求7所述的显示基板，其中，所述多个凹槽包括第六凹槽；
    所述第六凹槽在基底上的正投影与所述第二扫描信号线在基底上的正投影至少存在重叠区域。
  14. 根据权利要求7所述的显示基板，其中，所述多个凹槽包括第七凹槽；
    所述第七凹槽在基底上的正投影与所述第一扫描信号线和发光控制线在基底上的正投影至少存在重叠区域。
  15. 根据权利要求7所述的显示基板，其中，所述多个凹槽包括第八凹槽；
    所述第八凹槽设置在所述第三区域，所述第八凹槽在基底上的正投影与所述第一半导体层在基底上的正投影至少存在不重叠区域；所述第八凹槽在基底上的正投影与所述发光控制线在基底上的正投影至少存在重叠区域；所述第八凹槽在基底上的正投影与所述第二扫描线在基底上的正投影至少存在重叠区域。
  16. 根据权利要求15所述的显示基板，其中，所述多个凹槽包括第十三凹槽；
    所述第十三凹槽设置在所述第三区域，所述第十三凹槽在基底上的正投影与所述第八凹槽在基底上的正投影至少存在重叠区域。
  17. 根据权利要求7所述的显示基板，其中，所述显示基板还包括设置在所述有机层上的第四导电层，所述第四导电层包括电源连接线、第一初始信号线、第五连接电极、第六连接电极、第七连接电极、第八连接电极和第九连接电极；
    所述第一晶体管的栅电极与第二扫描信号线连接，所述第一晶体管的第一极通过所述第九连接电极和过孔与第二初始信号线连接，所述第一晶体管的第二极和第二晶体管的第一极通过所述第六连接电极和过孔与第八晶体管的第一极连接；所述第二晶体管的栅电极与第一扫描信号线连接；存储电容的第一极板和第三晶体管的栅电极通过所述第五连接电极和过孔与第八晶体管的第二极连接，所述存储电容的第二极板通过电源连接线与第一电源线连接；所述第三晶体管的第一极、第四晶体管的第二极以及第五晶体管的第二极相互连接成一体结构，所述第三晶体管的第二极、第二晶体管的第二极以及第六晶体管的第一极相互连接成一体结构；所述第四晶体管的栅电极与第一扫描信号线连接，所述第四晶体管的第一极通过所述第八连接电极和过孔与数据信号线连接；所述第五晶体管的栅电极与发光控制信号线连接，所述第五晶体管的第一极与第一电源线连接；所述第六晶体管的栅电极与发光控制信号线连接，所述第六晶体管的第二极与第七晶体管的第二极通过第七连接电极和过孔相互连接；所述第七晶体管的栅电极与第一扫描信号线连接，所述第七晶体管的第一极与第一初始信号线连接；所述第八晶体管的栅电极与第三扫描信号线连接。
  18. 根据权利要求17所述的显示基板，其中，所述多个凹槽包括第九凹槽；
    所述第九凹槽设置在第一区域，所述第九凹槽在所述基底上的正投影与所述第二初始信号线在所述基底上的正投影至少存在重叠区域。
  19. 根据权利要求17所述的显示基板，其中，所述多个凹槽包括第十一凹槽和第十二凹槽；
    所述第十一凹槽和第十二凹槽均设置在第一区域，所述第十一凹槽和第十二凹槽分别位于第八晶体管沿第一方向的两侧，所述第十一凹槽和第十二凹槽在所述基底上的正投影与所述第三扫描信号线在所述基底上的正投影至少存在重叠区域。
  20. 根据权利要求1至19任一所述的显示基板，还包括遮光层和第三绝缘层，所述遮光层设置在所述基底和第一半导体层之间，所述第三绝缘层设置在所述第一导电层和第二导电层之间，所述第三绝缘层包括下沉槽；
    所述下沉槽在所述基底上的正投影与所述遮光层在基底上的正投影至少存在重叠区域；所述下沉槽在基底上的正投影与所述氧化物晶体管的有源层在基底上的正投影至少存在重叠区域。
  21. 根据权利要求1至19任一所述的显示基板，其中，所述有机层为柔性有机层。
  22. 一种显示装置，包括如权利要求1至21任一项所述的显示基板。
  23. 一种显示基板的制备方法，所述制备方法包括：
    在基底上形成第一半导体层，所述第一半导体层包括至少一个多晶硅晶体管的有源层；
    在所述第一半导体层上形成第一导电层，所述第一导电层包括至少一个多晶硅晶体管的栅电极和存储电容的第一极板；
    在所述第一导电层上形成第二导电层，所述第二导电层包括存储电容的第二极板；
    在所述第二导电层上形成第二半导体层，所述第二半导体层包括至少一个氧化物晶体管的有源层；
    在所述第二半导体层上形成第三导电层，所述第三导电层包括至少一个氧化物晶体管的栅电极；
    在所述第三导电层上依次形成层间绝缘层和有机层，所述层间绝缘层上设置有多个过孔和多个凹槽，所述多个过孔在基底上的正投影与所述第一半导体层、第一导电层、第二导电层、第二半导体层、和第三导电层中的至少一层在基底上的正投影至少存在重叠区域，所述有机层填充所述多个凹槽。
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Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160300859A1 (en) * 2015-04-08 2016-10-13 Samsung Display Co., Ltd. Thin film transistor display panel and method for manufacturing the same
CN110910825A (zh) * 2019-12-10 2020-03-24 京东方科技集团股份有限公司 一种显示面板及显示装置
CN111785759A (zh) * 2020-07-17 2020-10-16 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
CN112002702A (zh) * 2020-08-06 2020-11-27 武汉华星光电半导体显示技术有限公司 柔性显示面板及可卷曲显示装置
CN112216727A (zh) * 2019-07-09 2021-01-12 三星显示有限公司 显示装置及制造该显示装置的方法
CN112331679A (zh) * 2020-11-05 2021-02-05 湖北长江新型显示产业创新中心有限公司 阵列基板及其制作方法、显示面板和显示装置
CN112466907A (zh) * 2019-09-09 2021-03-09 三星显示有限公司 显示装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10797123B2 (en) * 2017-10-13 2020-10-06 Samsung Display Co., Ltd. Display panel and method of fabricating the same
CN112234091A (zh) * 2020-10-23 2021-01-15 厦门天马微电子有限公司 显示面板和显示装置
CN112331681A (zh) * 2020-11-25 2021-02-05 湖北长江新型显示产业创新中心有限公司 一种显示面板和显示装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20160300859A1 (en) * 2015-04-08 2016-10-13 Samsung Display Co., Ltd. Thin film transistor display panel and method for manufacturing the same
CN112216727A (zh) * 2019-07-09 2021-01-12 三星显示有限公司 显示装置及制造该显示装置的方法
CN112466907A (zh) * 2019-09-09 2021-03-09 三星显示有限公司 显示装置
CN110910825A (zh) * 2019-12-10 2020-03-24 京东方科技集团股份有限公司 一种显示面板及显示装置
CN111785759A (zh) * 2020-07-17 2020-10-16 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
CN112002702A (zh) * 2020-08-06 2020-11-27 武汉华星光电半导体显示技术有限公司 柔性显示面板及可卷曲显示装置
CN112331679A (zh) * 2020-11-05 2021-02-05 湖北长江新型显示产业创新中心有限公司 阵列基板及其制作方法、显示面板和显示装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4207295A4 *

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