CN115295627A - 高压功率半导体器件及其制造方法 - Google Patents

高压功率半导体器件及其制造方法 Download PDF

Info

Publication number
CN115295627A
CN115295627A CN202211028299.2A CN202211028299A CN115295627A CN 115295627 A CN115295627 A CN 115295627A CN 202211028299 A CN202211028299 A CN 202211028299A CN 115295627 A CN115295627 A CN 115295627A
Authority
CN
China
Prior art keywords
field plate
plate structure
epitaxial layer
region
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202211028299.2A
Other languages
English (en)
Other versions
CN115295627B (zh
Inventor
谭开洲
肖添
李孝权
徐学良
王颖
江永清
王育新
李光波
王鹏飞
裴颖
吴健
李儒章
王志宽
邱盛
张培健
张正元
刘玉奎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 24 Research Institute
Original Assignee
CETC 24 Research Institute
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 24 Research Institute filed Critical CETC 24 Research Institute
Priority to CN202211028299.2A priority Critical patent/CN115295627B/zh
Publication of CN115295627A publication Critical patent/CN115295627A/zh
Priority to PCT/CN2023/089680 priority patent/WO2024041001A1/zh
Application granted granted Critical
Publication of CN115295627B publication Critical patent/CN115295627B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明提供了一种高压功率半导体器件及其制造方法，在外延层的终端区中设置多个沿第一方向贯穿外延层延伸至衬底中的第二电阻场板结构，且各个第二电阻场板结构在第一平面内同心地断续环绕有源区设置，各个第二电阻场板结构与其上的第三电阻场板结构构成π型组合电阻场板结构，在施加电压时，各个紧耦合的第二电阻场板结构形成向四周开放式发散的均匀的三维电场分布，优化了终端区对有源区中空间耗尽区电荷的引导束缚效果，进而提高了整个功率半导体器件的耐压性能，且形成的三维电场存在缝隙缺口，能适当地保持电力线连续，不至于让电场过度集中，提高了终端区及整个高压功率半导体器件的结构稳定性。

Description

高压功率半导体器件及其制造方法
技术领域
本发明属于半导体器件和集成电路技术领域，尤其是涉及一种高压功率半导体器件及其制造方法。
背景技术
受基于PN结电荷平衡的超结技术(Superjunction)的启发，有学者发现了体内电阻场板具有类似PN结超结作用，提出了一些基于体内电阻场板的有源器件结构，具有一些相对PN结超结性能优点。自上世纪70年代始，电阻场板就开始被应用于高压功率半导体器件，但主要用于高压功率半导体器件的表面或边缘，很少有用于体内的。
同时，高压功率半导体器件的有源元胞结构承受的电压较高，为了提高其耐压能力，有必要在有源元胞结构的外围设置耐压终端结构；但是，如同PN结超结结构一样，在器件结构中，有源元胞结构先于耐压终端结构，现有技术中还没有发现基于体内电阻场板的耐压终端结构。同时，因为现有数值计算仿真工具材料模型、结构特殊性等欠缺，基于体内电阻场板的耐压终端结构也很难使用数值仿真工具进行准确设计。
因此，如何基于体内电阻场板设计高压功率半导体器件的耐压终端结构是目前急需解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种高压功率半导体器件中基于体内电阻场板的终端耐压结构技术方案，用于解决上述技术问题。
为了实现上述目的及其他相关目的，本发明提供的技术方案如下。
一种高压功率半导体器件，包括：
衬底，具有相对设置的正面和背面；
外延层，设置在所述衬底的正面上，其包括在第一平面内相邻设置的有源区和终端区，所述终端区包围所述有源区；
元胞功能单元，设置在所述有源区内；
多个第一电阻场板结构，设置在所述外延层的有源区中，沿第一方向贯穿所述外延层延伸至所述衬底中，多个所述第一电阻场板结构沿第二方向在所述第一平面内延伸；
多个第二电阻场板结构，设置在所述外延层的终端区中，沿第一方向贯穿所述外延层延伸至所述衬底中，多个所述第二电阻场板结构在所述第一平面内同心设置，且各个所述第二电阻场板结构在所述第一平面内断续环绕所述有源区设置；
第三电阻场板结构，设置在所述外延层的终端区上，且与各个所述第二电阻场板结构顶部欧姆接触；
第一电极，设置在所述外延层的有源区上，且与各个所述第一电阻场板结构顶部欧姆接触；
第二电极，设置在所述外延层上所述有源区与所述终端区的交界处，与所述第三电阻场板结构靠近所述有源区一侧欧姆接触；
第三电极，设置在所述外延层的终端区远离所述有源区的一侧上，与所述第三电阻场板结构欧姆接触；
第四电极，设置在所述衬底的背面上，且通过所述衬底分别与各个所述第一电阻场板结构底部及各个所述第二电阻场板结构底部欧姆接触；
其中，所述第一平面平行于所述衬底的正面，所述第一方向垂直于所述第一平面。
可选地，在所述第一平面内，各个所述第一电阻场板结构沿着第三方向按照第一间距等间距设置，各个所述第二电阻场板结构沿着所述第一方向的任意正交方向上按照第二间距等间距设置，且所述第二间距小于所述第一间距，其中，所述第三方向垂直于所述第二方向。
可选地，在所述第一平面内，所述第二电阻场板结构包括多个电阻场板段，在每个所述第二电阻场板结构中，各个所述电阻场板段沿着环绕所述有源区间隔地设置。
可选地，在所述第一平面内，在每个所述第二电阻场板结构中，相邻两个所述电阻场板段按照第三间距等间距设置，所述电阻场板段的长度小于等于所述第二间距的五倍，且所述电阻场板段的长度大于等于所述第三间距。
可选地，所述高压功率半导体器件还包括PN结终端耐压区，所述PN结终端耐压区设置在所述外延层的终端区中且位于所述外延层的顶部，在所述第一平面内，PN结终端耐压区包围所述有源区，所述PN结终端耐压区的内边缘通过金属接触孔与所述第二电极连接，所述PN结终端耐压区的外边缘被所述第三电极包围，且各个所述第二电阻场板结构均穿过所述PN结终端耐压区。
可选地，所述PN结终端耐压区包括场限环PN结终端区、RESURF型PN结终端耐压区及变掺杂型PN结终端耐压区中的至少一种。
可选地，所述元胞功能单元至少包括：二极管元胞功能单元、MOSFET元胞功能单元、三极管元胞功能单元、JFET元胞功能单元及IGBT元胞功能单元。
一种高压功率半导体器件的制造方法，包括步骤：
提供衬底，所述衬底具有相对设置的正面和背面，并在所述衬底的正面上形成外延层，所述外延层包括在第一平面内相邻设置的有源区和终端区，所述终端区包围所述有源区；
在所述外延层的有源区内形成元胞功能单元；
在所述外延层的有源区内形成多个第一沟槽，在所述外延层的终端区内形成多个第二沟槽，所述第一沟槽沿第一方向穿过所述元胞功能单元及所述外延层进入所述衬底，所述第二沟槽沿所述第一方向穿过所述外延层进入所述衬底；
在所述第一沟槽内形成第一电阻场板结构，在所述第二沟槽内形成第二电阻场板结构，在所述外延层的终端区表面上形成第三电阻场板结构，所述第三电阻场板结构与各个所述第二电阻场板结构顶部欧姆接触；
在所述外延层上形成相互独立的第一电极、第二电极及第三电极，在所述衬底的背面上形成第四电极，所述第一电极与各个所述第一电阻场板结构顶部欧姆接触，所述第二电极与所述第三电阻场板结构靠近所述有源区一侧欧姆接触，所述第三电极与所述第三电阻场板结构远离所述有源区一侧欧姆接触，所述第四电极通过所述衬底分别与各个所述第一电阻场板结构底部及各个所述第二电阻场板结构底部欧姆接触；
其中，所述第一平面平行于所述衬底的正面，所述第一方向垂直于所述第一平面，所述第一沟槽与所述第二沟槽由同一次工艺形成。
可选地，在提供所述衬底并形成所述外延层之后，在形成所述第一沟槽和所述第二沟槽之前，所述功率半导体器件的制造方法还包括步骤：
在所述外延层的终端区中形成PN结终端耐压区，在所述第一平面内，所述PN结终端耐压区包围所述有源区。
可选地，在所述第一平面内，各个所述第一沟槽沿第二方向在所述第一平面内延伸，且各个所述第一沟槽沿着第三方向按照第一间距等间距设置，各个所述第二沟槽在所述第一平面内同心地断续环绕所述有源区设置，各个所述第二沟槽沿着所述第一方向的任意正交方向上按照第二间距等间距设置，且所述第二间距小于所述第一间距，其中，所述第三方向垂直于所述第二方向。
可选地，在所述第一平面内，所述第二沟槽包括多个沟槽段，在每个所述第二沟槽中，各个所述沟槽段沿着环绕所述有源区间隔地设置。
可选地，在所述第一平面内，在每个所述第二沟槽中，相邻两个所述沟槽段按照第三间距等间距设置，所述沟槽段的长度小于等于所述第二间距的五倍，且所述沟槽段的长度大于等于所述第三间距。
可选地，所述在所述第一沟槽内形成第一电阻场板结构，在所述第二沟槽内形成第二电阻场板结构，在所述外延层的终端区表面上形成第三电阻场板结构的步骤包括：
在所述第一沟槽和所述第二沟槽内分别形成沟槽场板介质层；
去除所述第一沟槽底部和所述第二沟槽底部的沟槽场板介质层；
淀积半绝缘多晶硅材料并刻蚀，所述第一沟槽中的半绝缘多晶硅材料与侧壁位置的沟槽场板介质层构成所述第一电阻场板结构，所述第二沟槽中的半绝缘多晶硅材料与侧壁位置的沟槽场板介质层构成所述第二电阻场板结构，所述外延层的终端区上残留的且与各个所述第二电阻场板结构顶部欧姆接触的半绝缘多晶硅材料构成所述第三电阻场板结构。
可选地，所述在所述外延层上形成相互独立的第一电极、第二电极及第三电极，在所述衬底的背面上形成第四电极的步骤包括：
在所述外延层上形成隔离介质层；
刻蚀所述隔离介质层，在所述外延层的有源区上形成多个第一接触孔，在所述外延层的终端区上形成相互独立的第二接触孔和第三接触孔，所述第三接触孔包围所述第二接触孔，多个所述第一接触孔一一对应暴露出多个所述第一电阻场板结构的顶部，所述第二接触孔与所述第三接触孔分别暴露出所述第三电阻场板结构两端的顶部；
在所述隔离介质层上形成第一金属层；
刻蚀所述第一金属层，形成所述第一电极、所述第二电极及所述第三电极，所述第一电极穿过所述第一接触孔与各个所述第一电阻场板结构的顶部欧姆接触，所述第二电极穿过所述第二接触孔与所述第三电阻场板结构靠近所述有源区的一端的顶部欧姆接触，所述第三电极穿过所述第三接触孔与所述第三电阻场板结构远离所述有源区的一端的顶部欧姆接触；
在所述衬底的背面上形成第二金属层，得到所述第四电极，所述第四电极通过所述衬底分别与各个所述第一电阻场板结构的底部及各个所述第二电阻场板结构的底部欧姆接触。
如上所述，本发明的高压功率半导体器件及其制造方法具有以下有益效果：
1)、在外延层的终端区中设置多个沿第一方向贯穿外延层延伸至衬底中的第二电阻场板结构，且各个第二电阻场板结构在第一平面内同心地断续环绕有源区设置，在施加电压时，各个紧耦合的第二电阻场板结构形成一个向四周开放式发散的均匀的三维电场分布，优化了终端区对有源区中空间耗尽区电荷的引导束缚效果，进而提高了整个功率半导体器件的耐压性能，且形成的三维电场存在缝隙缺口，能适当地对空间电荷进行外散，不至于让电力线过于集中，提高了终端区及整个高压功率半导体器件的结构稳定性；
2)、终端区的第二电阻场板结构与有源区的第一电阻场板结构均为第二代基于体内电阻场板的超结技术，使得有源区与终端区的工艺兼容，制造成本低，且工艺难度低；
3)、在工艺上采用了基于深槽刻蚀的现代2.5维立体加工工艺，利于结构小型化设计和高密度化设计，更适应现代集成半导体器件超越摩尔的发展方向。
附图说明
图1显示为本发明实施例一中高压功率半导体器件的结构示意图。
图2显示为本发明实施例一中高压功率半导体器件的制造方法的步骤示意图。
图3-图10显示为本发明实施例一中高压功率半导体器件的制造方法沿着图1中AA’剖线的工艺流程剖视图。
图11显示为本发明实施例一中高压功率半导体器件沿着图1中BB’剖线的结构剖视图。
附图标号说明
1—衬底，2—外延层，3—第一电阻场板结构，4—第二电阻场板结构，5—第三电阻场板结构，6—第一电极，7—第二电极，8—第三电极，9—第四电极，10—PN结终端耐压区，11—隔离介质层，12—第一金属层，13—第二金属层，00—元胞功能单元，01—等位环，02—沟槽场板介质层，03—半绝缘多晶硅材料，20—顶部介质层，a—外延层2的有源区，b—外延层2的终端区，T1—第一沟槽，T2—第二沟槽，D1—第一沟槽T1沿第三方向的尺寸(槽宽)，L1—第一沟槽T1沿第一方向的尺寸，L2—终端区不连续深槽型体内电阻场板横向所占区域尺寸，W1—相邻两个第一电阻场板结构3在第一平面内的距离(第一间距)，W2—相邻两个第二电阻场板结构4(或者第二沟槽T2)在第一平面内的最小距离(第二间距)，K1—第一接触孔，K2—第二接触孔，K3—第三接触孔，K4—第四接触孔，K5—第五接触孔，AA’、BB’、CC’—剖线。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图11。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意合理的改变，且其组件布局型态也可能更为复杂。本说明书所附图示所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。
发明人研究发现：在目前的超结结构器件或者类超结结构器件中，元胞结构的击穿相对容易，而外围终端结构设计相对更加困难，其对器件耐压性能的提升效果有限。
基于此，本发明提出一种高压功率半导体器件中基于体内电阻场板的终端耐压结构技术方案：在包围有源区的终端区中形成多个体内电阻场板结构，且各个第二电阻场板结构在第一平面内同心地断续环绕有源区设置，在施加电压时，各个紧耦合的第二电阻场板结构形成一个向四周开放式发散的均匀的三维电场分布，可以优化终端区对有源区中空间耗尽区电荷的引导束缚效果，以提高整个功率半导体器件的耐压性能，且形成的三维电场存在缝隙缺口，能适当地对空间电荷进行外散，不至于让电力线过于集中，以提高终端区及整个高压功率半导体器件的结构稳定性。
如图1所示，本发明实施例提供一种高压功率半导体器件，其包括：
衬底1，具有相对设置的正面和背面；
外延层2，设置在衬底1的正面上，其包括在第一平面内相邻设置的有源区a和终端区b，终端区b包围有源区a；
元胞功能单元00，设置在有源区a内；
多个第一电阻场板结构3，设置在外延层2的有源区a中，沿第一方向(图1中Z轴方向)贯穿外延层2延伸至所衬底1中，多个第一电阻场板结构3沿第二方向(图1中Y轴方向)在第一平面(即图1中的XY平面)内延伸；
多个第二电阻场板结构4，设置在外延层2的终端区b中，沿第一方向贯穿外延层2延伸至衬底1中，多个第二电阻场板结构4在第一平面内同心设置，且各个第二电阻场板结构4在第一平面内断续环绕有源区a设置；
第三电阻场板结构(图1中未示出)，设置在外延层2的终端区b上，且与各个第二电阻场板结构4顶部欧姆接触；
第一电极6，设置在外延层2的有源区a上，且与各个第一电阻场板结构3顶部欧姆接触；
第二电极7，设置在外延层2上有源区a与终端区b的交界处，与第三电阻场板结构5靠近有源区一侧欧姆接触；
第三电极8，设置在外延层2的终端区b远离有源区a的一侧上，与第三电阻场板结构欧姆5接触；
第四电极9，设置在衬底1的背面上，且通过衬底1分别与各个第一电阻场板结构3底部及各个第二电阻场板结构4底部欧姆接触；
其中，第一平面平行于衬底1的正面，第一方向垂直于第一平面。
详细地，如图1所示，外延层2包括在第一平面内相邻设置的有源区a和终端区b，终端区b包围有源区a。需要说明的是，图1中仅示出了完整功率半导体器件的1/4部分，剩余部分的结构与该1/4部分的结构相同。
详细地，在外延层2的元胞区a内形成有元胞功能单元00，元胞功能单元00至少包括二极管元胞功能单元、MOSFET元胞功能单元、三极管元胞功能单元、JFET元胞功能单元及IGBT元胞功能单元，在此不作限定。
其中，外延层2的杂质导电类型与衬底1的杂质导电类型可以是相同的，也可以在二者小注入情况下，是不同的杂质导电类型。
详细地，如图1所示，所述高压功率半导体器件还包括PN结终端耐压区10，PN结终端耐压区10设置在外延层2的终端区b中且位于外延层2的顶部，在第一平面内，PN结终端耐压区10包围有源区a，PN结终端耐压区10的内边缘通过金属接触孔与第二电极7连接，PN结终端耐压区10的外边缘被第三电极8包围，且各个第二电阻场板结构4均穿过PN结终端耐压区10。
其中，PN结终端耐压区10包括耐压场限环PN结终端区、RESURF型PN结终端耐压区及变掺杂型PN结终端耐压区中的至少一种，PN结终端耐压区10还可以是其他传统有效的平面PN结结构。
详细地，如图1所示，在第一平面内，各个第一电阻场板结构3沿着第三方向(图1中X轴方向)按照第一间距W1等间距设置，各个第二电阻场板结构4沿着第一方向的任意正交方向上按照第二间距W2等间距设置，且第二间距W2小于第一间距W1，其中，第三方向垂直于第二方向。
需要说明的是，终端区b里不连续的第二电阻场板结构4个数需要满足其所占横向空间L2大于等于第一电阻场板结构3在第一方向的尺寸L1。
详细地，如图1所示，在第一平面内，第二电阻场板结构4包括多个电阻场板段4a，在每个第二电阻场板结构4中，各个电阻场板段4a沿着环绕有源区a的方向一一间隔地设置并首尾相连；在第一平面内，在每个第二电阻场板结构4中，相邻两个电阻场板段4a按照第三间距W3等间距设置，电阻场板段4a的长度小于等于第二间距W2的五倍，且电阻场板段4a的长度大于等于第三间距W3。
更详细地，如图1所示，作为优选的方案，在第一平面内，沿着第一方向的任意正交方向上看去，任意相邻的两个第二电阻场板结构4中间隔的缝隙(W3对应的缝隙)相互错开，即沿类似AA’剖线、BB’剖线或CC’剖线等第一方向的正交方向上看去，相邻两个第二电阻场板结构4不同时是缝隙。
详细地，在第一平面内，第二电极7在拐角处的形状不仅限于图1所示的圆弧，还可以是1/4椭圆、切角或者直线等，而不是直角，以优化拐角处的电场分布，减小尖端放电影响。与此对应的，第三电极8在拐角处的形状也不限于图1所示的圆弧形状，也可以是椭圆、折线或者切角等，在此不作限定。
在本发明的一可选实施例中，第一电极6与第二电极7可以相差一个器件控制电压，如VDMOS的栅源电压；在本发明的另一可选实施例中，第一电极6与第二电极7等电位，实质成为一个电极，也就是说，根据器件实际布线方便，第二电极7可以和第一电极6合并。
在本发明的一可选实施例中，如同传统一维平面工艺，所述高压功率半导体器件还可以包括终端最外围的等位环(图1中未示出)，等位环设置在终端区b的外围顶部区域，与第三电极8相对应；此等位环邻近的金属接触孔距离PN结终端耐压区10的尺寸大于等于零，且等位环位于金属接触孔的右侧。
详细地，在终端区b中，多个体内深槽型的第二电阻场板结构4与其上的水平横向的第三电阻场板结构构成π型组合电阻场板结构，而水平横向设置的第三电阻场板结构的两端在器件关断时分别等效的电气连接在器件最高电压差的第二电极7和第三电极8上。
需要说明的是，无论有源区a中第一电阻场板结构3还是终端区b内断续的第二电阻场板结构4与终端区b上水平横向的第三电阻场板结构组成的组合电阻场板上电极电压差即便不是最高电压差，而是比最高电压差略小一些，并不严重影响或降低有源区a和终端区b组成的高压半导体器件最高工作电压。
同样需要说明的是，在水平横向的第三电阻场板结构存在时，终端区b与外延层2表面掺杂类型相反的PN结终端耐压区10即便不存在，有源区a和终端区b组成的高压半导体器件仍然具有较高的工作电压，虽然一般情况下不如PN结终端耐压区10存在时工作电压高。
还需说明的是，等位环位于金属接触孔左侧，甚至与PN结终端耐压区10相接或相交，并不一定引起器件击穿电压严重下降。
此外，第三电阻场板结构可以是电阻场板和金属场板的复合结构，其同时包括电阻场板和金属场板，若同时存在金属场板和电阻场板，则金属场板位于电阻场板下面，更接近外延层2的表面，并且金属场板的存在不能破坏第三电阻场板结构与第二电阻场板结构4的组合电阻场板结构。
同时，如图2所示，本发明实施例还提供一种高压功率半导体器件的制造方法，其包括步骤：
S1、提供衬底1，衬底1具有相对设置的正面和背面，并在衬底1的正面上形成外延层2，外延层2包括在第一平面内相邻设置的有源区a和终端区b，终端区b包围有源区a；
S2、在外延层2的有源区a内形成元胞功能单元；
S3、在外延层2的有源区a内形成多个第一沟槽T1，在外延层2的终端区b内形成多个第二沟槽T2，第一沟槽T1沿第一方向穿过元胞功能单元00以及外延层2进入衬底1，第二沟槽T2沿第一方向穿过外延层2进入衬底1；
S4、在第一沟槽T1内形成第一电阻场板结构3，在第二沟槽T2内形成第二电阻场板结构4，在外延层2的终端区b表面上形成第三电阻场板结构5，第三电阻场板结构5与各个第二电阻场板结构4顶部欧姆接触；
S5、在外延层2上形成相互独立的第一电极6、第二电极7及第三电极8，在衬底1的背面上形成第四电极9，第一电极6与各个第一电阻场板结构3顶部欧姆接触，第二电极7与第三电阻场板结构5靠近有源区a一侧欧姆接触，第三电极8与第三电阻场板结构5远离有源区a一侧欧姆接触，第四电极9通过衬底1分别与各个第一电阻场板结构3底部及各个第二电阻场板结构4底部欧姆接触；
其中，第一平面平行于衬底1的正面，第一方向垂直于第一平面，第一沟槽T1与第二沟槽T2由同一次工艺形成。
下面以高压二极管(即有源区a内的元胞功能单元为二极管元胞功能单元)为实施例子来说明方案的实施，并且其它能实现本发明内容特征的方式不应被认为与本方案是不同的方案。所述深槽型体内电阻场板具体形成工艺方法在我们以前的公开的专利申请文件有详细描述过，其它的工艺更是本技术领域一般技术人员所熟悉，本发明在这里将不具体描述具体深槽型体内电阻场板工艺细节，只把主要工艺方法进行合理描述，以便在实施例子中说明前述终端结构的实现必要工艺步骤及方法。以下例子描述所述工艺皆为现有成熟工艺，不做非常详细的细节描述，本行业一般技术员是理解和明白的。
在执行生产制造工艺之前，首先对高压功率半导体器件的关键尺寸及形状结构进行设计，通过计算机辅助设计，以450V有源区为二极管的耐压终端结构与器件为例，确定有源区a里相邻两个第一电阻场板结构3之间沿着第三方向的第一间距W1选取为5μm，第一电阻场板结构3沿第一方向的尺寸(或者深度)L1取为27μm，第一电阻场板结构3的宽度为1μm；根据计算机辅助设计结果，准备好N+高掺杂半导体衬底材料1(即衬底1)及其上相同导电类型的N-外延片(即外延层2)，外延层2的电阻率选2～4Ω·cm，掺杂浓度选取为1.1～2.2×1015cm-2，外延层2的厚度25μm，略小于前述深槽型体内电阻场板的深度L1，以满足深槽型体内电阻场板底部进入衬底1中的要求，有源区a这部分结构可以参考计算机辅助设计验证确定，最终通过实际工艺实验修正。
在有源区深槽型体内电阻场板结构计算机辅助设计近似后，以有源区深槽型体内电阻场板结构参数为参考，确定终端区不连续深槽型体内电阻场板间距W2为4.5μm，终端区不连续深槽型体内电阻场板横向所占区域尺寸L2为50μm，近似为深槽型体内电阻场板的深度L1的2倍，PN结终端耐压区10向右超出终端区最右一个不连续深槽型体内电阻场板的距离为2μm，PN结终端耐压区10距离等位环邻近的金属接触孔的尺寸为12μm。同时，终端区不连续深槽型体内电阻场板的缝隙尺寸W3取为1.5μm～2μm，终端区不连续深深槽型体内电阻场板连续部分的长度(即为电阻场板段4a在第一平面内的长度)为6.4μm，是W2的1.6倍，小于W2的5倍，大于体内电阻场板的缝隙尺寸W3的1.5μm(见图1)。
在上述高压功率半导体器件的几何尺寸确定后进行后续工艺制备。
详细地，如图3所示，在步骤S1中，提供衬底1作为器件的漏极区，其为N型掺杂的半导体材料(如硅、碳化硅、砷化镓等)；在衬底1上形成外延层2，作为器件的漂移区，外延层2同样为N型掺杂的半导体材料。其中，衬底1为重掺杂，外延层2为轻掺杂；外延层2的厚度可视情况灵活设计。
更详细地，如图3所示，外延层2包括在第一平面内相邻设置的元胞区a和终端区b，终端区b包围元胞区a。需要说明的是，图3中仅示出了完整功率半导体器件的1/4部分，剩余部分的结构与该1/4部分的结构相同。
详细地，在步骤S1与步骤S2之间，所述功率半导体器件的制造方法还包括步骤：采用行业通行方法在外延层2上形成光刻对位标识，便于后续工艺步骤的对准。
详细地，如图3所示，在步骤S1与步骤S2之间，所述功率半导体器件的制造方法还包括步骤：采用通用工艺对外延层2的顶部进行氧化获得顶部介质层20，如950℃湿氧化20分钟，获得约60nm±10nm厚的顶部介质层20。
详细地，如图3所示，在步骤S2中，在外延层2的有源区a内形成元胞功能单元00，因为是简单二极管为例子说明本发明技术方案，可以简单进行器件功能有源区a光刻，带光刻胶进行硼注入，注入条件为100Kev，5×1014cm-2。
详细地，如图3所示，在步骤S2中，同时在外延层2的终端区b内形成PN结终端耐压区10，本发明实施例中，PN结终端耐压区10采用RESURF掺杂，对RESURF掺杂区光刻，使用光刻胶做屏蔽掩膜，做硼离子注入，(2～5)×1012cm-2，170kev，形成RESURF掺杂区，也就是PN结终端耐压区10。
详细地，在步骤S2中，而后在惰性气体的保护下进行离子扩散，以进行杂质扩散与激活，如1050℃、90min的离子扩散，在外延层2的有源区a内形成元胞功能单元00，在外延层2的终端区b内形成PN结终端耐压区10。
其中，在有源区a中形成的元胞功能单元00可以是二极管元胞功能单元、MOSFET元胞功能单元、少子小注入的三极管元胞功能单元及IGBT元胞功能单元等(IGBT时，衬底至少部分是P型掺杂)，在此不作限定。
详细地，如图3所示，在步骤S2与步骤S3之间，所述功率半导体器件的制造方法还包括步骤：在外延层2的终端区b的外边缘，进行等位环光刻，使用光刻胶做屏蔽掩膜，做磷离子注入，5×1015cm-2，170kev，形成等位环01，等位环01与PN结终端耐压区10间隔设置。
详细地，如图4所示，在步骤S2与步骤S3之间，所述功率半导体器件的制造方法还包括步骤：采用低压力化学气相沉积工艺(LPCV)淀积一层800nm～900nm的二氧化硅，增加顶部介质层20的厚度，用做后续深槽刻蚀及深槽底部氧化层刻蚀掩蔽层。
详细地，如图4所示，在步骤S3中，在外延层2的有源区a内形成多个第一沟槽T1，在外延层2的终端区b内形成多个第二沟槽T2，在外延层2的元胞区a内形成多个第一沟槽T1，在外延层2的终端区b内形成多个第二沟槽T2，第一沟槽T1沿第一方向穿过元胞功能单元00以及外延层2进入衬底1，第二沟槽T2沿第一方向穿过外延层2进入衬底1。
更详细地，如图4所示，使用光刻机和对应光刻板曝光出第一电阻场板结构3和第二电阻场板结构4的位置，再采用干法刻蚀工艺依次刻蚀顶部介质层20、外延层2及衬底1，同时形成第一沟槽T1和第二沟槽T2，第一沟槽T1(或者第二沟槽T2)垂直进入外延层2及衬底1的深度L1为27μm，槽宽D1为0.8～1.2μm。
更详细地，如图4所示，在第一平面内，多个第一沟槽T1沿第二方向在第一平面内延伸，且多个第一沟槽T1沿着第三方向按照第一间距W1等间距设置，各个第二沟槽T2在第一平面内同心地断续环绕有源区a设置，各个第二沟槽T2沿着第一方向的任意正交方向上按照第二间距W2等间距设置，且第二间距W2小于第一间距W1，其中，第三方向垂直于第二方向。
更详细地，如图4所示，有源区a里相邻两个第一沟槽T1之间沿着第三方向的第一间距W1选取为5μm；有源区a周边的终端区b中相邻两个第二沟槽T2之间的最小距离W2选取为5μm的90％，即4.5μm。即W1>W2。
进一步地，参考图1，在第一平面内，第二沟槽T2包括多个沟槽段4a，在每个第二沟槽T2中，各个沟槽段4a沿着环绕有源区a的方向一一间隔地设置，并首尾相连构成一个断续的虚线环。
更详细地，参考图1，在第一平面内，在每个第二沟槽T2中，相邻两个沟槽段4a按照第三间距W3等间距设置，沟槽段4a在第一平面内的长度小于等于第二间距W2的五倍，且沟槽段4a的长度大于等于第三间距W3。
更详细地，参考图1，作为优选的方案，在第一平面内，沿着第一方向的任意正交方向上看去，任意相邻的两个第二沟槽T2中沟槽段4a间隔的缝隙相互错开。
详细地，如图5-图7所示，在第一沟槽T1内形成第一电阻场板结构3，在第二沟槽T2内形成第二电阻场板结构4，在外延层2的终端区b上形成第三电阻场板结构5的步骤S4包括：
S41、如图5所示，在第一沟槽T1和第二沟槽T2内分别形成沟槽场板介质层02；
S42、如图6所示，去除第一沟槽T1底部和第二沟槽T2底部的沟槽场板介质层02；
S43、如图7所示，淀积半绝缘多晶硅材料03并刻蚀，第一沟槽T1中的半绝缘多晶硅材料03与侧壁位置的沟槽场板介质层02构成第一电阻场板结构3，第二沟槽T2中的半绝缘多晶硅材料03与侧壁位置的沟槽场板介质层02构成第二电阻场板结构4，外延层2的终端区b上残留的且与各个第二电阻场板结构4顶部欧姆接触的半绝缘多晶硅材料03构成第三电阻场板结构5。
更详细地，如图5所示，在步骤S41中，采用通用的热氧化工艺对第一沟槽T1和第二沟槽T2的底部及侧壁进行氧化，获得沟槽场板介质层02，如950℃、90min的湿氧化，获得约200nm±10nm厚的沟槽场板介质层02。
更详细地，如图6所示，在步骤S42中，采用各向异性的干法刻蚀去除第一沟槽T1和第二沟槽T2底部的沟槽场板介质层02，但保留第一沟槽T1和第二沟槽T2侧壁的沟槽场板介质层02。
更详细地，如图7所示，在步骤S43中，向第一沟槽T1和第二沟槽T2中填充半绝缘多晶硅材料03，如采用低压化学气相沉积工艺，沉积厚度为1.2μm±0.1μm；对半绝缘多晶硅材料03进行选择性刻蚀，保留第一沟槽T1和第二沟槽T2中的半绝缘多晶硅材料03，形成第一电阻场板结构3和第二电阻场板结构4，并使用光刻版把终端区b中第二电极7及第三电极8之间的表面半绝缘多晶硅材料03保留下来不被反向刻蚀掉，形成第三电阻场板结构5。
详细地，如图7所示，第三电阻场板结构5水平横向设置在外延层2的终端区b表面上，且第三电阻场板结构5与各个第二电阻场板结构4顶部欧姆接触。
需要说明的是，第三电阻场板结构5可以是电阻场板和金属场板的复合结构，其同时包括电阻场板和金属场板，若同时存在金属场板和电阻场板，则金属场板位于电阻场板下面，更接近外延层2的表面，详情可参考现有技术，在此不再赘述。
详细地，如图8-图10所示，在外延层2上形成相互独立的第一电极6、第二电极7及第三电极8，在衬底1的背面上形成第四电极9的步骤S5包括：
S51、如图8所示，在外延层2上形成隔离介质层11；
S52、如图8所示，刻蚀隔离介质层11，在外延层2的有源区a上形成多个第一接触孔K1，在外延层2的终端区b上形成相互独立的第二接触孔K2和第三接触孔K3，第三接触孔K3包围第二接触孔K2，多个第一接触孔K1一一对应暴露出多个第一电阻场板结构3的顶部，第二接触孔K2与第三接触孔K3分别暴露出第三电阻场板结构5的顶部；
S53、如图9所示，在隔离介质层11上形成第一金属层12；
S54、如图9所示，刻蚀第一金属层12，形成第一电极6、第二电极7及第三电极8，第一电极6穿过第一接触孔K1与各个第一电阻场板结构3的顶部欧姆接触，第二电极7穿过第二接触孔K2与第三电阻场板结构5靠近有源区a的一端的顶部欧姆接触，第三电极8穿过第三接触孔K3与第三电阻场板结构5远离有源区a的一端的顶部欧姆接触；
S55、如图10所示，在衬底1的背面上形成第二金属层13，得到第四电极9，第四电极9通过衬底1分别与各个第一电阻场板结构3的底部及各个第二电阻场板结构4的底部欧姆接触。
更详细地，如图8所示，在步骤S52中，刻蚀隔离介质层11及部分区域的顶部介质层20，在外延层2的有源区a上形成多个第一接触孔K1，在外延层2的终端区b上形成相互独立的第二接触孔K2和第三接触孔K3，第三接触孔K3包围第二接触孔K2，多个第一接触孔K1一一对应暴露出多个第一电阻场板结构3的顶部，第二接触孔K2与第三接触孔K3分别暴露出第三电阻场板结构5的顶部，同时，在外延层2的终端区b上形成暴露出PN结终端耐压区10的第四接触孔K4，以及暴露出等位环01的第五接触孔K5。
其中，各个第一接触孔K1沿第二方向在第一平面内延伸，且各个第一接触孔K1沿第三方向在第一平面内间隔设置。
更详细地，如图9所示，在步骤S54中，刻蚀第一金属层12，形成第一电极6、第二电极7及第三电极8，第一电极6穿过第一接触孔K1与各个第一电阻场板结构3的顶部欧姆接触，第二电极7穿过第二接触孔K2与第三电阻场板结构5靠近有源区a的一端的顶部欧姆接触，第二电极7还穿过第四接触孔K4与PN结终端耐压区10欧姆接触，第三电极8穿过第三接触孔K3与第三电阻场板结构5远离有源区a的一端的顶部欧姆接触，第三电极8还穿过第五接触孔K5与等位环01欧姆接触。
更详细地，如图10所示，在步骤S55中，先对衬底1的背面进行减薄处理，后在衬底1的背面上形成第二金属层13，得到第四电极9，第四电极9通过衬底1分别与各个第一电阻场板结构3的底部及各个第二电阻场板结构4的底部欧姆接触。
最终，得到如图10或者图1所示的高压功率半导体器件，本发明的高压功率半导体器件，在外延层2的终端区b中设置多个沿第一方向贯穿外延层2延伸至衬底`中的第二电阻场板结构4，且各个第二电阻场板结构4在第一平面内同心地断续(不连续)环绕有源区a设置，各个第二电阻场板结构4与其上的第三电阻场板结构5构成π型组合电阻场板结构，在施加电压时，各个紧耦合的第二电阻场板结构4形成一个向四周开放式发散的均匀的三维电场分布，优化了终端区对有源区中空间耗尽区电荷的引导束缚效果，进而提高了整个功率半导体器件的耐压性能，且形成的三维电场存在缝隙缺口，能适当地对空间电荷进行外散，不至于让电力线过于集中，提高了终端区及整个高压功率半导体器件的结构稳定性；终端区b内的第二电阻场板结构4、第三电阻场板结构5与有源区a内的第一电阻场板结构3均为第二代基于体内电阻场板的超结技术，使得有源区a与终端区b的工艺兼容，制造成本低，且工艺难度低；在工艺上采用了基于深槽刻蚀的现代2.5维立体加工工艺，利于结构小型化设计和高密度化设计，更适应现代集成半导体器件超越摩尔的发展方向。在本发明的一可选实施例中，采用本发明的技术方案制作高压二极管结构，采用3.6Ω·cm的N型漂移区材料、27μm深槽型体内电阻场板结构实现了500V的击穿电压。
其中，如图10所示的为高压功率半导体器件沿着图1中AA’剖线的结构剖视图，其在终端区b中横跨展示了所有的第二电阻场板结构4，然而由于沿着第一方向的任意正交方向(如图1中AA’剖线、BB’剖线或者CC’剖线)上看去，任意相邻的两个第二沟槽T2中沟槽段4a间隔的缝隙相互错开，使得高压功率半导体器件沿着图1中BB’剖线的结构剖视图如图11所示，其在终端区b中仅仅横跨展示部分第二电阻场板结构4。
需要说明的是，上述步骤只是实现深槽型体内电阻场板高压功率半导体器件技术方案的一种顺序，其它的可以同样实现类似结构及其自带功能的顺序也是可行的，例如形成第一电阻场板结构3、第二电阻场板结构4及第三电阻场板结构5的形成步骤S3-S4可以与步骤S2交换顺序，其它步骤基本不改变也能获得类似结构与效果，不仅仅如此，工艺具体参数及顺序还有其它可以多至无数种具体实施顺序及其组合可以获得几乎相同的结构及功能，这里就不一一枚举了。此外，上述实施例的步骤中省略了众所周知的、明显的行业通用清洗等简单过程与条件，这对于本领域的一般技术人员是周知的，这里不再具体详细进行说明。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (14)

1.一种高压功率半导体器件，其特征在于，包括：
衬底，具有相对设置的正面和背面；
外延层，设置在所述衬底的正面上，其包括在第一平面内相邻设置的有源区和终端区，所述终端区包围所述有源区；
元胞功能单元，设置在所述有源区内；
多个第一电阻场板结构，设置在所述外延层的有源区中，沿第一方向贯穿所述外延层延伸至所述衬底中，多个所述第一电阻场板结构沿第二方向在所述第一平面内延伸；
多个第二电阻场板结构，设置在所述外延层的终端区中，沿第一方向贯穿所述外延层延伸至所述衬底中，多个所述第二电阻场板结构在所述第一平面内同心设置，且各个所述第二电阻场板结构在所述第一平面内断续环绕所述有源区设置；
第三电阻场板结构，设置在所述外延层的终端区上，且与各个所述第二电阻场板结构顶部欧姆接触；
第一电极，设置在所述外延层的有源区上，且与各个所述第一电阻场板结构顶部欧姆接触；
第二电极，设置在所述外延层上所述有源区与所述终端区的交界处，与所述第三电阻场板结构靠近所述有源区一侧欧姆接触；
第三电极，设置在所述外延层的终端区远离所述有源区的一侧上，与所述第三电阻场板结构欧姆接触；
第四电极，设置在所述衬底的背面上，且通过所述衬底分别与各个所述第一电阻场板结构底部及各个所述第二电阻场板结构底部欧姆接触；
其中，所述第一平面平行于所述衬底的正面，所述第一方向垂直于所述第一平面。
2.根据权利要求1所述的高压功率半导体器件，其特征在于，在所述第一平面内，各个所述第一电阻场板结构沿着第三方向按照第一间距等间距设置，各个所述第二电阻场板结构沿着所述第一方向的任意正交方向上按照第二间距等间距设置，且所述第二间距小于所述第一间距，其中，所述第三方向垂直于所述第二方向。
3.根据权利要求2所述的高压功率半导体器件，其特征在于，在所述第一平面内，所述第二电阻场板结构包括多个电阻场板段，在每个所述第二电阻场板结构中，各个所述电阻场板段沿着环绕所述有源区间隔地设置。
4.根据权利要求3所述的高压功率半导体器件，其特征在于，在所述第一平面内，在每个所述第二电阻场板结构中，相邻两个所述电阻场板段按照第三间距等间距设置，所述电阻场板段的长度小于等于所述第二间距的五倍，且所述电阻场板段的长度大于等于所述第三间距。
5.根据权利要求4所述的高压功率半导体器件，其特征在于，所述高压功率半导体器件还包括PN结终端耐压区，所述PN结终端耐压区设置在所述外延层的终端区中且位于所述外延层的顶部，在所述第一平面内，PN结终端耐压区包围所述有源区，所述PN结终端耐压区的内边缘通过金属接触孔与所述第二电极连接，所述PN结终端耐压区的外边缘被所述第三电极包围，且各个所述第二电阻场板结构均穿过所述PN结终端耐压区。
6.根据权利要求5所述的高压功率半导体器件，其特征在于，所述PN结终端耐压区包括场限环PN结终端区、RESURF型PN结终端耐压区及变掺杂型PN结终端耐压区中的至少一种。
7.根据权利要求1-6中任一项所述的高压功率半导体器件，其特征在于，所述元胞功能单元至少包括：二极管元胞功能单元、MOSFET元胞功能单元、三极管元胞功能单元、JFET元胞功能单元及IGBT元胞功能单元。
8.一种高压功率半导体器件的制造方法，其特征在于，包括步骤：
提供衬底，所述衬底具有相对设置的正面和背面，并在所述衬底的正面上形成外延层，所述外延层包括在第一平面内相邻设置的有源区和终端区，所述终端区包围所述有源区；
在所述外延层的有源区内形成元胞功能单元；
在所述外延层的有源区内形成多个第一沟槽，在所述外延层的终端区内形成多个第二沟槽，所述第一沟槽沿第一方向穿过所述元胞功能单元及所述外延层进入所述衬底，所述第二沟槽沿所述第一方向穿过所述外延层进入所述衬底；
在所述第一沟槽内形成第一电阻场板结构，在所述第二沟槽内形成第二电阻场板结构，在所述外延层的终端区表面上形成第三电阻场板结构，所述第三电阻场板结构与各个所述第二电阻场板结构顶部欧姆接触；
在所述外延层上形成相互独立的第一电极、第二电极及第三电极，在所述衬底的背面上形成第四电极，所述第一电极与各个所述第一电阻场板结构顶部欧姆接触，所述第二电极与所述第三电阻场板结构靠近所述有源区一侧欧姆接触，所述第三电极与所述第三电阻场板结构远离所述有源区一侧欧姆接触，所述第四电极通过所述衬底分别与各个所述第一电阻场板结构底部及各个所述第二电阻场板结构底部欧姆接触；
其中，所述第一平面平行于所述衬底的正面，所述第一方向垂直于所述第一平面，所述第一沟槽与所述第二沟槽由同一次工艺形成。
9.根据权利要8所述的高压功率半导体器件的制造方法，其特征在于，在提供所述衬底并形成所述外延层之后，在形成所述第一沟槽和所述第二沟槽之前，所述功率半导体器件的制造方法还包括步骤：
在所述外延层的终端区中形成PN结终端耐压区，在所述第一平面内，所述PN结终端耐压区包围所述有源区。
10.根据权利要求9所述的高压功率半导体器件的制造方法，其特征在于，在所述第一平面内，各个所述第一沟槽沿第二方向在所述第一平面内延伸，且各个所述第一沟槽沿着第三方向按照第一间距等间距设置，各个所述第二沟槽在所述第一平面内同心地断续环绕所述有源区设置，各个所述第二沟槽沿着所述第一方向的任意正交方向上按照第二间距等间距设置，且所述第二间距小于所述第一间距，其中，所述第三方向垂直于所述第二方向。
11.根据权利要求10所述的高压功率半导体器件的制造方法，其特征在于，在所述第一平面内，所述第二沟槽包括多个沟槽段，在每个所述第二沟槽中，各个所述沟槽段沿着环绕所述有源区间隔地设置。
12.根据权利要求10所述的高压功率半导体器件的制造方法，其特征在于，在所述第一平面内，在每个所述第二沟槽中，相邻两个所述沟槽段按照第三间距等间距设置，所述沟槽段的长度小于等于所述第二间距的五倍，且所述沟槽段的长度大于等于所述第三间距。
13.根据权利要10所述的高压功率半导体器件的制造方法，其特征在于，所述在所述第一沟槽内形成第一电阻场板结构，在所述第二沟槽内形成第二电阻场板结构，在所述外延层的终端区表面上形成第三电阻场板结构的步骤包括：
在所述第一沟槽和所述第二沟槽内分别形成沟槽场板介质层；
去除所述第一沟槽底部和所述第二沟槽底部的沟槽场板介质层；
淀积半绝缘多晶硅材料并刻蚀，所述第一沟槽中的半绝缘多晶硅材料与侧壁位置的沟槽场板介质层构成所述第一电阻场板结构，所述第二沟槽中的半绝缘多晶硅材料与侧壁位置的沟槽场板介质层构成所述第二电阻场板结构，所述外延层的终端区上残留的且与各个所述第二电阻场板结构顶部欧姆接触的半绝缘多晶硅材料构成所述第三电阻场板结构。
14.根据权利要求13所述的高压功率半导体器件的制造方法，其特征在于，所述在所述外延层上形成相互独立的第一电极、第二电极及第三电极，在所述衬底的背面上形成第四电极的步骤包括：
在所述外延层上形成隔离介质层；
刻蚀所述隔离介质层，在所述外延层的有源区上形成多个第一接触孔，在所述外延层的终端区上形成相互独立的第二接触孔和第三接触孔，所述第三接触孔包围所述第二接触孔，多个所述第一接触孔一一对应暴露出多个所述第一电阻场板结构的顶部，所述第二接触孔与所述第三接触孔分别暴露出所述第三电阻场板结构两端的顶部；
在所述隔离介质层上形成第一金属层；
刻蚀所述第一金属层，形成所述第一电极、所述第二电极及所述第三电极，所述第一电极穿过所述第一接触孔与各个所述第一电阻场板结构的顶部欧姆接触，所述第二电极穿过所述第二接触孔与所述第三电阻场板结构靠近所述有源区的一端的顶部欧姆接触，所述第三电极穿过所述第三接触孔与所述第三电阻场板结构远离所述有源区的一端的顶部欧姆接触；
在所述衬底的背面上形成第二金属层，得到所述第四电极，所述第四电极通过所述衬底分别与各个所述第一电阻场板结构的底部及各个所述第二电阻场板结构的底部欧姆接触。
CN202211028299.2A 2022-08-25 2022-08-25 高压功率半导体器件及其制造方法 Active CN115295627B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202211028299.2A CN115295627B (zh) 2022-08-25 2022-08-25 高压功率半导体器件及其制造方法
PCT/CN2023/089680 WO2024041001A1 (zh) 2022-08-25 2023-04-21 高压功率半导体器件及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202211028299.2A CN115295627B (zh) 2022-08-25 2022-08-25 高压功率半导体器件及其制造方法

Publications (2)

Publication Number Publication Date
CN115295627A true CN115295627A (zh) 2022-11-04
CN115295627B CN115295627B (zh) 2023-09-05

Family

ID=83832408

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202211028299.2A Active CN115295627B (zh) 2022-08-25 2022-08-25 高压功率半导体器件及其制造方法

Country Status (2)

Country Link
CN (1) CN115295627B (zh)
WO (1) WO2024041001A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024041001A1 (zh) * 2022-08-25 2024-02-29 中国电子科技集团公司第二十四研究所 高压功率半导体器件及其制造方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020134998A1 (en) * 2001-02-15 2002-09-26 Koninklijke Philips Electronics N.V. Semiconductor devices and their peripheral termination
US20110163409A1 (en) * 2010-01-05 2011-07-07 C/O Fuji Electric Systems Co., Ltd Semiconductor device
CN202616220U (zh) * 2012-04-28 2012-12-19 东南大学 一种基于绝缘体上硅的高压隔离结构
CN104716192A (zh) * 2015-03-31 2015-06-17 无锡新洁能股份有限公司 利用电荷耦合实现耐压的功率mos器件及其制备方法
CN211265483U (zh) * 2019-12-18 2020-08-14 无锡新洁能股份有限公司 一种功率半导体器件
CN112349785A (zh) * 2020-11-06 2021-02-09 中国电子科技集团公司第二十四研究所 电阻场板电导调制场效应mos器件及其制备方法
CN114068331A (zh) * 2022-01-12 2022-02-18 南京华瑞微集成电路有限公司 一种提高bv稳定性的sgt终端结构及其制备方法
CN114335164A (zh) * 2022-01-17 2022-04-12 中国电子科技集团公司第二十四研究所 功率半导体器件及其制造方法
CN114823873A (zh) * 2022-04-28 2022-07-29 电子科技大学 一种超结功率器件终端结构

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111668287A (zh) * 2019-03-05 2020-09-15 恒泰柯半导体（上海）有限公司 一种优化的深沟道半导体器件终端
CN114464667A (zh) * 2021-12-27 2022-05-10 龙腾半导体股份有限公司 一种可优化终端电场的屏蔽栅沟槽mosfet结构及其制造方法
CN115295627B (zh) * 2022-08-25 2023-09-05 中国电子科技集团公司第二十四研究所 高压功率半导体器件及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020134998A1 (en) * 2001-02-15 2002-09-26 Koninklijke Philips Electronics N.V. Semiconductor devices and their peripheral termination
US20110163409A1 (en) * 2010-01-05 2011-07-07 C/O Fuji Electric Systems Co., Ltd Semiconductor device
CN202616220U (zh) * 2012-04-28 2012-12-19 东南大学 一种基于绝缘体上硅的高压隔离结构
CN104716192A (zh) * 2015-03-31 2015-06-17 无锡新洁能股份有限公司 利用电荷耦合实现耐压的功率mos器件及其制备方法
CN211265483U (zh) * 2019-12-18 2020-08-14 无锡新洁能股份有限公司 一种功率半导体器件
CN112349785A (zh) * 2020-11-06 2021-02-09 中国电子科技集团公司第二十四研究所 电阻场板电导调制场效应mos器件及其制备方法
CN114068331A (zh) * 2022-01-12 2022-02-18 南京华瑞微集成电路有限公司 一种提高bv稳定性的sgt终端结构及其制备方法
CN114335164A (zh) * 2022-01-17 2022-04-12 中国电子科技集团公司第二十四研究所 功率半导体器件及其制造方法
CN114823873A (zh) * 2022-04-28 2022-07-29 电子科技大学 一种超结功率器件终端结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2024041001A1 (zh) * 2022-08-25 2024-02-29 中国电子科技集团公司第二十四研究所 高压功率半导体器件及其制造方法

Also Published As

Publication number Publication date
CN115295627B (zh) 2023-09-05
WO2024041001A1 (zh) 2024-02-29

Similar Documents

Publication Publication Date Title
US9559195B2 (en) Semiconductor device
CN102412260B (zh) 超级结半导体器件的终端保护结构及制作方法
US6498368B2 (en) Power semiconductor device
US8344457B2 (en) Insulated-gate semiconductor device with protection diode
US10861965B2 (en) Power MOSFET with an integrated pseudo-Schottky diode in source contact trench
US11482601B2 (en) Methods of manufacture of termination for vertical trench shielded devices
US9236431B2 (en) Semiconductor device and termination region structure thereof
US20120025262A1 (en) MOS Type Semiconductor Device and Method of Manufacturing Same
US11749750B2 (en) Split-gate trench MOSFET
US10141397B2 (en) Semiconductor device and method of manufacturing the same
CN115295627B (zh) 高压功率半导体器件及其制造方法
KR20150032799A (ko) 반도체장치
EP2421044A1 (en) Edge Termination Region for Semiconductor Device
CN114335164A (zh) 功率半导体器件及其制造方法
CN113809145A (zh) 窄台面绝缘栅双极型晶体管器件及形成方法
CN107369710B (zh) 栅控二极管及其形成方法
CN112750897A (zh) 沟槽型场效应晶体管结构及其制备方法
CN114023648B (zh) 沟槽栅半导体器件的制造方法
JP6271157B2 (ja) 半導体装置
US20240030339A1 (en) Termination structure
CN216311792U (zh) 分立栅极沟槽mosfet的布局架构
WO2023127253A1 (ja) 半導体装置
CN116314250A (zh) Sgt功率器件
TW202249294A (zh) 用於功率ｍｏｓｆｅｔ之屏蔽接觸件佈局
CN117099208A (zh) 用于功率mosfet的屏蔽接触件布局

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant