CN216311792U - 分立栅极沟槽mosfet的布局架构 - Google Patents

Abstract

本申请公开一种屏蔽栅极沟槽MOSFET的布局架构，包括：第一极性高度掺杂衬底与其上生长的第一极性的外延层；形成在所述外延层中的多个条形沟槽，所述多个条形沟槽包括：位于有源区中且为平行的多个有源栅极沟槽；环绕于所述有源区外围且与部分有源栅极沟槽形成间隔连接的终端沟槽，与环设于终端沟槽外的沟槽保护环。其中，终端沟槽与不连接的有源栅极沟槽的外缘，形成相等台面宽度。

Description

分立栅极沟槽MOSFET的布局架构

技术领域

本申请涉及半导体制造领域，且更具体地说涉及分立栅极沟槽MOSFET的布局架构。

背景技术

对于栅屏蔽沟槽MOSFET(Gate Shielded Trench MOSFET，又称分立栅极沟槽MOSFET，SGT MOSFET)。SGT MOSFET是否能被成功的设计与制作，关键点在于终端区设计，因为漏极到源极击穿电压(BVdss)主要降在SGT MOSFET的台面区(MESA Region)。

现行的设计中，有源区(Active Area)的沟槽端与终端区(Termination Area)的沟槽是断开的，为了保持有源沟槽和终端沟槽之间区域的电荷平衡，必须给出一个间隙。这个间隙是SGT MOSFET击穿电压BVdss的一个关键参数，间距由外延层(Epi)掺杂浓度决定。任何外延层(Epi)掺杂浓度的变化都会引起终端区的击穿电压BVdss的变化，使SGT MOSFET的击穿电压BVdss不稳定。原则上，全电荷平衡的SGT MOSFET，制作中，终端区沟槽的间隙距离会有一定程度影响有源区沟槽末端与终端区沟槽之间电荷分布，此等间隙距离一般小于相互平行的终端区沟槽与有源区沟槽之间的间隙距离。但沟槽间距的精准度在SGT MOSFET制作工艺上是困难度非常高的，尤其是终端区沟槽在转角部分的设计，很难作到实质需求的间隙，这就会造成制作出来的器件功能不稳定，造成击穿电压BVdss的适用范围缩小或下降，再加上掺杂浓度变化问题，极可能使得制造出来的SGT MOSFET不符合设计者需求的击穿电压BVdss范围，造成器件不工作或是无法使用在实质需求电路的情形。

实用新型内容

本申请公开一种具有分立栅极沟槽MOSFET的布局架构，包括：高度掺杂衬底，其包含第一极性；包含所述第一极性的外延层，其在所述高度掺杂衬底上生长；形成在所述外延层中的多个条形沟槽，所述多个条形沟槽包括：位于有源区且为平行设置的多个有源栅极沟槽，所述有源栅极沟槽中设置有栅极多晶硅与屏蔽多晶硅；环绕于所述有源区外围且设置于终端区的终端沟槽，所述终端沟槽内设置有多晶硅，所述终端沟槽在不与所述多个有源栅极沟槽为平行的方向上，间隔的与所述多个有源栅极沟槽的部分沟槽连接，且与不连接所述多个有源栅极沟槽的部分沟槽的外缘形成相同的台面宽度；多个沟槽保护环，环绕于所述有源区外围且设置于终端区，所述多个沟槽保护环的沟槽内设置有多晶硅。

可选的，所述终端沟槽与所述多个有源栅极沟槽的部分沟槽连接，其延伸形状为波纹形状。

可选的，所述多个沟槽保护环的一个或多个，与所述终端沟槽为形状等同或相似。

可选的，所述多个沟槽保护环邻近所述终端沟槽的一者与所述终端沟槽之间形成第一台面宽度，所述第一台面宽度与所述台面宽度为相同或相异。

可选的，所述多个沟槽保护环之间形成第二台面宽度，所述第二台面宽度与所述台面宽度为相同或相异。

可选的，布局架构包括在所述多个条形沟槽上方的氧化物覆盖层。

可选的，布局架构包括在所述氧化物覆盖层上并且穿过所述氧化物覆盖层中的蚀刻沟的源极金属。

可选的，所述源极金属设置于所述有源区与所述终端区。

可选的，所述源极金属设置于所述有源栅极沟槽与所述终端沟槽上方，未覆盖于所述多个沟槽保护环上方以使所述多个沟槽保护环形成浮动环结构。

可选的，所述多个沟槽保护环的沟槽底部皆植入包括第二极性的沟槽底植入物。

可选的，所述源极金属电性连接至所述浮动环结构的多晶硅层。

可选的，所述高度掺杂衬底与所述外延层为N型掺杂；所述源极区为N型掺杂；所述沟槽底植入物为P型掺杂；所述栅极多晶硅与所述屏蔽多晶硅分别通过重砷掺杂多晶硅和/或重磷掺杂多晶硅形成。

可选的，通道截断沟槽设置于所述终端区的外围，所述多个沟槽保护环位于所述有源区与所述通道截断沟槽之间。

可选的，所述终端沟槽内的多晶硅，与连接所述终端沟槽的所述多个有源栅极沟槽的栅极多晶硅，两者为电性连接。

可选的，所述有源栅极沟槽的末端延伸至所述终端区范围，以连接所述终端沟槽的沟槽，通过部分的所述有源栅极沟槽的末端与所述终端沟槽连接，以均匀所述终端区的电荷分布，消除所述终端区的电荷不平衡。

可选的，所述分立栅极沟槽MOSFET为全电荷平衡，所述沟槽保护环为所述分立栅极沟槽MOSFET提供饱和漏极电流(Idss)的泄漏减少，所述分立栅极沟槽MOSFET在反向偏置的漏极到源极击穿电压(BVdss)击穿期间，所述沟槽保护环的沟槽底部仍有部分电压降。

可选的，所述分立栅极沟槽MOSFET形成的晶体管结构为全电荷平衡的分立栅极沟槽金属氧化物半导体场效应晶体管，其漏源击穿电压范围界于60V至300V。

本申请适用于完全电荷平衡的SGT MOSFET，于终端区设计波纹型沟槽，这种波纹形状的设计，可以让终端沟槽与不连接所述多个有源栅极沟槽的部分沟槽(即是断开未连接者)，在转角部位的台面宽度(MESAWidth)仍能保持相同，保持有源区与终端区的电荷平衡，避免SGT MOSFET的击穿电压BVdss不稳定，亦减少击穿电压BVdss落在终端区的沟槽底部。更进一步的，通过所述有源栅极沟槽的末端连接至所述终端区的所述终端沟槽，以均匀所述终端区的电荷分布，更有效的消除所述终端区的电荷不平衡。

本申请的某些实施例具有除上文所提及的那些之外或代替上文所提及的那些的其它步骤或元件。通过参考附图阅读以下详细描述，这些步骤或元件对于所属领域的技术人员将变得显而易见。

附图说明

图1是本申请的实施例中的屏蔽栅极沟槽MOSFET的俯视平面图。

图2与图3是展示本申请的替代实施例中的就图1的部分A的俯视平面图的示例。

图4为本申请各沟槽之间的间距关系示意图。

图5是表示的图3中截面线A-A’的屏蔽栅极沟槽MOSFET的示范性横截面。

图6为图5的沟槽保护环结构的替代示例图。

图7为图6的沟槽保护环结构的替代示例图。

图8与图9为图6与图7的沟槽保护环结构的替代示例图。

图10为本申请的屏蔽栅极沟槽MOSFET边界示意图。

具体实施方式

以充分细节描述以下实施例以使所属领域的技术人员能够制作和使用本申请。应理解，基于本公开，其它实施例将为明显的，且在不脱离本申请的范围的情况下可做出系统、过程或机械的改变。

在以下描述中，给出许多具体细节以提供对本申请的彻底理解。然而，很明显，可在没有这些具体细节的情况下实践本申请。为了避免混淆本申请，未详细公开一些众所周知的电路、系统配置和过程步骤。同样地，展示系统的实施例的图式是半图解的且不按比例绘制，且特别地，尺寸中的一些是为了呈现的清晰性且在绘制的图式中放大展示。在出于其清楚且易于说明、描述和理解起见，公开且描述具有共同的一些特征的多个实施例的情况下，将通常用相似附图标记描述彼此类似且相似的特征。

为了说明的目的，如本文中所使用的术语“水平”定义为与集成电路裸片的顶部的有源表面的平面平行的平面，而不管其定向如何。术语“竖直”是指垂直于刚刚定义的水平的方向。术语，例如“在…上”、“在…上方”、“在…下方”、“底部”、“顶部”、“侧”(如在“侧壁”中)、“较高”、“较低”、“上部”、“在…之上”及“在…之下”是相对于水平平面来定义的。

如本文中所使用的术语“在…上(on)”意味并且是指元件之间不具有介入元件的直接接触。如本文中所使用的术语“处理”包含在形成所描述结构时所需的材料的沉积、图案化、曝光、显影、蚀刻、清洁和/或材料的去除或修整。如本文中所使用的术语“系统”意味并且是指根据使用术语的上下文的本申请的方法和设备。如本文中所使用的术语“生长(grown/grows/growing)”是指借助于化学气相沉积(CVD)或其它沉积工艺增加的额外厚度。术语“中心”或“居中”是指将元件定位，以使得其与另一元件的边缘为等距的。

还应理解，实施例中的名词或元素可描述为单数例子。应理解，单数的使用不限于单数，但单数使用可适用于应用中的任何特定名词或元素的多个例子。多个例子可为相同或类似的或可为不同的。

还应理解，以下说明的第一极性与第二极性为相反极性，第一极性为N极性时，第二极性为P极性，第二极性为P极性时，第一极性为N极性。而且，在后续说明的示例中，当N极性切换到为P极性时，则N型SGT MOSFET变为P型SGT MOSFET，反之亦然。

现参考图1，其中展示本申请的实施例中的屏蔽栅极沟槽MOSFET的俯视平面图。屏蔽栅极沟槽MOSFET100的俯视平面图描绘在应用源极和栅极金属之前的集成电路裸片102。集成电路裸片102可包含有源区104和环绕有源区104的终端区106。

有源区104可定义为集成电路裸片102的初级电流携载区。有源区104可在源极金属(未展示)与漏极金属(未展示)之间提供电流路径，所述漏极金属将与源极金属相对施加。终端区106可提供隔离空间114和栅极金属区116。隔离空间114可含有与源极金属和可覆盖成品装置中的区域的栅极金属隔离的条形栅极沟槽层112。隔离空间114 可提供施加到集成电路裸片102的顶部的电压之间的分隔。

可在集成电路裸片102的外部边缘109上形成栅极衬垫108。栅极衬垫108可以是提供用于条形栅极沟槽层112的电连接的区域。举例来说，栅极衬垫108展示为位于集成电路裸片102的外部边缘109中心，但应理解，栅极衬垫108可沿着集成电路裸片102 的外部边缘109放置在任何位置。有源区104可包含互连金属110的阵列及条形栅极沟槽层112的阵列。终端区106可包含条形栅极沟槽层112，且不存在互连金属110。所属领域的一般技术人员应理解，终端区106涵盖集成电路裸片102的外部边缘109以环绕有源区104。互连金属110可在将在下文描述的源极植入物(未展示)的阵列之间提供电连接。

作为实例，终端区106环绕有源区104。集成电路裸片102可包含在有源区104中施加的源极接触金属(未展示)和栅极衬垫108上及围绕集成电路裸片102的外部边缘 109的栅极金属(未展示)，且源极金属与栅极金属之间具有隔离空间114。

屏蔽栅极沟槽MOSFET100的俯视平面图描绘终端区106，其包含邻近有源区104 的隔离空间114。终端区106可延伸到外部边缘109。

现参考图2至图4，其中展示本申请的替代实施例中的就图1的部分A的俯视平面图的示例，请同时参考图5表示的图3中截面线A-A’的集成电路系统100的示范性横截面。请结合图1以利于理解本申请公开的屏蔽栅极沟槽MOSFET布局架构。本申请所公开的具有分立栅极沟槽MOSFET的布局架构，包括：高度掺杂衬底304，其包含第一极性；包含所述第一极性的外延层308，其在所述高度掺杂衬底304上生长；形成在所述外延层中的多个条形沟槽，所述多个条形沟槽包括：位于有源区104且为平行设置的多个有源栅极沟槽310，所述有源栅极沟槽310中设置有栅极多晶硅318与屏蔽多晶硅314；环绕于所述有源区104外围且设置于终端区106的终端沟槽411，所述终端沟槽411内设置有多晶硅414，所述终端沟槽411在不与所述多个有源栅极沟槽310为平行的方向上，间隔的与所述多个有源栅极沟槽310的部分沟槽连接，且与不连接所述多个有源栅极沟槽310的部分沟槽的外缘形成相同的台面宽度(MESAWidth)(W1、W2)；多个沟槽保护环410，环绕于所述有源区104外围且设置于终端区106，所述多个沟槽保护环410 的沟槽内设置有多晶硅414。

如图2与图3，在一些实施例中，有源栅极沟槽平行布置的方向视为第一方向，与其正交的方向视为第二方向。所述终端沟槽411设置于终端区106临接有源区104的交界处。就终端沟槽411第二方向的布置，其与所述多个有源栅极沟槽310的部分沟槽以连断交体的方式形成间隔连接。而且，就终端沟槽411与有源栅极沟槽310的连接方式而形成的延伸形状为波纹形状。这种波纹形状的设计，可以让终端沟槽410与不连接所述多个有源栅极沟槽310的部分沟槽(即是断开未连接者)，在转角部位的台面宽度 (MESA Width)仍能保持相同。

在一些实施例中，就终端沟槽411第一方向的布置，可以采用平行于有源栅极沟槽310的方式形成线条状。

如图2至图4，在本申请的一实施例中，所述多个沟槽保护环410除环设于所述终端沟槽411外，所述多个沟槽保护环410的一个或多个，与所述终端沟槽411为形状等同或相似。进一步的，所述多个沟槽保护环410可与所述终端沟槽形成平行布置。

在一些实施例中，所述多个沟槽保护环410邻近所述终端沟槽411的一者与所述终端沟槽411之间形成第一台面宽度(W3)，所述第一台面宽度(W3)与所述台面宽度(W1、 W2)为相同或相异。

在一些实施例中，所述多个沟槽保护环410之间形成第二台面宽度(W4)，所述第二台面宽度(W4)与所述台面宽度(W1、W2)为相同或相异。

如图5所示，在本申请的一实施例中，布局架构包括在所述多个条形沟槽310上方的氧化物覆盖层332，并在所述氧化物覆盖层332上并且穿过所述氧化物覆盖层332中的蚀刻沟的源极金属334。在一些实施例中，所述源极金属覆盖于所述有源区与所述终端区的多个条形沟槽上方。

或参考图6，其为图5的沟槽保护环结构的替代示例图，所述源极金属334设置于所述有源栅极沟槽310与所述终端沟槽411上方，未覆盖于所述多个沟槽保护环410上方，使得所述多个沟槽保护环410形成浮动环结构410a。相似的，所述第一台面宽度(W3) 所述第二台面宽度(W4)与所述台面宽度(W1、W2)为相同或相异。

更进一步的如图7，其为图6的沟槽保护环结构的替代示例图。所述多个沟槽保护环410(或浮动环结构410a)的沟槽底部皆植入包括第二极性的沟槽底植入物417。在一些实施例中，所述沟槽底植入物417亦能设置于图5的结构的沟槽保护环410槽底部位。

如图8与图9，其为图6与图7的沟槽保护环结构的替代示例图。在一些实施例中，所述源极金属334通过接线、导体、半导体而电性连接至所述浮动环结构410a的所述多晶硅层414。

在一些实施例中，所述终端沟槽411内的多晶硅414，与连接所述终端沟槽411的所述多个有源栅极沟槽310的屏蔽源极多晶硅314，两者为电性连接。

如图10所示边界示意图，在一些实施例中，设置有通道截断沟槽418，其设置于外延层308的边缘地带，其用以阻断沿终端区106到有源区104的漏源击穿电流Idss的泄漏路径。

如图1至图9，在一些实施例中，所述分立栅极沟槽MOSFET100为全电荷平衡，所述沟槽保护环410为所述分立栅极沟槽MOSFET302提供饱和漏极电流(Idss)的泄漏减少，所述分立栅极沟槽MOSFET302在反向偏置的的漏极到源极击穿电压(BVdss)击穿期间，所述沟槽保护环410的终端区沟槽413底部仍有部分电压降。

在一些实施例中，所述有源栅极沟槽310的末端(Termination Trench)411延伸至所述终端区106范围，以连接所述终端沟槽411，通过所述有源栅极沟槽310的末端411 连接至所述终端区106的所述沟槽保护环410，以均匀所述终端区106的电荷分布，消除所述终端区106的电荷不平衡。

在一些实施例中，所述分立栅极沟槽MOSFET302形成的晶体管结构为全电荷平衡的分立栅极沟槽金属氧化物半导体场效应晶体管，其漏源击穿电压范围界于60V至 300V。

在一些实施例中，所述高度掺杂衬底304与所述外延层308为N型掺杂；所述源极区为N型掺杂，所述第二极性的沟槽底植入物417为P型掺杂；所述栅极多晶硅318与所述屏蔽多晶硅314分别通过重砷掺杂多晶硅和/或重磷掺杂多晶硅形成

本申请适用于完全电荷平衡的SGT MOSFET，于终端区设计波纹型沟槽保护环，避免SGT MOSFET的击穿电压BVdss不稳定，亦减少源漏之间的漏电流。更进一步的，通过所述有源栅极沟槽的末端连接至所述终端区沟槽，以均匀所述终端区的电荷分布，消除所述终端区的电荷不平衡。

所得方法、过程、设备、装置、产品和/或系统是直接的、有成本效益的、不复杂的、高度通用的、准确的、敏感的且有效的，且可通过使已知组件适配于准备就绪、高效且经济的制造、应用和利用来实施。本申请的实施例的另一重要方面在于其有价值地支持且服务于降低成本、简化系统以及增加性能的历史趋势。

因此，本申请的实施例的这些和其它有价值的方面将现有技术状态推进到至少下一个水平。

虽然已与特定最佳模式结合描述了本申请，但应理解，根据前述描述，许多替代方案、修改和变化对于所属领域的技术人员将是显而易见的。因此，意图涵盖落入所包含权利要求书的范围内的所有此类替代方案、修改以及变化。本文中所阐述或附图中所展示的所有内容应在说明性和非限制性的意义上来解释。

Claims (16)

1.一种分立栅极沟槽MOSFET的布局架构，其特征在于，包括：

高度掺杂衬底，其包含第一极性；

包含所述第一极性的外延层，其在所述高度掺杂衬底上生长；

形成在所述外延层中的多个条形沟槽，所述多个条形沟槽包括：

位于有源区且为平行设置的多个有源栅极沟槽；

环绕于所述有源区外围且设置于终端区的终端沟槽，所述终端沟槽内设置有多晶硅，所述终端沟槽在不与所述多个有源栅极沟槽为平行的方向上，间隔的与所述多个有源栅极沟槽的部分沟槽连接，且与不连接所述多个有源栅极沟槽的部分沟槽的外缘形成相同的台面宽度；

多个沟槽保护环，环绕于所述有源区外围且设置于终端区，所述多个沟槽保护环的沟槽内设置有多晶硅。

2.根据权利要求1所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述终端沟槽与所述多个有源栅极沟槽的部分沟槽连接，其延伸形状为波纹形状。

3.根据权利要求2所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述多个沟槽保护环的一个或多个，与所述终端沟槽为形状等同或相似。

4.根据权利要求2所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述多个沟槽保护环邻近所述终端沟槽的一者与所述终端沟槽之间形成第一台面宽度，所述第一台面宽度与所述台面宽度为相同或相异。

5.根据权利要求2所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述多个沟槽保护环之间形成第二台面宽度，所述第二台面宽度与所述台面宽度为相同或相异。

6.根据权利要求1所述分立栅极沟槽MOSFET的布局架构，其特征在于，包括在所述多个条形沟槽上方的氧化物覆盖层。

7.根据权利要求6所述分立栅极沟槽MOSFET的布局架构，其特征在于，包括在所述氧化物覆盖层上并且穿过所述氧化物覆盖层中的蚀刻沟的源极金属。

8.根据权利要求7所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述源极金属设置于所述有源区与所述终端区；或者，所述源极金属设置于所述有源栅极沟槽与所述终端沟槽上方，未覆盖于所述多个沟槽保护环上方以使所述多个沟槽保护环形成浮动环结构。

9.根据权利要求8所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述源极金属电性连接至所述浮动环结构的多晶硅。

10.根据权利要求1所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述多个沟槽保护环的沟槽底部皆植入包括第二极性的沟槽底植入物。

11.根据权利要求10所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述高度掺杂衬底与所述外延层为N型掺杂；源极区为N型掺杂；所述沟槽底植入物为P型掺杂；所述有源栅极沟槽中设置有栅极多晶硅与屏蔽多晶硅，所述栅极多晶硅与所述屏蔽多晶硅分别通过重砷掺杂多晶硅和/或重磷掺杂多晶硅形成。

12.根据权利要求1所述分立栅极沟槽MOSFET的布局架构，其特征在于，通道截断沟槽设置于所述终端区的外围，所述多个沟槽保护环位于所述有源区与所述通道截断沟槽之间。

13.根据权利要求12所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述终端沟槽内的多晶硅，与连接所述终端沟槽的所述多个有源栅极沟槽的栅极多晶硅，两者为电性连接。

14.根据权利要求1所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述有源栅极沟槽的末端延伸至所述终端区范围，以连接所述终端沟槽的沟槽，通过部分的所述有源栅极沟槽的末端与所述终端沟槽连接，以均匀所述终端区的电荷分布，消除所述终端区的电荷不平衡。

15.根据权利要求1所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述分立栅极沟槽MOSFET为全电荷平衡，所述沟槽保护环为所述分立栅极沟槽MOSFET提供饱和漏极电流(Idss)的泄漏减少，所述分立栅极沟槽MOSFET在反向偏置的漏极到源极击穿电压(BVdss)击穿期间，所述沟槽保护环的沟槽底部仍有部分电压降。

16.根据权利要求1所述分立栅极沟槽MOSFET的布局架构，其特征在于，所述分立栅极沟槽MOSFET形成的晶体管结构为全电荷平衡的分立栅极沟槽金属氧化物半导体场效应晶体管，其漏源击穿电压范围界于60V至300V。

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