CN115295493A - 一种半导体结构及制备方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 86
- 238000002360 preparation method Methods 0.000 title abstract description 9
- 238000002955 isolation Methods 0.000 claims abstract description 125
- 238000000034 method Methods 0.000 claims abstract description 53
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 51
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000001259 photo etching Methods 0.000 claims abstract description 9
- 239000011248 coating agent Substances 0.000 claims abstract description 7
- 238000000576 coating method Methods 0.000 claims abstract description 7
- 238000002161 passivation Methods 0.000 claims description 30
- 238000005530 etching Methods 0.000 claims description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 11
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 8
- 238000007254 oxidation reaction Methods 0.000 claims description 8
- 238000005498 polishing Methods 0.000 claims description 7
- 239000000126 substance Substances 0.000 claims description 7
- 238000001312 dry etching Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 3
- 230000000694 effects Effects 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 230000002411 adverse Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000011049 filling Methods 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 239000002253 acid Substances 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- -1 or the like Substances 0.000 description 1
- 238000000016 photochemical curing Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 230000001737 promoting effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001235 sensitizing effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823462—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明提供一种半导体结构及制备方法，该半导体结构包括半导体衬底，半导体衬底中形成有浅沟槽，隔离氧化层填充于浅沟槽中，低压区的隔离氧化层的上表面高于所述高压区的隔离氧化层的上表面，从而在形成第一栅氧层及第二栅氧层后，使得高压区隔离氧化层上第一栅氧层的上表面略高于低压区隔离氧化层的上表面，从而提升整个结构表面的平整度。该制备方法利用现有制程中的第一光刻版，结合涂覆负光刻胶层的方法，使高压区的隔离氧化层暴露出来，同时对低压区形成保护。进而对高压区的隔离氧化层进行消耗减薄，之后再形成第一栅氧层，从而降低高压区隔离氧化层上的第一栅氧层的表面高度，最终提升整个结构表面的平整度。
Description
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种半导体结构及制备方法。
背景技术
随着半导体器件集成度的不断提高，在一块芯片上往往集成了多种工作于不同电压下的的电路和器件。对于高压区域的器件与低压区域的器件，要采用厚度不同的栅氧层，以达到不同的耐压性能。
参阅图1-图8，现有工艺中对于高压区与低压区形成不同厚度栅氧层的方法为：首先，提供半导体中间结构，如图1所示，包括依次叠置的半导体衬底101、牺牲氧化层102、钝化层103及抗反射层104，所述半导体衬底中形成有浅沟槽11，所述浅沟槽11内壁形成有线氧化层21，隔离氧化层105填充于所述浅沟槽11内并凸出于所述抗反射层104；接着，如图2-图3所示，通过刻蚀工艺对有源区上方的所述隔离氧化层105进行去除，然后利用化学机械研磨去除所述抗反射层104及凸出于钝化层103上表面的残余的所述隔离氧化层105；接着，如图4所示，进行酸洗去除所述牺牲氧化层102、钝化层103，通过热氧化工艺形成第一栅氧层201(厚栅氧层)；接着，如图5-图7所示，于所述第一栅氧层201表面涂覆正光刻胶，通过曝光去除低压区100的光刻胶，并通过湿法刻蚀对低压区100的所述第一栅氧层201进行去除；接着，如图8所示，去除残余的光刻胶，并通过热氧化工艺于低压区的有源区上形成第二栅氧层210(薄栅氧层)。最终，低压区100保留较薄的所述第二栅氧层210，而高压区200则保留较厚的所述第一栅氧层201。
然而上述工艺方法却存在一个问题，因为形成的所述第一栅氧层201及第二栅氧层210的厚度不同，导致低压区100的隔离结构上表面与有源区上表面的高度差d1与高压区200的隔离结构上表面与有源区上表面的高度差d2不同，即高压区的第一栅氧层201较为凸出，通常d2比d1大
以上，对后续多晶硅的生长及刻蚀不利，进而影响对器件性能的调控。
因此，需要提出一种方法，消除高压区第一栅氧层201的凸出，使整个结构的表面尽可能的平整，从而利于后续多晶硅的生长及刻蚀，消除对器件性能调控的不利影响。
需要说明的是，上面对技术背景的介绍只是为了方便对本申请的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本申请的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及制备方法，用于解决现有技术中高压区栅氧层较为凸出的问题。
为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述制备方法包括如下步骤：
S1：提供半导体中间结构，包括依次叠置的半导体衬底、牺牲氧化层、钝化层及抗反射层，所述半导体衬底中形成有浅沟槽，所述浅沟槽隔离出有源区，隔离氧化层填充于所述浅沟槽内并凸出于所述抗反射层，所述半导体衬底包括低压区及高压区；
S2：通过刻蚀工艺对所述有源区上方的所述隔离氧化层进行去除，然后利用化学机械研磨去除所述抗反射层及部分所述隔离氧化层，使所述隔离氧化层的上表面低于所述钝化层的上表面；
S3：于所述隔离氧化层及所述钝化层的上表面形成负光刻胶层；
S4：采用第一光刻版对高压区进行遮挡，然后进行曝光，对高压区的所述负光刻胶层进行去除；
S5：采用干法刻蚀对所述高压区的所述隔离氧化层进行减薄；
S6：去除所述负光刻胶层、牺牲氧化层、钝化层，于所述半导体衬底及隔离氧化层上形成第一栅氧层。
优选地，还包括如下步骤：
S7：于所述第一栅氧层表面涂覆正光刻胶层，采用所述第一光刻版对高压区进行遮挡，然后进行曝光，对低压区的所述正光刻胶层进行去除，并对低压区的第一栅氧层进行去除；
S8：去除所述正光刻胶层，并于低压区的有源区上形成第二栅氧层，从而形成所述半导体结构。
优选地，所述半导体结构中，所述低压区隔离氧化层的上表面与有源区上表面的高度差d1与所述高压区隔离氧化层上第一栅氧层的上表面与有源区上表面的高度差d2具有如下关系：
优选地，所述半导体结构中，所述高压区隔离氧化层上第一栅氧层的上表面高于低压区隔离氧化层的上表面。
优选地，所述第一栅氧层及第二栅氧层通过热氧化工艺形成。
优选地，所述第一栅氧层及第二栅氧层均为氧化硅。
优选地，步骤S1中所述半导体中间结构的形成包括如下步骤：
S1-1：于所述半导体衬底上依次形成所述牺牲氧化层、钝化层、及抗反射层；
S1-2：于所述抗反射层上形成光刻胶并对其进行图案化，以图形化的光刻胶为掩膜，蚀刻所述半导体衬底、牺牲氧化层、钝化层及抗反射层，在所述衬底中形成所述浅沟槽，所述浅沟槽隔离出所述有源区；
S1-3：于所述浅沟槽的内壁生长形成线氧化层，所述隔离氧化层形成于所述线氧化层的表面。
优选地，所述隔离氧化层采用高密度等离子体法沉积获得。
优选地，步骤S5中对所述高压区的隔离氧化层减薄后，其上表面的高度低于所述低压区的隔离氧化层的上表面。
本发明还提供一种半导体结构，所述半导体结构包括：
半导体衬底，包括低压区及高压区，所述半导体衬底中形成有浅沟槽，所述浅沟槽隔离出有源区；
隔离氧化层，填充于所述浅沟槽中，所述低压区的隔离氧化层的上表面高于所述高压区的隔离氧化层的上表面；
第一栅氧层，形成于所述高压区的隔离氧化层及有源区的上表面；
第二栅氧层，形成于所述低压区的有源区的上表面。
优选地，所述半导体结构中，所述低压区隔离氧化层的上表面与有源区上表面的高度差d1与所述高压区隔离氧化层上第一栅氧层的上表面与有源区上表面的高度差d2具有如下关系：
优选地，所述半导体结构中，所述高压区隔离氧化层上第一栅氧层的上表面高于低压区隔离氧化层的上表面。
优选地，所述浅沟槽内壁形成有线氧化层，所述隔离氧化层形成于所述线氧化层的表面。
优选地，所述第一栅氧层及第二栅氧层均为氧化硅。
如上所述，本发明提供一种半导体结构及制备方法，该半导体结构包括半导体衬底，半导体衬底中形成有浅沟槽，隔离氧化层填充于浅沟槽中，低压区的隔离氧化层的上表面高于所述高压区的隔离氧化层的上表面，从而在形成第一栅氧层及第二栅氧层后，使得高压区隔离氧化层上第一栅氧层的上表面略高于低压区隔离氧化层的上表面，从而提升整个结构表面的平整度，利于后续多晶硅的生长及刻蚀，消除对器件性能调控的不利影响。该制备方法利用现有制程中的第一光刻版，结合涂覆负光刻胶层的方法，使高压区的隔离氧化层暴露出来，同时对低压区形成保护。进而对高压区的隔离氧化层进行消耗减薄，之后再形成第一栅氧层，从而降低高压区隔离氧化层上的第一栅氧层的表面高度，最终提升整个结构表面的平整度。
附图说明
图1-图8显示为现有技术中形成不同厚度栅氧层的工艺流程示意图。
图9-图19显示为本发明中形成半导体结构的工艺流程示意图。
元件标号说明
11 浅沟槽
12 有源区
101 半导体衬底
102 牺牲氧化层
103 钝化层
104 抗反射层
105 隔离氧化层
201 第一栅氧层
202 正光刻胶层
203 负光刻胶层
301 第一光刻版
210 第二栅氧层
100 低压区
200 高压区
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。本文使用的“介于……之间”表示包括两端点值。
在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。
本实施例提供一种半导体结构的制备方法，包括如下步骤：
S1：提供半导体中间结构，包括依次叠置的半导体衬底101、牺牲氧化层102、钝化层103及抗反射层104，所述半导体衬底中形成有浅沟槽11，所述浅沟槽11隔离出有源区12，所述浅沟槽11内壁形成有线氧化层21，隔离氧化层105填充于所述浅沟槽11内并凸出于所述抗反射层104，所述半导体衬底101包括低压区100及高压区200；
S2：接着，通过刻蚀工艺对有源区上方的所述隔离氧化层105进行去除，然后利用化学机械研磨去除所述抗反射层104及部分所述隔离氧化层10，使所述隔离氧化层105的上表面低于所述钝化层103的上表面；
S3：于所述隔离氧化层105及所述钝化层103的上表面形成负光刻胶层203；
S4：采用第一光刻版301对高压区200进行遮挡，然后进行曝光，对高压区200的所述负光刻胶层203进行去除；
S5：采用干法刻蚀，对所述高压区200的所述隔离氧化层105进行减薄，
S6：去除所述负光刻胶层203、牺牲氧化层102、钝化层103，于所述半导体衬底101及隔离氧化层105上形成第一栅氧层201(厚栅氧层)；
S7：于所述第一栅氧层201表面涂覆正光刻胶层202，采用所述第一光刻版301对高压区200进行遮挡，然后进行曝光，对低压区100的所述正光刻胶层202进行去除，并对低压区100的第一栅氧层201进行去除；
S8：去除所述正光刻胶层202，并于低压区100的有源区12上形成第二栅氧层210(薄栅氧层)。最终，低压区100保留较薄的所述第二栅氧层210，而高压区200则保留较厚的所述第一栅氧层201。
下面将结合附图详细说明本发明中所述半导体结构的制备过程。
作为一种实施方式，步骤S1中所述半导体中间结构的形成具体包括如下步骤：
S1-1：在半导体衬底101上依次形成牺牲氧化层102、钝化层103、及抗反射层104；
具体地，如图1所示，所述半导体衬底101的材质可以是硅、锗、绝缘体上硅(SOI)、或碳化硅衬底等，也可以是包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟等，本实施例中优选为硅材料。所述牺牲氧化层102可利用氧化工艺生长的方式形成，其能够为后续钝化层103提供缓冲，避免直接在半导体衬底101上生长氮化硅等钝化层103时会产生位错的缺点，从而起到保护半导体衬底101的作用，本实施例中，所述牺牲氧化层102及抗反射层104优选为氧化硅层，所述钝化层103优选为氮化硅层。
接着，进行步骤S1-2：在所述抗反射层104上形成光刻胶并对其进行图案化，以图形化的光刻胶层为掩膜，蚀刻所述半导体衬底101、牺牲氧化层102、钝化层103及抗反射层104，在所述衬底101中形成浅沟槽11，所述浅沟槽11隔离出有源区12。
接着，进行步骤S1-3：于所述浅沟槽11的内壁(包括底部及侧壁)生长形成线氧化层21，然后在所述浅沟槽11中填充形成隔离氧化层105。具体地，所述线氧化层21优选为氧化硅层，所述隔离氧化层105同样为氧化硅，所述隔离氧化层105优选采用高密度等离子体法(HDP)沉积获得，HDP能够实现非常好的台阶覆盖，特别适合填充高纵横比间隙，具有较好的填洞效果，其所淀积的绝缘介质膜具有高密度，低杂质缺陷等优点，同时对硅片有优良的粘附能力。
进一步地，如图2-图3所示，作为一种实施方式，步骤S2中，通过刻蚀工艺对有源区上方的所述隔离氧化层105进行部分去除，然后利用化学机械研磨去除所述抗反射层104及上部的所述隔离氧化层10，使所述隔离氧化层105的上表面低于所述钝化层103的上表面；
具体地，该步骤2与上述背景技术中的工艺类似，通过有源区反版先对有源区上方的所述隔离氧化层105进行部分去除，利用有源区反版实现对所述浅沟槽中所述隔离氧化层105的保护，而只对所述有源区105上方的所述隔离氧化层105进行去除，该过程并不能对所述有源区105上方的隔离氧化层105全部去除干净，只能是将其大部分去除掉。然后再通过化学机械研磨去除所述抗反射层104及上部的所述隔离氧化层10，使所述隔离氧化层105的上表面低于所述钝化层103的上表面，应当理解的是，通过化学机械研磨进行平坦化的过程中，对不同的材料有不同的去除速率，因此并不能保证平坦化后的所述隔离氧化层105的上表面与所述钝化层103的上表面完全齐平。
进一步地，如图9所示，作为一种实施方式，步骤S3中，于所述隔离氧化层105及所述钝化层103的上表面形成负光刻胶层203；
具体地，负光刻胶层又称光致抗蚀剂，是一种由感光树脂、增感剂(光谱增感染料)和溶剂三种主要成分组成的对光敏感的混合液体。感光树脂经光照后，在曝光区能很快地发生光固化反应，使得这种材料的物理性能，特别是溶解性、亲合性等发生明显变化。经适当的溶剂处理，溶去可溶性部分，得到所需图像，也就是说曝光区域即为最终的保留图形。与之相反的，正光刻胶层在紫外线等曝光源的照射下，受光照射的曝光区域能很快地发感光部分将发生分解反应，可溶于显影液，未感光部分不溶于显影液，仍然保留在衬底上，光刻版的图形即为最终正光刻胶层的保留图形。
进一步地，如图10-图11所示，作为一种实施方式，步骤S4中，采用第一光刻版301对高压区200进行遮挡，然后进行曝光，对高压区200的所述负光刻胶层203进行去除；
负光刻胶层203被所述第一光刻版301遮挡的部分被去除，也就是高压区200的所述负光刻胶层203被去除，这里之所以采用负光刻胶，则是考虑到在后面步骤S7中形成低压区第二栅氧层210的时候，需要用到所述第一光刻版301，因此，此处为了对所述第一光刻版301进行利用以节省成本，选用负光刻胶层，无需制作额外的光刻版。
进一步地，如图12所示，作为一种实施方式，步骤S5中，采用干法刻蚀，对所述高压区200的所述隔离氧化层105进行减薄；
具体地，本步骤中先对高压区的所述隔离氧化层105进行减薄，使其上表面的高度低于低压区的所述隔离氧化层105的上表面，从而在形成所述第一栅氧层201后，第一栅氧层201的上表面能够略高于低压区的隔离氧化层105的上表面。
进一步地，如图13所示，作为一种实施方式，步骤S6中，去除所述负光刻胶层203、牺牲氧化层102、钝化层103，于所述半导体衬底101及隔离氧化层105上形成第一栅氧层201(厚栅氧层)。
具体地，可以通过酸洗去除所述牺牲氧化层102及钝化层103，然后通过热氧化工艺形成所述第一栅氧层201，所述第一栅氧层201的材料优选为氧化硅，所述第一栅氧层201的厚度可根据实际需要进行调整，此处不做过分限定。
进一步地，如图14-图18所示，作为一种实施方式，步骤S7中，于所述第一栅氧层201表面涂覆正光刻胶层202，采用所述第一光刻版301对高压区200进行遮挡，然后进行曝光，对低压区100的所述正光刻胶层202进行去除，并对低压区100的第一栅氧层201进行去除。
具体地，步骤S7中选用正光刻胶层，目的是在使用第一光刻版301时，显露出低压区100的表面，从而对低压区的第一栅氧层201进行去除。此处优选采用湿法刻蚀去除所述低压区100的第一栅氧层201。
进一步地，如图19所示，作为一种实施方式，步骤S8中，去除所述正光刻胶层202，并于低压区100的有源区12上形成第二栅氧层210。
具体地，与所述第一栅氧层201类似，所述第二栅氧层210同样通过热氧化工艺形成，且所述第二栅氧层210的材料也优选为氧化硅，所述第二栅氧层201的厚度可根据实际需要进行调整。在完成步骤S8以后，所述低压区100隔离氧化层105的上表面与有源区12上表面的高度差d1与高压区200隔离氧化层105上第一栅氧层201的上表面与有源区上表面的高度差d2具有如下关系：
即高压区200隔离氧化层105上第一栅氧层201的上表面略高于低压区100隔离氧化层105的上表面。从而提升整个结构表面的平整度，从而利于后续多晶硅的生长及刻蚀，消除对器件性能调控的不利影响。需要说明的是，此处所述第二栅氧层201也同步形成于所述高压区200上，但是其形成的厚度很薄，因此可以忽略。
本实施例提供一种半导体结构的制备方法，利用现有制程中的第一光刻版，结合涂覆负光刻胶层的方法，使高压区的隔离氧化层暴露出来，同时对低压区形成保护。进而对高压区的隔离氧化层进行消耗减薄，之后再形成第一栅氧层，从而降低高压区隔离氧化层上的第一栅氧层的表面高度。最终使高压区的第一栅氧层的上表面略高于低压区的隔离氧化层的上表面，从而提升整个结构表面的平整度，从而利于后续多晶硅的生长及刻蚀，消除对器件性能调控的不利影响。
实施例二
本实施例提供一种半导体结构，所述半导体结构可以通过上述实施例一中的制备方法形成，但不限于上述实施例一中的制备方法，如图18所示，所述半导体结构具体包括：
半导体衬底101，包括低压区100及高压区200，所述半导体衬底101中形成有浅沟槽11，所述浅沟槽11隔离出有源区；
隔离氧化层105，填充于所述浅沟槽中，所述低压区100的隔离氧化层105的上表面高于所述高压区200的隔离氧化层105的上表面；
第一栅氧层201，形成于所述高压区200的隔离氧化层105及有源区12的上表面；
第二栅氧层210，形成于所述低压区100的有源区12的上表面；
其中，所述低压区100的隔离氧化层105的上表面与有源区12上表面的高度差d1与高压区200隔离氧化层105上第一栅氧层201的上表面与有源区上表面的高度差d2具有如下关系：
即高压区200隔离氧化层105上第一栅氧层201的上表面略高于低压区100隔离氧化层105的上表面。从而提升整个结构表面的平整度，利于后续多晶硅的生长及刻蚀，消除对器件性能调控的不利影响。
进一步地，所述浅沟槽11内壁形成有线氧化层21，所述隔离氧化层105形成于所述线氧化层21的表面。
具体地，所述半导体衬底101的材质可以是硅、锗、绝缘体上硅(SOI)、或碳化硅衬底等，所述浅沟槽11可以是通过刻蚀形成的，在刻蚀形成所述浅沟槽11后，于所述浅沟槽11的内壁(包括底部及侧壁)生长形成线氧化层21，然后在所述浅沟槽11中填充形成隔离氧化层105。具体地，所述线氧化层21优选为氧化硅层，所述隔离氧化层105同样为氧化硅，所述隔离氧化层105优选采用高密度等离子体法(HDP)沉积获得，HDP能够实现非常好的台阶覆盖，特别适合填充高纵横比间隙，具有较好的填洞效果，其所淀积的绝缘介质膜具有高密度，低杂质缺陷等优点，同时对硅片有优良的粘附能力。
所述第一栅氧层201及第二栅氧层210可以通过热氧化工艺形成，且优选为氧化硅材料，厚度可根据实际需要进行调整。
综上所述，本发明提供一种半导体结构及制备方法，该半导体结构包括半导体衬底，半导体衬底中形成有浅沟槽，隔离氧化层填充于浅沟槽中，低压区的隔离氧化层的上表面高于所述高压区的隔离氧化层的上表面，从而在形成第一栅氧层及第二栅氧层后，高压区隔离氧化层上第一栅氧层的上表面略高于低压区隔离氧化层的上表面，从而提升整个结构表面的平整度，利于后续多晶硅的生长及刻蚀，消除对器件性能调控的不利影响。该制备方法利用现有制程中的第一光刻版，结合涂覆负光刻胶层的方法，使高压区的隔离氧化层暴露出来，同时对低压区形成保护。进而对高压区的隔离氧化层进行消耗减薄，之后再形成第一栅氧层，从而降低高压区隔离氧化层上的第一栅氧层的表面高度，最终提升整个结构表面的平整度。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种半导体结构的制备方法，其特征在于，所述制备方法包括如下步骤：
S1：提供半导体中间结构，包括依次叠置的半导体衬底、牺牲氧化层、钝化层及抗反射层，所述半导体衬底中形成有浅沟槽，所述浅沟槽隔离出有源区，隔离氧化层填充于所述浅沟槽内并凸出于所述抗反射层，所述半导体衬底包括低压区及高压区；
S2：通过刻蚀工艺对所述有源区上方的所述隔离氧化层进行去除，然后利用化学机械研磨去除所述抗反射层及部分所述隔离氧化层，使所述隔离氧化层的上表面低于所述钝化层的上表面；
S3：于所述隔离氧化层及所述钝化层的上表面形成负光刻胶层；
S4：采用第一光刻版对高压区进行遮挡，然后进行曝光，对高压区的所述负光刻胶层进行去除；
S5：采用干法刻蚀对所述高压区的所述隔离氧化层进行减薄；
S6：去除所述负光刻胶层、牺牲氧化层、钝化层，于所述半导体衬底及隔离氧化层上形成第一栅氧层。
2.根据权利要求1所述的制备方法，其特征在于，还包括如下步骤：
S7：于所述第一栅氧层表面涂覆正光刻胶层，采用所述第一光刻版对高压区进行遮挡，然后进行曝光，对低压区的所述正光刻胶层进行去除，并对低压区的第一栅氧层进行去除；
S8：去除所述正光刻胶层，并于低压区的有源区上形成第二栅氧层，从而形成所述半导体结构。
3.根据权利要求2所述的制备方法，其特征在于，所述半导体结构中，所述低压区隔离氧化层的上表面与有源区上表面的高度差d1与所述高压区隔离氧化层上第一栅氧层的上表面与有源区上表面的高度差d2具有如下关系：
4.根据权利要求2所述的制备方法，其特征在于，所述半导体结构中，所述高压区隔离氧化层上第一栅氧层的上表面高于低压区隔离氧化层的上表面。
5.根据权利要求2所述的制备方法，其特征在于，所述第一栅氧层及第二栅氧层通过热氧化工艺形成。
6.根据权利要求2所述的制备方法，其特征在于，所述第一栅氧层及第二栅氧层均为氧化硅。
7.根据权利要求1所述的制备方法，其特征在于，步骤S1中所述半导体中间结构的形成包括如下步骤：
S1-1：于所述半导体衬底上依次形成所述牺牲氧化层、钝化层、及抗反射层；
S1-2：于所述抗反射层上形成光刻胶并对其进行图案化，以图形化的光刻胶为掩膜，蚀刻所述半导体衬底、牺牲氧化层、钝化层及抗反射层，在所述衬底中形成所述浅沟槽，所述浅沟槽隔离出所述有源区；
S1-3：于所述浅沟槽的内壁生长形成线氧化层，所述隔离氧化层形成于所述线氧化层的表面。
8.根据权利要求1所述的制备方法，其特征在于，所述隔离氧化层采用高密度等离子体法沉积获得。
9.根据权利要求1所述的制备方法，其特征在于，步骤S5中对所述高压区的隔离氧化层减薄后，其上表面的高度低于所述低压区的隔离氧化层的上表面。
10.一种半导体结构，其特征在于，所述半导体结构包括：
半导体衬底，包括低压区及高压区，所述半导体衬底中形成有浅沟槽，所述浅沟槽隔离出有源区；
隔离氧化层，填充于所述浅沟槽中，所述低压区的隔离氧化层的上表面高于所述高压区的隔离氧化层的上表面；
第一栅氧层，形成于所述高压区的隔离氧化层及有源区的上表面；
第二栅氧层，形成于所述低压区的有源区的上表面。
11.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构中，所述低压区隔离氧化层的上表面与有源区上表面的高度差d1与所述高压区隔离氧化层上第一栅氧层的上表面与有源区上表面的高度差d2具有如下关系：
12.根据权利要求10所述的半导体结构，其特征在于，所述半导体结构中，所述高压区隔离氧化层上第一栅氧层的上表面高于低压区隔离氧化层的上表面。
13.根据权利要求10所述的半导体结构，其特征在于，所述浅沟槽内壁形成有线氧化层，所述隔离氧化层形成于所述线氧化层的表面。
14.根据权利要求10所述的半导体结构，其特征在于，所述第一栅氧层及第二栅氧层均为氧化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202210945139.8A CN115295493A (zh) | 2022-08-08 | 2022-08-08 | 一种半导体结构及制备方法 |
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
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| CN115295493A true CN115295493A (zh) | 2022-11-04 |
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| Application Number | Title | Priority Date | Filing Date |
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| CN202210945139.8A Pending CN115295493A (zh) | 2022-08-08 | 2022-08-08 | 一种半导体结构及制备方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN115295493A (zh) |
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