CN115274566A - 一种集成肖特基二极管的屏蔽栅沟槽mosfet的制作方法 - Google Patents

一种集成肖特基二极管的屏蔽栅沟槽mosfet的制作方法 Download PDF

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Abstract

本发明提供一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，用现有工艺在衬底上形成栅极沟槽、肖特基沟槽、屏蔽电极、隔离介质层，并生长栅氧化层；采用光刻工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层；在衬底表面二次生长栅氧化层；淀积多晶硅，并回刻至衬底表面；对衬底进行离子注入形成体区；采用干法刻蚀工艺将衬底表面的栅氧化层全部刻蚀掉；利用炉管氧化热处理进行本体推陷以产生厚度一致的氧化膜层；对衬底进行离子注入形成源区，并利用炉管热处理进行源区推陷。本发明将衬底表面栅氧化层刻蚀光，再进行带氧化体区的炉管热处理推陷，从而控制源区注入前的氧化膜厚度，使肖特基和MOS管的源区注入深度一致，进而改善器件的漏电。

Description

一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法
技术领域
本发明涉及半导体制造技术领域，具体涉及一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法。
背景技术
在元胞中集成肖特基二极管的屏蔽栅沟槽(Shielded GateTrench，SGT)工艺中，为了实现肖特基管和MOS管拥有独立的开启阈值电压，需要让肖特基区域(肖特基管)和元胞区域(MOS管)硅上的栅氧厚度不同，但栅氧厚度不同会对后续工艺本体(Body)注入与源(Source)注入产生影响，如图1A到图1G所示。
Body注入的能量较大，B元素较轻，因此注入深度受氧化膜厚度差异影响较小；而Source注入的能量较小，As元素较重，因此注入深度受氧化膜厚度差异影响较大。在元胞区域注入深度合适的情况下，肖特基区域的Source注入深度会较深，使肖特基管的沟通变短，短沟效应使得肖特基管的漏极电流变大，导致器件整体漏电失效。
由此，亟需一种新的在屏蔽栅极沟槽场效应晶体管中集成肖特基晶体管的方法。
发明内容
为了解决上述现有技术存在的问题，本发明提供一种集成肖特基二极管的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，用以改善器件的漏电。
本发明提供一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，包括以下步骤：
步骤一、用现有工艺在衬底上形成栅极沟槽、肖特基沟槽、屏蔽电极、隔离介质层，并生长栅氧化层；
步骤二、采用光刻工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层；
步骤三、在所述衬底表面二次生长栅氧化层；
步骤四、淀积多晶硅，并回刻至衬底表面；
步骤五、对所述衬底进行离子注入形成体区；
步骤六、采用干法刻蚀工艺将衬底表面的栅氧化层全部刻蚀掉；
步骤七、利用炉管氧化热处理进行本体推陷以产生厚度一致的氧化膜层；
步骤八、对所述衬底进行离子注入形成源区，并利用炉管热处理进行源区推陷。
优选地，步骤一中所述衬底为硅衬底。
优选地，步骤一中所述隔离介质层为氧化层。
优选地，步骤一中所述栅氧化层的厚度为250A～1000A。
优选地，步骤三中二次生长的所述栅氧化层的厚度为50A～250A。
优选地，步骤七中所述氧化膜层的厚度为150A～250A。
本发明的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，通过形成体注入区域后，将硅衬底表面栅氧化层通过干法刻蚀全部刻蚀掉，再进行体区的炉管氧化热处理推陷，从而控制源区注入前肖特基和MOS管表面的氧化膜厚度一致，使肖特基和MOS管的源区注入深度一致，进而改善器件的漏电。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其它目的、特征和优点将更为清楚，在附图中：
图1A到图1G显示为目前在SGT MOSFET中集成肖特基晶体管的工艺流程的示意图；
图2显示为本发明实施例的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法的流程图；
图3A-图3H显示为本发明实施例的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法各步骤中的器件结构的示意图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明的细节描述中，详尽描述了一些特定的细节部分。对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的方法、过程、流程、元件和电路并没有详细叙述。
此外，本领域普通技术人员应当理解，在此提供的附图都是为了说明的目的，并且附图不一定是按比例绘制的。
除非上下文明确要求，否则整个申请文件中的“包括”、“包含”等类似词语应当解释为包含的含义而不是排他或穷举的含义；也就是说，是“包括但不限于”的含义。
在本发明的描述中，需要理解的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性。此外，在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。
屏蔽栅沟槽金属氧化物半导体场效应晶体管(Shielded GateTrench Metal-Oxide-Semiconductor Field Effect Transistor，SGT MOSFET)是一种典型的沟槽型MOSFET，由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率半导体领域。在半导体集成电路中，为了提高器件的交频特性，目前较普遍的做法为在SGT MOSFET上集成肖特基二极管。
图1A到图1G显示为目前在SGT MOSFET中集成肖特基晶体管的工艺流程的示意图。如图1A到图1G所示，包括如下步骤：(1)如图1A所示，在硅衬底上形成沟槽，包括栅极沟槽11和肖特基沟槽12、屏蔽电极13、隔离介质层14，生长栅氧化层15；(2)如图1B所示，采用光刻工艺去除肖特基区域沟槽侧壁及衬底表面的栅氧化层15；(3)如图1C所示，二次生长栅氧化层，由此，两种沟槽结构(元胞与肖特基)栅氧差异形成的氧化膜台阶如图中所示；(4)如图1D所示，生长栅极多晶硅16，并回刻至衬底表面；(5)如图1E所示，注入形成Body区17，炉管热处理Body推陷；(6)如图1F所示，湿法刻蚀调节元胞区域残余氧化膜；(7)如图1G所示，Source光刻，注入形成Source区18，炉管热处理Source推陷。其中，步骤(5)中Body注入的能量较大，B元素较轻，因此注入深度受氧化膜厚度差异影响较小，步骤(7)中Source注入的能量较小，As元素较重，因此注入深度受氧化膜厚度差异影响较大。具体如图中所示，在元胞注入深度合适的情况下，肖特基区域的Source注入深度会较深，这导致使肖特基管的沟通变短，短沟效应使得肖特基管的漏极电流变大，导致器件整体漏电失效。
为了解决器件漏电的问题，需使肖特基区域(肖特基管)和元胞区域(MOS管)硅上的栅氧厚度在Source注入前一致，由此，本发明提出一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法。下面结合附图并通过具体实施方式来进一步说明本发明的技术方案。
如图2所示，显示为本发明实施例的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法的流程图；如图3A至图3G所示，显示为本发明实施例的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法各步骤中的器件结构示意图；本发明实施例的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法包括如下步骤：
步骤一、如图3A所示，用现有工艺在衬底上形成栅极沟槽31、肖特基沟槽32、屏蔽电极33、隔离介质层34，并生长栅氧化层35。
衬底的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等，作为示例，本发明实施例中，衬底选用单晶硅材料构成。
沟槽包括栅极沟槽31和肖特基沟槽32，采用硬掩膜层进行定义，形成于硅衬底中。本步骤中形成的所述栅极沟槽31和肖特基沟槽32包括多个，具体分布可以为在栅极沟槽31间嵌入肖特基沟槽32。
本发明实施例中，隔离介质层34为氧化层，可以采用热氧化或HDP工艺形成所述氧化层。栅氧化层35通过生长形成，厚度为250A～1000A。隔离介质层包括屏蔽电极隔离介质层、屏蔽电极和栅极之间的隔离介质层，这里，不作区分，统称为隔离介质层。
步骤二、如图3B所示，采用光刻工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层。
步骤三、如图3C所示，在衬底表面二次生长栅氧化层。
为了实现肖特基管和MOS管拥有独立的开启阈值电压，需要让肖特基区域(肖特基管)和元胞区域(MOS管)硅上的栅氧厚度不同。步骤二中，利用光刻刻蚀工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层。步骤三中，二次生长栅氧化层。本发明实施例中，二次生长的栅氧化层的厚度为50A～250A。如图中所示，两种沟槽结构(元胞与肖特基)栅氧差异形成的氧化膜台阶。
步骤四、如图3D所示，淀积多晶硅，并对所述多晶硅进行回刻至衬底表面。
步骤五、如图3E所示，对所述衬底进行离子注入形成体区。
Body注入的能量较大，B元素较轻，因此注入深度受氧化膜厚度差异影响较小。本发明实施例中，Body注入的能量为60-180KeV，剂量为0.5-2.0E13/cm3，可根据器件要求进行调整。
步骤六、如图3F所示，采用干法刻蚀工艺将衬底表面的栅氧化层全部刻蚀掉。
步骤七、如图3G所示，利用炉管氧化热处理进行本体推陷以产生厚度一致的氧化膜层。
本发明实施例中，氧化膜层的厚度为150A～250A。
步骤八、如图3H所示，对所述衬底进行离子注入形成源区，并利用炉管热处理进行源区推陷。
Source注入的能量较小，As元素较重，因此注入深度受氧化膜厚度差异影响较大。本发明实施例中，Source注入的能量为40-80KeV，剂量为2-8E15/cm3。
本发明的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，为了解决器件漏电的问题，需使肖特基区域(肖特基管)和元胞区域(MOS管)硅上的栅氧厚度在Source注入前一致，因此，在形成体注入区域后，将硅衬底表面栅氧化层通过干法刻蚀全部刻蚀掉，然后进行体区的炉管氧化热处理推陷，从而控制源区注入前肖特基和MOS管表面的氧化膜厚度一致。
本发明实施例的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法还包括：层间电介质淀积，接触孔曝光、刻蚀，接触孔注入形成欧姆接触；肖特基接触沟槽曝光、刻蚀；金属沉积，在肖特基接触沟槽底部、金属与外延层接触形成肖特二极管；后续工艺包括常规的金属曝光、刻蚀、合金工艺。
如图1G与图3H所示的现有与本发明实施例的集成肖特基SGT工艺的Source注入情况，相比现有集成肖特基SGT工艺，本发明实施例的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，可以消除肖特基栅氧和元胞栅氧厚度不同而产生的硅表面氧化膜厚度差，使肖特基和MOS管的Source注入深度一致，从而改善器件的漏电。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，其特征在于，包括以下步骤：
步骤一、用现有工艺在衬底上形成栅极沟槽、肖特基沟槽、屏蔽电极、隔离介质层，并生长栅氧化层；
步骤二、采用光刻工艺去除肖特基区域沟槽侧壁及其衬底表面的栅氧化层；
步骤三、在所述衬底表面二次生长栅氧化层；
步骤四、淀积多晶硅，并对所述多晶硅进行回刻至衬底表面；
步骤五、对所述衬底进行离子注入形成体区；
步骤六、采用干法刻蚀工艺将衬底表面的栅氧化层全部刻蚀掉；
步骤七、利用炉管氧化热处理进行本体推陷以产生厚度一致的氧化膜层；
步骤八、对所述衬底进行离子注入形成源区，并利用炉管热处理进行源区推陷。
2.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，其特征在于，步骤一中所述衬底为硅衬底。
3.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，其特征在于，步骤一中所述隔离介质层为氧化层。
4.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，其特征在于，步骤一中所述栅氧化层的厚度为250A～1000A。
5.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，其特征在于，步骤三中二次生长的所述栅氧化层的厚度为50A～250A。
6.根据权利要求1所述的集成肖特基二极管的屏蔽栅沟槽MOSFET的制作方法，其特征在于，步骤七中所述氧化膜层的厚度为150A～250A。
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