CN115223647A - 存储器装置以及存储器装置和主机装置的操作方法 - Google Patents

存储器装置以及存储器装置和主机装置的操作方法 Download PDF

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Abstract

提供了存储器装置以及存储器装置和主机装置的操作方法。所述操作存储器装置的方法包括：从主机装置接收用于请求眼图张开度监测器(EOM)操作执行的命令；从主机装置接收包括数据和非数据的模式数据；执行EOM操作，EOM操作执行与数据对应的错误计数，并且不对非数据执行错误计数；以及将包括错误计数结果的EOM响应信号发送到主机装置。

Description

存储器装置以及存储器装置和主机装置的操作方法
本申请要求于2021年4月19日在韩国知识产权局提交的第10-2021-0050328号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开涉及存储器装置以及存储器装置和主机装置的操作方法。
背景技术
眼图张开度监测器(Eye Open Monitor，EOM)被用于掌握发送到通道的信号和从通道接收的信号的质量特性。通常，从通道接收的信号包括时变电压(即，波形)。例如，在存储器系统的信号接收端(例如，存储器装置的接收器)处接收的信号的眼图(eye)可被测量，以提高存储器装置与主机装置之间的信号发送和接收的质量。
EOM接收模式数据，并且通过使用接收的模式数据而被执行。此时，模式数据包括用于信息递送的数据符号(data symbol)、用于控制信号的发送和接收的控制符号(control symbol)、用于保持接收端的锁相环(PLL)的锁定的填充符号(filler symbol)等。
当EOM基于非数据符号(诸如，控制符号和填充符号)被执行时，EOM结果不能正确地反映实际通道特性，并且EOM结果的可靠性可能被降低。因此，存在进行研究以改进该问题的需要。
发明内容
一个或多个示例实施例提供可提高EOM结果的可靠性的存储器装置的操作方法。
一个或多个示例实施例还提供了可提高EOM结果的可靠性的主机装置的操作方法。
一个或多个实例实施例还提供EOM结果的可靠性被提高的存储器装置。
根据示例实施例的一方面，提供一种操作存储器装置的方法，所述方法包括：从主机装置接收请求眼图张开度监测器(EOM)操作的命令；从主机装置接收包括一个或多个数据符号和一个或多个非数据符号的模式数据，其中，所述一个或多个数据符号包括信息符号和/或模式符号；在错误计数中并且作为EOM操作的一部分，对与所述一个或多个数据符号对应的第一错误进行计数；在错误计数中，不对与所述一个或多个非数据符号对应的第二错误进行计数；以及将包括错误计数的EOM响应信号发送到主机装置。
在此还提供一种操作主机装置的方法，所述方法包括：将请求EOM操作的命令发送到存储器装置；将包括一个或多个数据符号和一个或多个非数据符号的模式数据发送到存储器装置；以及从存储器装置接收包括与模式数据相关联的错误计数的EOM响应信号，其中，错误计数基于所述一个或多个数据符号，并且不基于非数据符号。
根据示例实施例的一个方面，提供了一种存储器装置，所述存储器装置包括：接口装置；以及装置控制器，被配置为控制接口装置的操作，其中，接口装置被配置为：接收请求EOM操作的命令，从主机装置接收包括一个或多个数据符号和一个或多个非数据符号的模式数据，其中，所述一个或多个数据符号包括信息符号和/或模式符号，通过操作以下项来执行EOM操作，包括：在错误计数中并且作为EOM操作的一部分，对与所述一个或多个数据符号对应的第一错误进行计数，在错误计数中，不对与所述一个或多个非数据符号对应的第二错误进行计数，以及将包括错误计数的EOM响应信号发送到主机装置。
根据示例实施例的一个方面，提供了一种数据接收装置，所述数据接收装置包括：接口装置；以及控制器，被配置为控制接口装置的操作，其中，接口装置被配置为：接收请求EOM操作的命令，从数据传输装置接收包括一个或多个数据符号和一个或多个非数据符号的模式数据，其中，所述一个或多个数据符号包括信息符号和/或模式符号，在错误计数中并且作为EOM操作的一部分，对与所述一个或多个数据符号对应的第一错误进行计数，在错误计数中，不对与所述一个或多个非数据符号对应的第二错误进行计数，以及将包括错误计数的EOM响应信号发送到数据传输装置。
实施例在下面给出的具体实施方式中被描述。
附图说明
通过参照附图详细描述本公开的示例实施例，本公开的上面的和/或其他方面和特征将变得更加清楚，其中：
图1是示出根据一些实施例的存储器系统的示图；
图2是示出根据一些实施例的图1的UIC(UFS互连)层的示图；
图3是示出根据一些实施例的图2的CDR块的示图；
图4是根据一些实施例的用于解释EOM操作的示图；
图5是示出根据一些实施例的图3的非数据符号检测器的示图；
图6是根据一些实施例的图1的UFS装置控制器、存储接口和非易失性存储设备被重新配置的示图；
图7是示出根据一些实施例的图6的存储装置的示例性框图；
图8是用于解释根据一些实施例的3D V-NAND结构的示图；
图9是用于解释根据一些实施例的存储器系统的操作的流程图；
图10至图16是用于解释根据一些实施例的存储器系统的操作的示图；
图17是用于解释根据一些其他实施例的存储器系统的操作的流程图；
图18是示出根据一些其他实施例的非数据符号检测器的示图；
图19是示出根据一些其他实施例的UIC层的示图；
图20是用于解释根据一些其他实施例的UIC层的操作的示图；
图21是示出根据一些其他实施例的UIC层的示图；
图22和图23是用于解释根据一些实施例的用于执行EOM操作的方法的示图；
图24是示出根据一些其他实施例的存储器系统的示图；
图25是示出根据一些其他实施例的存储器系统的示图；
图26是示出根据一些实施例的数据发送和接收系统的示图；
图27是用于解释根据一些实施例的EOM执行操作的流程图；以及
图28示出提高EOM性能的逻辑流程。
具体实施方式
在下文中，将参照附图描述示例实施例。
图1是示出根据一些实施例的存储器系统的示图。图2是示出图1的通用闪存存储(UFS)互连(UIC)层的示图。图3是示出图2的时钟数据恢复(CDR)块的示图。图4是用于解释EOM操作的示图。图5是示出图3的非数据符号检测器的示图。
在下文中，将通过采用符合由电子装置工程联合委员会(JEDEC)宣布的UFS标准的系统的示例来描述存储器系统。然而，实施例不限于此，并且在相同技术理念内实现的存储器系统的方面可用各种修改来实现。
参照图1，UFS系统1可包括主机装置(例如，UFS主机)100、存储器装置(memorydevice)(例如，UFS装置)200和UFS接口300。
主机装置100和存储器装置200可通过UFS接口300彼此连接。在一些实施例中，主机装置100可被实现为应用处理器的一部分。
主机装置100可包括UFS主机控制器110、应用120、UFS驱动器130、主机存储器140和UIC层150。
存储器装置200可包括UFS装置控制器210、非易失性存储设备220、存储接口230、装置存储器240、UIC层250和调节器260。
非易失性存储设备220可由多个存储单元221组成。尽管这样的存储单元221可包括2D结构或3D结构的V-NAND闪存，但是这样的存储单元221还可包括其他类型的非易失性存储器(诸如，PRAM和/或RRAM)。
UFS装置控制器210和非易失性存储设备220可通过存储接口230彼此连接。存储接口230可被实现为符合诸如Toggle(切换)或ONFI的标准。之后将描述使用Toggle在UFS装置控制器210与非易失性存储设备220之间的操作。
应用120可以是想要与存储器装置200进行通信以利用存储器装置200的功能的程序。应用120可将输入-输出请求(IOR)发送到UFS驱动器130以输入到存储器装置200和从存储器装置200输出。输入-输出请求(IOR)可表示但不必限于数据读取请求、数据写入请求和/或数据擦除请求等。
UFS驱动器130可通过UFS-HCI(主机控制器接口)来管理UFS主机控制器110。UFS驱动器130可将通过应用120生成的输入-输出请求转换成通过UFS标准定义的UFS命令，并且将转换后的UFS命令发送到UFS主机控制器110。单个输入-输出请求可被转换成多个UFS命令。UFS命令基本上可以是通过小型计算机系统接口(Small Computer System Interface，SCSI)标准定义的命令，但是还可以是仅UFS标准的命令。
UFS主机控制器110可通过UIC层150和UFS接口300，将通过UFS驱动器130转换的UFS命令发送到存储器装置200的UIC层250。在该过程中，UFS主机控制器110的UFS主机寄存器111可充当命令队列(CQ)。
主机装置100侧上的UIC层150可包括MIPI(mobile industry processorinterface，移动行业处理器接口)M-PHY和MIPI UniPro，存储器装置200侧上的UIC层250也可包括MIPI M-PHY和MIPI UniPro。
UFS接口300可包括发送参考时钟REF_CLK的线、发送存储器装置200的硬件复位信号RESET_n的线、发送差分输入信号对DIN_T和DIN_C的一对线、以及发送差分输出信号对DOUT_T和DOUT_C的一对线。
从主机装置100提供给存储器装置200的参考时钟的频率值可以是但不必限于四个值19.2MHz、26MHz、38.4MHz和52MHz之一。即使在操作期间(即，即使在主机装置100与存储器装置200之间的数据发送和接收期间)，主机装置100也可改变参考时钟的频率值。
存储器装置200可通过利用锁相环(PLL)等根据从主机装置100提供的参考时钟生成各种频率的时钟。此外，主机装置100可通过参考时钟的频率值来设置主机装置100与存储器装置200之间的数据速率值。也就是说，数据速率的值可根据参考时钟的频率值而被确定。
UFS接口300可支持多个通路(lane)，并且每个通路可被实现为差分通路对。例如，UFS接口300可包括一个或多个接收通路和一个或多个发送通路。在图1中，分别地，发送差分输入信号对DIN_T和DIN_C的一对线可构成接收通路，发送差分输出信号对DOUT_T和DOUT_C的一对线可构成发送通路。在图1中，尽管一个发送通路和一个接收通路被示出，但是发送通路的数量和接收通路的数量可被修改。
接收通路和发送通路可以以串行通信方式发送数据，并且在主机装置100与存储器装置200之间的全双工型通信通过接收通路与发送通路被分开的结构被实现。也就是说，即使在通过接收通路从主机装置100接收数据时，存储器装置200也可通过发送通路将数据发送到主机装置100。此外，控制数据(诸如，从主机装置100到存储器装置200的命令)和用户数据可通过同一通路被发送，用户数据将被存储在存储器装置200的非易失性存储设备220中或者将由主机装置100从非易失性存储设备220读取。因此，在主机装置100与存储器装置200之间，除了一对接收通路和一对发送通路之外，不必进一步提供用于数据传输的单独通路。
参照图2，UIC层250可包括均衡器251、CDR块253、解码器256、解扰器257、去除器(例如，符号去除器)258、通路合并器259和符号转换器259a，均衡器251包括模拟前端(AFE)。
均衡器251从主机装置(图1的100)接收差分输入信号对DIN_T和DIN_C，并且可执行均衡以输出串行位SB。在一些实施例中，主机装置(图1的100)将作为串行信号的差分输入信号对DIN_T和DIN_C提供给均衡器251，并且均衡器251可根据差分输入信号对DIN_T和DIN_C输出串行位SB。
CDR块253可执行时钟数据恢复(CDR)和数据解串行化，以输出N位(N是自然数)信号。CDR块253可包括EOM块(或EOM)255和非数据符号检测器(NDSD)254，EOM块255执行EOM操作以测量关于主机装置(图1的100)的通信通道的信号质量，非数据符号检测器(NDSD)254控制EOM块255的EOM操作的执行。
在一些实施例中，尽管在CDR块253中执行的EOM操作可使用例如SFR(特殊功能寄存器)252来执行，但是实施例不限于此。
参照图2和图3，可通过在特定的偏移条件下使用SFR252测量从主机装置100接收的信号的质量，来执行在CDR块253中执行的EOM操作。通常，接收的信号是包括信息符号、模式符号和/或非数据符号的波形。
具体地，可通过将由图3中的实线指示的主路径的主路径信号MS与由图3中的虚线指示的EOM路径的EOM路径信号ES进行比较来执行EOM操作。
主路径可使用时钟恢复电路253b从自均衡器251接收的串行位SB恢复时钟，使用恢复的时钟RCK提取串行位SB的数据，随后通过并行化器253a生成主路径信号MS。由此生成的主路径信号MS可被发送到比较器(COMP)255b。
EOM路径可生成反映关于从自均衡器251接收的串行位SB恢复的时钟RCK的特定的偏移值dX的时钟dXRCK，通过反映时钟dXRCK和特定的偏移值dY来提取串行位SB的数据，随后通过并行化器255a生成EOM路径信号ES。由此生成的EOM路径信号ES可被发送到比较器255b。
例如，主路径信号MS可以是从图4的参考条件XR和YR提取的数据，EOM路径信号ES可以是从图4的偏移条件dX和dY提取的数据。
当EOM路径信号ES被识别为与主路径信号MS相同的信号时，比较器255b不输出错误计数信号EC。当EOM路径信号ES不被识别为与主路径信号MS相同的信号时，比较器255b可输出错误计数信号EC。也就是说，可通过从比较器255b输出的错误计数信号EC来执行错误计数。
此外，每当这样的采样(例如，EOM路径信号ES和主路径信号MS的比较)被执行一次时，比较器255b可输出采样计数信号SC。
在一些实施例中，偏移值dX可包括时间偏移值、相位偏移值等，偏移值dY可包括电压偏移等。然而，实施例不限于此。此外，在图4中，X轴可表示时间、相位等，Y轴可表示电压等。
在一些实施例中，尽管偏移dX、偏移dY、根据错误计数信号EC的错误计数值、根据采样计数信号SC的采样数量信息等可被存储在SFR 252中，但是实施例不限于此。
非数据符号检测器254通过并行化器253a监测主路径信号MS，并且当接收的数据是填充符号时，非数据符号检测器254可将停止错误计数信号EC的输出的控制信号CS施加到比较器255b。也就是说，当接收的数据是填充符号时，非数据符号检测器254可停止比较器255b的操作，使得EOM错误计数不对填充符号执行。
主机装置100可在用于信息递送的数据符号不被发送时发送填充符号，以保持存储器装置200的PLL锁定。在一些情况下，填充符号的比例可远大于从主机装置100接收的模式数据中的数据符号。数据符号在此可被称为信息符号或模式符号。模式数据在此可被称为波形。接收的模式数据(即，接收的波形)可包括信息符号、模式符号和/或非数据符号。附带地，由于这样的填充符号是用于保持PLL锁定的人工生成的符号，因此在对填充符号执行EOM错误计数时，准确的质量评估可能无法对数据符号传输环境执行。也就是说，EOM结果的可靠性可能被降低。因此，在该实施例中，当接收的符号是除数据符号之外的填充符号时，通过停止其错误计数以从最终EOM结果中排除填充符号，EOM结果的可靠性可被提高。通常，高度随机的符号的序列对于EOM功能是好的。用户信息符号可提供这种随机性，或者主机装置100或存储器装置200可存储随机符号的表。
在一些实施例中，当控制信号CS从非数据符号检测器254被接收时，比较器255b还可停止采样计数信号SC的输出。也就是说，当控制信号CS从非数据符号检测器254被接收时，比较器255b停止错误计数信号EC的输出和采样计数信号SC的输出二者，从而完全地排除填充符号的EOM操作。
参照图5，非数据符号检测器254可包括比较逻辑254a，比较逻辑254a接收从并行化器253a输出的包括第一位b1至第N位bn的N位信号并确定该N位信号是否是预定的符号。在一些实施例中，尽管N位信号可以是10位信号，但是实施例不限于此。
在一些实施例中，比较逻辑254a可确定N位信号是否是K28.5符号，K28.5符号表示信号接收的开始。具体地，当N位信号是10位信号时，比较逻辑254a确定输入信号是否是作为0011111010或1100000101的K28.5符号，并且当输入信号对应于K28.5符号时，比较逻辑254a可将符号锁定信号SLS提供给并行化器253a。
此外，比较逻辑254a可确定N位信号是否是表示填充数据的K28.1符号。具体地，当N位信号是10位信号时，比较逻辑254a确定输入信号是否是作为0011111000或1100000110的K28.1符号，并且当对应于K28.1符号时，比较逻辑254a可向比较器255b提供停止错误计数执行操作的控制信号CS。因此，比较器255b可不对填充符号执行EOM操作。
再次参照图2，解码器256可将从CDR模块253输出的N位信号解码为M位(M是小于N的自然数)信号和区分信号DS。在一些实施例中，尽管N位信号可以是10位信号并且M位信号可以是8位信号，但是实施例不限于此。
当输入的N位信号是数据符号时，解码器256可输出数据信号D作为区分信号DS。当输入的N位信号是控制符号时，解码器256可输出控制信号K作为区分信号DS。
解扰器257可对输入的M位信号执行解扰并将其输出。符号去除器258可从输入的M位信号去除跳过符号(诸如，标记和填充符号)。通路合并器259可合并输入到每个通路的信号，并且将它们提供给符号转换器259a。符号转换器259a可转换和输出符号。
再次参照图1，存储器装置200的UFS装置控制器210通常可控制存储器装置200的操作。
UFS装置控制器210可通过作为数据的逻辑存储单元的LU(逻辑单元)211(例如，逻辑单元#0至逻辑单元#N-1)来管理非易失性存储设备220。尽管LU 211的数量N可以是例如八个，但是实施例不限于此。
UFS装置控制器210可包括闪存转换层(FTL)，并且使用FTL的地址映射信息将从主机装置100接收的逻辑数据地址(例如，LBA(逻辑块地址))转换成物理数据地址(例如，PBA(物理块地址)或PPN(物理页号))。在UFS系统1中，用于存储用户数据的逻辑块可具有预定范围的大小。例如，逻辑块的最小大小可被设置为4千字节。
当来自主机装置100的命令通过UIC层250被输入到存储器装置200时，UFS装置控制器210可根据输入的命令来执行操作，并且当操作被完成时，UFS装置控制器210可将完成响应发送到主机装置100。
例如，当主机装置100尝试将用户数据存储在存储器装置200中时，主机装置100可将数据写入命令发送到存储器装置200。当准备好接收用户数据(准备好传送(ready-to-transfer))的响应从存储器装置200被接收时，主机装置100可将用户数据发送到存储器装置200。UFS装置控制器210可将接收的用户数据临时存储在装置存储器240中，并且可基于FTL的地址映射信息将临时存储在装置存储器240中的用户数据存储到非易失性存储设备220中的选择的位置处。
作为另一示例，当主机装置100尝试读取存储在存储器装置200中的用户数据时，主机装置100可将数据读取命令发送到存储器装置200。当接收到命令时，UFS装置控制器210基于数据读取命令从非易失性存储设备220读取用户数据，并且可将读取的用户数据临时存储在装置存储器240中。在这样的读取过程中，UFS装置控制器210可使用嵌入式ECC(纠错码)电路(未示出)来检测和纠正读取的用户数据的错误。此外，UFS装置控制器210可将临时存储在装置存储器240中的用户数据发送到主机装置100。
此外，UFS装置控制器210还可包括AES(高级加密标准)电路(未示出)，并且AES电路可使用对称密钥算法(symmetric-key algorithm)来对被输入到UFS装置控制器210的数据进行加密或解密。
主机装置100可将要被发送到存储器装置200的命令按顺序存储在可用作命令队列的UFS主机寄存器111中，并且将命令按该顺序发送到存储器装置200。此时，即使在先前发送的命令仍正由存储器装置200处理时(即，即使在接收到先前发送的命令由存储器装置200完全处理的通知之前)，主机装置100也可将在命令队列中等待的下一命令发送到存储器装置200。因此，存储器装置200即使在处理先前接收的命令的同时，也可从主机装置100接收下一命令。可被存储在这样的命令队列中的命令的最大数量(队列深度)可以是例如32。另外，命令队列可被实现为循环队列类型，循环队列类型通过头指针和尾指针指示存储在队列中的命令行的开始和结束。
多个存储单元221中的每个可包括存储器单元阵列(未示出)和控制电路(未示出)，控制电路(未示出)控制存储器单元阵列的操作。存储器单元阵列可包括二维存储器单元阵列或三维存储器单元阵列。存储器单元阵列包括多个存储器单元，并且每个存储器单元可以是存储1位的信息的单元(单层单元(single level cell，SLC))，但是每个存储器单元也可以是存储2位或更多位的信息的单元(诸如，MLC(多层单元(multilevel cell))、TLC(三层单元(triple level cell))和QLC(四层单元(quadruple level cell)))。三维存储器单元阵列可包括垂直定向的垂直NAND串，使得至少一个存储器单元位于另一存储器单元上面。下面将提供其更具体的描述。
作为电源电压的VCC、VCCQ1、VCCQ2等可被输入到存储器装置200。VCC是用于存储器装置200的主电源电压，并且可具有例如2.4V至3.6V的值。VCCQ1是用于供应低范围的电压的电源电压，主要用于UFS装置控制器210，并且可包括例如1.14V至1.26V的值。VCCQ2是用于供应低于VCC但高于VCCQ1的范围的电压的电源电压，主要用于输入/输出接口(诸如，MIPI M-PHY)，并且可包括例如1.7V至1.95V的值。电源电压可经由调节器260被供应到存储器装置200的每个组件。调节器260可被实现为一组单元调节器，每个单元调节器连接到前述电源电压之中的不同的电源电压。
图6是图1的UFS装置控制器、存储接口和非易失性存储设备被重新配置的示图；
图1的存储接口230可包括图6的控制器接口(例如，控制器接口电路)230a和存储器接口(例如，存储器接口电路)230b。在一些示例实施例中，图6中示出的存储装置(storage device)(例如，非易失性存储器装置)224可对应于图1的单个存储单元221。此外，在一些示例实施例中，存储装置224可对应于图1的非易失性存储设备220。
存储装置224可包括第一引脚P11至第八引脚P18、存储器接口电路230b、控制逻辑(例如，控制逻辑电路)510和存储器单元阵列520。
存储器接口电路230b可通过第一引脚P11从装置控制器210接收芯片使能信号nCE。存储器接口电路230b可根据芯片使能信号nCE通过第二引脚P12至第八引脚P18将信号发送到装置控制器210和从装置控制器210接收信号。例如，当芯片使能信号nCE处于启用状态(例如，低电平)时，存储器接口电路230b可通过第二引脚P12至第八引脚P18将信号发送到装置控制器210和从装置控制器210接收信号。
存储器接口电路230b可通过第二引脚P12至第四引脚P14从装置控制器210接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。存储器接口电路230b可通过第七引脚P17从装置控制器210接收数据信号DQ或者将数据信号DQ发送到装置控制器210。命令CMD、地址ADDR和数据可通过数据信号DQ被发送。例如，数据信号DQ可通过多条数据信号线被发送。在这种情况下，第七引脚P17可包括与多个数据信号对应的多个引脚。
存储器接口电路230b可基于写入使能信号nWE的切换时序(toggle timing)从在命令锁存使能信号CLE的启用部分(例如，高电平状态)中接收的数据信号DQ获取命令CMD。存储器接口电路230b可基于写入使能信号nWE的切换时序从在地址锁存使能信号ALE的启用部分(例如，高电平状态)中接收的数据信号DQ获取地址ADDR。
在一些示例实施例中，写入使能信号nWE保持静态(例如，高电平或低电平)，随后可在高电平与低电平之间被切换。例如，写入使能信号nWE可在命令CMD或地址ADDR被发送的部分中被切换。因此，存储器接口电路230b可基于写入使能信号nWE的切换时序来获取命令CMD或地址ADDR。
存储器接口电路230b可通过第五引脚P15从装置控制器210接收读取使能信号nRE。存储器接口电路230b可通过第六引脚P16从装置控制器210接收数据选通信号DQS或者将数据选通信号DQS发送到装置控制器210。
在存储装置224的数据DATA输出操作中，存储器接口电路230b可在输出数据DATA之前通过第五引脚P15接收切换的(toggling)读取使能信号nRE(即，切换状态(togglingstate)的读取使能信号nRE)。存储器接口电路230b可基于读取使能信号nRE的切换来生成切换的数据选通信号DQS。例如，存储器接口电路230b可生成数据选通信号DQS，数据选通信号DQS基于读取使能信号nRE的切换开始时间(toggling start time)在预定延迟(例如，tDQSRE)之后开始切换。存储器接口电路230b可基于数据选通信号DQS的切换时序来发送包括数据DATA的数据信号DQ。因此，数据DATA可在数据选通信号DQS的切换时序处被布置并且被发送到装置控制器210。
在存储装置224的数据DATA输入操作中，当包括数据DATA的数据信号DQ从装置控制器210被接收时，存储器接口电路230b可从装置控制器210一起接收数据DATA和切换的数据选通信号DQS。存储器接口电路230b可基于数据选通信号DQS的切换时序从数据信号DQ获取数据DATA。例如，存储器接口电路230b可通过在数据选通信号DQS的上升沿和下降沿处对数据信号DQ进行采样来获取数据DATA。
存储器接口电路230b可通过第八引脚P18将就绪/忙碌(ready/busy)输出信号nR/B发送到装置控制器210。存储器接口电路230b可通过就绪/忙碌输出信号nR/B将存储装置224的状态信息发送到装置控制器210。当存储装置224处于忙碌状态时(即，当存储装置224的内部操作正在被执行时)，存储器接口电路230b可将指示忙碌状态的就绪/忙碌输出信号nR/B发送到装置控制器210。当存储装置224处于就绪状态时(即，存储装置224的内部操作被完成或者未被执行)，存储器接口电路230b可将指示就绪状态的就绪/忙碌输出信号nR/B发送到装置控制器210。例如，当存储装置224响应于页读取命令而从存储器单元阵列520读取数据DATA时，存储器接口电路230b可将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nR/B发送到装置控制器210。例如，当存储装置224响应于编程命令将数据DATA编程到存储器单元阵列520时，存储器接口电路230b可将指示忙碌状态的就绪/忙碌输出信号nR/B发送到装置控制器210。
控制逻辑电路510通常可控制存储装置224的各种操作。控制逻辑电路510可接收从存储器接口电路230b获取的命令CMD/地址ADDR。控制逻辑电路510可根据接收的命令CMD/地址ADDR生成用于控制存储装置224的其他组件的控制信号。例如，控制逻辑电路510可生成用于将数据DATA编程在存储器单元阵列520中或者从存储器单元阵列520读取数据DATA的各种控制信号。
存储器单元阵列520可在控制逻辑电路510的控制下存储从存储器接口电路230b获取的数据DATA。存储器单元阵列520可在控制逻辑电路510的控制下将存储的数据DATA输出到存储器接口电路230b。
存储器单元阵列520可包括多个存储器单元。例如，多个存储器单元可以是闪存单元。然而，实施例不限于此，并且存储器单元可以是RRAM(电阻式随机存取存储器)单元、FRAM(铁电随机存取存储器)单元、PRAM(相变随机存取存储器)单元、TRAM(晶闸管随机存取存储器)单元和MRAM(磁随机存取存储器)单元。在下文中，将主要基于存储器单元是NAND闪存单元的实施例来描述实施例。
装置控制器210可包括第一引脚P21至第八引脚P28和控制器接口电路230a。第一引脚P21至第八引脚P28可对应于存储装置224的第一引脚P11至第八引脚P18。
控制器接口电路230a可通过第一引脚P21将芯片使能信号nCE发送到存储装置224。控制器接口电路230a可通过第二引脚P22至第八引脚P28将信号发送到由芯片使能信号nCE选择的存储装置224和从由芯片使能信号nCE选择的存储装置224接收信号。
控制器接口电路230a可通过第二引脚P22至第四引脚P24将命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE发送到存储装置224。控制器接口电路230a可通过第七引脚P27将数据信号DQ发送到存储装置224或者从存储装置224接收数据信号DQ。
控制器接口电路230a可将包括命令CMD或地址ADDR的数据信号DQ和切换的写入使能信号nWE一起发送到存储装置224。控制器接口电路230a可在发送具有启用状态的命令锁存使能信号CLE的情况下，将包括命令CMD的数据信号DQ发送到存储装置224，并且可在发送具有启用状态的地址锁存使能信号ALE的情况下，将包括地址ADDR的数据信号DQ发送到存储装置224。
控制器接口电路230a可通过第五引脚P25将读取使能信号nRE发送到存储装置224。控制器接口电路230a可通过第六引脚P26从存储装置224接收数据选通信号DQS，或者可将数据选通信号DQS发送到存储装置224。
在存储装置224的数据DATA输出操作中，控制器接口电路230a可生成切换的读取使能信号nRE，并且可将读取使能信号发送到存储装置224。例如，在数据DATA被输出之前，控制器接口电路230a可生成从静态(例如，高电平或低电平)改变到切换状态的读取使能信号nRE。因此，可基于读取使能信号nRE而在存储装置224中生成切换的数据选通信号DQS。控制器接口电路230a可从存储装置224一起接收包括数据DATA的数据信号DQ和切换的数据选通信号DQS。控制器接口电路230a可基于数据选通信号DQS的切换时序从数据信号DQ获取数据DATA。
在存储装置224的数据DATA输入操作中，控制器接口电路230a可生成切换的数据选通信号DQS。例如，在发送数据DATA之前，控制器接口电路230a可生成从静态(例如，高电平或低电平)改变到切换状态的数据选通信号DQS。控制器接口电路230a可基于数据选通信号DQS的切换时序将包括数据DATA的数据信号DQ发送到存储装置224。
控制器接口电路230a可通过第八引脚P28从存储装置224接收就绪/忙碌输出信号nR/B。控制器接口电路230a可基于就绪/忙碌输出信号nR/B来辨别存储装置224的状态信息。
图7是示出图6的存储装置的示例性框图。
参照图7，存储装置224可包括控制逻辑电路510、存储器单元阵列520、页缓冲器单元550、电压生成器530和行解码器540。尽管图7中未示出，但是存储装置224还可包括图6中示出的存储器接口电路230b，并且还包括列逻辑、预解码器、温度传感器、命令解码器、地址解码器等。
控制逻辑电路510通常可控制存储装置224内部的各种操作。控制逻辑电路510可响应于来自存储器接口电路230b的命令CMD和/或地址ADDR来输出各种控制信号。例如，控制逻辑电路510可输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。
存储器单元阵列520可包括多个存储器块BLK1至BLKz(z是正整数)，并且多个存储器块BLK1至BLKz中的每个可包括多个存储器单元。存储器单元阵列520可通过位线BL连接到页缓冲器单元550，并且可通过字线WL、串选择线SSL和地选择线GSL连接到行解码器540。
在一个示例性实施例中，存储器单元阵列520可包括三维存储器单元阵列，并且三维存储器单元阵列可包括多个NAND串。每个NAND串可包括连接到垂直堆叠在基底上的字线的存储器单元。第7,679,133号美国专利公开、第8,553,466号美国专利公开、第8,654,587号美国专利公开和第8,559,235号美国专利公开以及第2011/0233648号美国专利申请公开通过引用包含于此。在一个示例性实施例中，存储器单元阵列520可包括二维存储器单元阵列，并且二维存储器单元阵列可包括沿行方向和列方向放置的多个NAND串。
页缓冲器单元550可包括多个页缓冲器PB1至PBn(n是3或更大的整数)，并且多个页缓冲器PB1至PBn中的每个可通过多条位线BL连接到存储器单元。响应于列地址Y-ADDR，页缓冲器单元550可选择多条位线BL之中的至少一条。页缓冲器单元550可根据操作模式作为条目驱动器或检测放大器进行操作。例如，在编程操作时，页缓冲器单元550可将与将被编程的数据对应的位线电压施加到选择的位线。在读取操作时，页缓冲器单元550可检测选择的位线的电流或电压，并检测存储在存储器单元中的数据。
电压生成器530可基于电压控制信号CTRL_vol生成用于执行编程操作、读取操作和擦除操作的各种类型的电压。例如，电压生成器530可生成编程电压、读取电压、编程验证电压、擦除电压等作为字线电压VWL。
响应于行地址X-ADDR，行解码器540可选择多条字线WL中的一条，并且可选择多条串选择线SSL中的一条。例如，行解码器540可在编程操作时将编程电压和编程验证电压施加到选择的字线，并且可在读取操作时将读取电压施加到选择的字线。
图8是用于解释根据一些实施例的3D V-NAND结构的示图。
当存储装置的存储模块被实现为3D V-NAND型闪存时，构成存储模块的多个存储器块中的每个可由如图8中所示的等效电路表示。
图8中示出的存储器块BLKi示出在基底上以三维结构形成的三维存储器块。例如，包括在存储器块BLKi中的多个存储器NAND串可在垂直于基底(例如，X方向和/或Y方向)的方向(例如，Z方向)上被形成。
参照图8，存储器块BLKi可包括连接在位线BL1、BL2和BL3与共源极线CSL之间的多个存储器NAND串NS11至NS33。多个存储器NAND串NS11至NS33可各自包括串选择晶体管SST、多个存储器单元MC1、MC2、……、MC8以及地选择晶体管GST。尽管图8示出多个存储器NAND串NS11至NS33中的每个包括八个存储器单元MC1、MC2、……、MC8，但是实施例不必限于此。
串选择晶体管SST可连接到对应的串选择线SSL1、SSL2或SSL3。多个存储器单元MC1、MC2、……、和MC8可各自连接到对应的栅极线GTL1、GTL2、……、GTL8。栅极线GTL1、GTL2、……、GTL8可对应于字线，并且栅极线GTL1、GTL2、……、GTL8中的一些可对应于虚设(dummy)字线。地选择晶体管GST可连接到对应的地选择线GSL1、GSL2或GSL3。串选择晶体管SST可连接到对应的位线BL1、BL2或BL3，地选择晶体管GST可连接到共源极线CSL。
相同高度的字线(例如，WL1)共同连接，并且地选择线GSL1、GSL2和GSL3与串选择线SSL1、SSL2和SSL3可彼此分开。尽管图8示出存储器块BLKi连接到八条栅极线GTL1、GTL2、……、GTL8以及三条位线BL1、BL2和BL3，但是实施例不必限于此。
图9是用于解释根据一些实施例的存储器系统的操作的流程图。图10至图16是用于解释根据一些实施例的存储器系统的操作的示图。
首先，参照图9，主机装置(例如，主机)100将用于请求EOM(眼图张开度监测器)操作执行的命令发送到存储器装置(例如，装置)200(S110)。
在一些实施例中，这样的请求命令可以以符合JEDEC UFS标准的图10中示出的写入缓冲器命令(WRITE BUFFER COMMAND)的形式来实现。图10是示出符合JEDEC UFS标准的写入缓冲器命令的CDB(命令描述符块)的示图，图11是示出写入缓冲器命令的模式(MODE)字段设置值的描述的示图。
具体地，参照图1、图10和图11，主机装置100的UFS主机控制器110将写入缓冲器命令的模式(MODE(或，Mode))字段设置为1F(例如，1Fh，h表示十六进制数)，并且可请求存储器装置200的UFS装置控制器210执行EOM操作。此外，接收请求的UFS装置控制器210可准备EOM操作。在一些实施例中，MSB可表示最高有效位，LSB可表示最低有效位。在一些实施例中，写入缓冲器命令可包括缓冲器标识字段(BUFFER ID)、缓冲器偏移字段(BUFFEROFFSET)和参数列表长度字段(PARAMETER LIST LENGTH)。
在一些实施例中，UFS主机控制器110的操作和UFS装置控制器210的操作可通过控制UFS主机控制器110和UFS装置控制器210使用预定的固件而被执行。然而，实施例不限于此。
参照图11，图11示出在写入缓冲器命令的模式(MODE)字段的设置值是1F时请求EOM操作的示例。然而，实施例不限于示出的示例。如果需要，请求EOM操作的模式(MODE)字段的设置值可被修改为另外的设置值(例如，在标准规范中被设置为“保留”的其他设置值(诸如，1D(例如，1Dh)和1E(例如，1Eh)))。
另一方面，参照图1和图10，UFS主机控制器110可使用写入缓冲器命令的参数列表长度字段来将之后将描述的EOM数据的大小发送到UFS装置控制器210。
接下来，参照图9，存储器装置200将对写入缓冲器命令的响应发送到主机装置100(S120)。
在一些实施例中，这样的响应可包括可由存储器装置200接收的数据容量信息。也就是说，当存储器装置200例如通过作为响应的k(k是自然数)个字节对主机装置100进行响应时，主机装置100可之后通过以k个字节为单位划分将被发送到存储器装置200的数据(例如，用于执行EOM操作所需的数据)来发送该数据。
接下来，参照图9，主机装置100将生成的EOM数据发送到存储器装置200(S130)，并且存储器装置200将对EOM数据接收的响应发送到主机装置100(S140)。
在该实施例中，主机装置100可生成用于将要在存储器装置200中执行的EOM操作所需的EOM数据。
EOM数据的生成时间点可在主机装置100将用于请求EOM操作执行的命令发送到存储器装置200时的时间点(S110)之前，或者可在对写入缓冲器命令的响应从存储器装置200被接收到主机装置100时的时间点(S120)之后。
此外，在一些实施例中，EOM数据的生成时间点可以是在“在主机装置100将用于请求EOM操作执行的命令发送到存储器装置200时的时间点(S110)”与“在对写入缓冲器命令的响应从存储器装置200被接收到主机装置100时的时间点(S120)”之间的时间点。也就是说，可尽可能多地修改主机装置100生成用于将在存储器装置200中执行的EOM操作所需的EOM数据时的时序。
在一些实施例中，由主机装置100生成的EOM数据可包括用于执行EOM操作所需的参数和用于执行EOM操作所需的模式数据。
在一些实施例中，用于执行EOM操作所需的参数可包括用于执行上面描述的存储器装置200的EOM操作所需的偏移值dX和dY。
偏移值dX可包括时间偏移值、相位偏移值等，偏移值dY可包括电压偏移值等，然而，实施例不限于此。
此外，用于执行EOM操作所需的参数可包括相位分辨率信息。这样的相位分辨率信息可用于由存储器装置200从主机装置100接收模式数据。
在一些实施例中，用于执行EOM操作所需的模式数据是用于执行上面描述的存储器装置200的EOM操作所需的从均衡器251提供的串行位(图3的SB)。
在一些实施例中，主机装置100可生成多个模式数据，这样的多个模式数据是通过尽可能多地组合各种位序列而被生成，并且EOM操作执行结果可使用一致的数据模式而被生成。模式数据中的符号可被称为模式符号。
尽管模式数据的示例包括PRBS(伪随机二进制序列)数据、CRPAT(兼容随机测试模式)数据、CJTPAT(兼容抖动容差模式)数据等，但是实施例不限于此。
图12是示出根据一些实施例的由主机装置100发送到存储器装置200的EOM数据的结构的示图。
参照图12，EOM数据可包括EOM数据头EDH和EOM数据模式EDP。
EOM数据头EDH可包括用于执行EOM操作所需的参数。例如，相位选择字段(PHASESELELCT)包括将被发送到存储器装置200的偏移值或相位偏移值，参考电压控制字段(VREFCONTROL)可包括将被发送到存储器装置200的电压偏移值。
也就是说，用于在存储器装置200中执行上面参照图3和图4描述的EOM操作所需的时间偏移值或相位偏移值可通过相位选择字段(PHASE SELELCT)从主机装置100被提供给存储器装置200。此外，用于在存储器装置200中执行上面参照图3和图4描述的EOM操作所需的电压偏移值可通过参考电压控制字段(VREF CONTROL)从主机装置100被提供给存储器装置200。
另一方面，由存储器装置200参照的用于从主机装置100接收模式数据的相位分辨率信息(齿轮信息(gear information))可通过相位分辨率字段(PHASE RESOLUTION(GEAR))从主机装置100被提供给存储器装置200。在一些实施例中，参考电压分辨率信息可通过参考电压分辨率字段(VREF RESOLUTION)从主机装置100被提供给存储器装置200。
此外，在执行EOM操作时由存储器装置200执行的采样的数量可通过采样数量字段(NUMBER OF SAMPLING)从主机装置100被提供给存储器装置200。
此外，将由存储器装置200从主机装置100接收的模式数据的大小可通过数据长度字段(EOM DATA LENGTH)从主机装置100被提供给存储器装置200。
尽管图12示出由12字节组成的EOM数据头EDH的示例，但是实施例不限于此，并且EOM数据头EDH的大小可被尽可能地修改。
EOM数据模式EDP可包括用于执行EOM操作所需的模式数据。如图12中所示，EOM数据模式EDP可包括多个模式数据。在一些实施例中，图12中示出的N可以是大于12的自然数。
参照图13，EOM数据头EDH和EOM数据模式EDP可多次从主机装置100被发送到存储器装置200。此时，在确定将EOM数据头EDH和EOM数据模式EDP从主机装置100发送到存储器装置200的方法中，可考虑在上面图9的步骤S110中存储器装置200通过其对主机装置100进行响应的可接收数据容量信息。
例如，在图9的步骤S110中，如果存储器装置200通过其对主机装置100进行响应的可接收数据容量信息是12字节，则主机装置100可通过如图13中所示的方法将EOM数据头EDH和EOM数据模式EDP发送到存储器装置200。
具体地，主机装置100首先将具有12字节大小的EOM数据头EDH发送到存储器装置200(S130a)。此外，存储器装置200对主机装置100响应：接收到EOM数据头EDH(S140a)。
随后，主机装置100将EOM数据模式EDP之中的12字节大小的EOM数据模式EDP(例如，EDP1)发送到存储器装置200(S130b)。此外，存储器装置200对主机装置100相应：接收到EOM数据模式EDP(S140b)。此外，主机装置100将EOM数据模式EDP之中的随后的12字节大小的EOM数据模式EDP(例如，EDP2)发送到存储器装置200(S130c)。此外，存储器装置200对主机装置100响应：接收到EOM数据模式EDP(S140c)。通过重复这样的方式，图12中示出的所有EOM数据模式可从主机装置100被提供给存储器装置200。
另一方面，将由主机装置100发送到存储器装置200的EOM数据的结构不限于图12中示出的示例。
图14是示出根据一些其他实施例的由主机装置100发送到存储器装置200的EOM数据的结构的示图。
参照图14，EOM数据可包括EOM数据头EDH和EOM数据模式EDP。
EOM数据头EDH可包括用于执行EOM操作所需的参数。
例如，时序偏移字段(Timing Offset)和时序步长字段(Timing Step)可包括将被发送到存储器装置200的时间偏移值或相位偏移值，电压偏移字段(Voltage Offset)和电压步长字段(Voltage Step)可包括将被发送到存储器装置200的电压偏移值。
也就是说，用于在存储器装置200中执行上面参照图3和图4描述的EOM操作所需的时间偏移值或相位偏移值可通过时序偏移字段和时序步长字段从主机装置100被提供给存储器装置200。此外，用于在存储器装置200中执行上面参照图3和图4描述的EOM操作所需的电压偏移值可通过电压偏移字段和电压步长字段从主机装置100被提供给存储器装置200。
也就是说，在该实施例中，图3和图4中示出的偏移值dX和偏移值dY可不由如图12中示出的实施例中那样的一个值指示，而可由参考值(参考相位或参考电压)和参考值的偏移值(例如，偏移相位值或偏移电压值)的两个字段表示。
另一方面，在执行EOM操作时由存储器装置200执行的采样的数量可通过采样数量字段(Number of Sampling)从主机装置100被提供给存储器装置200。
此外，将从主机装置100接收到存储器装置200的模式数据的大小可通过总数据长度字段(Total Data Length)从主机装置100被提供给存储器装置200。此外，将从主机装置100接收到存储器装置200的模式数据的大小可通过EOM数据模式长度字段(EOM DataPattern Length)从主机装置100被提供给存储器装置200。
再次参照图9，提供有EOM数据的存储器装置200执行EOM操作(S150)。
在一些实施例中，EOM操作可在EOM数据头(图13的EDH)被接收之后在EOM数据模式(图13的EDP)的接收期间被执行。然而，实施例不限于此，并且EOM操作还可在所有EOM数据模式(例如，图13的EDP)已经被接收之后被执行。
参照图1至图5和图15，比较器255b可执行将错误计数信号EC输出到从主机装置100提供的模式数据中的每个符号的错误计数操作，以及输出采样计数信号SC的采样计数操作。
参照图3和图15，如果模式数据EDP中的符号是数据符号D，则非数据符号检测器254不输出控制信号CS。因此，比较器255b执行输出错误计数信号EC和采样计数信号SC的错误计数操作(CO部分)。
此后，如果模式数据EDP中的符号是填充符号F，则非数据符号检测器254输出控制信号CS。因此，比较器255b不执行输出错误计数信号EC和采样计数信号SC的错误计数操作(NCO部分)。因此，不对模式数据EDP中的填充符号F执行EOM操作。
采样计数信号SC可用于确定从主机装置100提供给存储器装置200的采样数量字段(NUMBER OF SAMPLING)的采样数量是否与由存储器装置200执行的采样数量相同。
对于从主机装置100接收的所有模式数据，错误计数信号EC可用于计算与“通过相位选择字段(PHASE SELELCT)提供的相位偏移值”和“通过参考电压控制字段(VREFCONTROL)提供的电压偏移值”对应的错误计数值。
例如，如果包括一百个数据符号和一百个填充符号的模式数据EDP从主机装置100被发送到存储器装置200以执行存储器装置200的EOM操作，则比较器255b对一百个数据符号执行错误计数操作，但不对一百个填充符号执行错误计数操作。
再次参照图9，在执行EOM操作之后，存储器装置200将包括EOM操作的执行结果的响应信号发送到主机装置100(S160)。
此时，响应信号可包括EOM操作执行的成功或失败、以及与相位偏移值和电压偏移值对应的错误计数值。在该实施例中，这样的错误计数值是模式数据EDP中的数据符号的错误计数值。
例如，如果从主机装置100提供给存储器装置200的采样数量字段(NUMBER OFSAMPLING)的采样数量与从存储器装置200的比较器255b输出的采样计数信号SC的数量相同，则存储器装置200可确定EOM操作执行被完成，并且可将完成信息发送到主机装置100。
相比之下，如果从主机装置100提供给存储器装置200的采样数量字段(NUMBER OFSAMPLING)的采样数量与从存储器装置200的比较器255b输出的采样计数信号SC的数量不同，则存储器装置200可确定EOM操作执行未被完成，并且可将失败信息发送到主机装置100。
在一些实施例中，尽管EOM操作执行的成功或失败可例如通过图16中示出的响应字段(Response)(例如，响应UFS协议信息单元(响应UPIU))被提供给主机装置100，但是实施例不限于此。此外，在图16中，LUN可表示逻辑单元号，E2ECRC可表示端到端循环冗余校验。
此外，在一些实施例中，尽管上面描述的错误计数值可通过图16中示出的四个感测数据字段(Sense Data[0]、Sense Data[1]、Sense Data[2]和Sense Data[3])被提供给例如主机装置100，但是实施例不限于此。例如，还可包括其他感测数据字段Sense Data[4]、Sense Data[5]、……、Sense Data[14]、Sense Data[15]、Sense Data[16]、SenseData[17]等。
由此生成的EOM操作执行结果可被参照，并且用于改变主机装置100的信号驱动特性或改变存储器装置200的信号接收特性。
在上面描述的存储器系统中，不需要另一外部装置来掌握在主机装置100与存储器装置200之间发送和接收的信号的质量特性。此外，在其上执行EOM操作的信号线也与主机装置100和存储器装置200在其上实际发送和接收信号的信号线相同。这使得执行容易且具有高可靠性的EOM操作是可行的。此外，由于不对填充符号执行EOM操作，因此可提高EOM测量的可靠性。
图17是用于解释根据一些其他实施例的存储器系统的操作的流程图。
在下文中，将尽可能地省略上面描述的实施例的重复说明，并且将主要描述差异。
参照图17，主机装置100将用于请求EOM操作执行的命令发送到存储器装置200(S200)。此外，存储器装置200将对写入缓冲器命令的响应发送到主机装置100(S210)。
随后，存储器装置200将用于执行EOM操作所需的模式数据发送到主机装置100(S220)。
参照图1，在一些实施例中，尽管用于执行EOM操作所需的模式数据可被存储在存储器装置200的非易失性存储设备220中并且随后可被发送到主机装置100，但是实施例不限于此。
也就是说，在该实施例中，不同于上面参照图9描述的实施例，主机装置100不生成用于执行EOM操作所需的模式数据，而是使用存储在存储器装置200中的模式数据以执行EOM操作。
之后，主机装置100将包括用于执行EOM操作所需的参数和从存储器装置200接收的模式数据的EOM数据发送到存储器装置200(S230)。此外，存储器装置200将对EOM数据的接收的响应发送到主机装置100(S240)。提供有EOM数据的存储器装置200执行EOM操作(S250)，并且执行EOM操作的存储器装置200将包括EOM操作执行结果的响应信号发送到主机装置100(S260)。
图18是示出根据一些其他实施例的非数据符号检测器的示图。在下文中，将主要描述与上面描述的实施例的差异。
参照图18，非数据符号检测器254可包括比较逻辑254a，比较逻辑254a接收从并行化器253a输出的N位信号，并且确定N位信号是否是预定的符号。在一些实施例中，尽管N位信号是10位信号，但是实施例不限于此。
在该实施例中，比较逻辑254a还可确定N位信号是否是表示填充数据的D07.3符号。当接收的信号是加扰信号时，比较逻辑254a可确定N位信号是否是D07.3符号，并且确定填充符号。
具体地，当N位信号是10位信号时，比较逻辑254a确定输入信号是否是作为1110001100或0001110011的D07.3符号，如果输入信号对应于D07.3符号，则比较逻辑254a可将用于停止错误计数操作的执行的控制信号CS提供给比较器(图3的255b)。因此，比较器(图3的255b)可不对填充符号执行EOM操作。
图19是示出根据一些其他实施例的UIC层的示图。图20是用于解释根据一些其他实施例的UIC层的操作的示图。在下文中，将主要描述与上面描述的实施例的差异。
参照图19和图20，在该实施例中，非数据符号检测器(图2的254)未被放置在解码器256的前级的CDR模块(图2的253)中，但是从解码器256输出的区分信号DS被用作比较器255b的控制信号。
解码器256可将输入的N位信号与数据符号查找表和控制符号查找表进行比较。此外，当N位信号是数据符号时，解码器256可输出包括第一位b1至第M位bm的M位信号和作为区分信号DS的数据信号D。此外，当N位信号是控制符号时，解码器256可输出包括第一位b1至第M位bm的M位信号和作为区分信号DS的控制信号K。在一些实施例中，尽管N位信号可以是10位信号并且M位信号可以是8位信号，但是实施例不限于此。
根据本实施例的比较器255b可基于区分信号来停止执行错误计数操作。例如，当从解码器256输出的区分信号DS是数据信号D时，根据本实施例的比较器255b执行错误计数操作并执行EOM，并且当将被输出的区分信号DS是控制信号K时，错误计数操作不被执行并且EOM不被执行。因此，不对包括上面描述的填充符号的所有控制符号执行EOM。
图21是示出根据一些其他实施例的UIC层的示图。在下文中，将主要描述与上面描述的实施例的差异。
参照图21，在本实施例中，当接收的信号是加扰信号时，解扰通过解扰器257而被执行，并且该信号被提供给符号去除器258。这里，当符号去除器258执行去除作为非数据符号的跳过符号的操作时(即，响应于解扰后的M位信号是跳过符号)，符号去除器258生成控制信号CS并将其提供给比较器(例如，图3的255b)，从而停止或禁止错误计数操作。根据这样的配置，在非数据符号被接收到CDR块253时的时间点与比较器(例如，图3的255b)的错误计数操作被停止时的时间点之间可能存在轻微的延迟。
图22和图23是用于解释根据一些实施例的用于执行EOM操作的方法的示图。
参照图22，信号接收器的物理层(例如，图1的UIC层250)可包括PMA(物理介质附接)块(PMA)和PCS(物理编码子层)块。
PMA块(PMA)可接收P位(P是自然数)数据，对P位数据进行解码，并且输出Q位(Q是小于P的自然数)数据和包括2位的同步位。在一些实施例中，尽管P位数据可包括66位数据并且Q位数据可包括64位数据，但是实施例不限于此。
可如图23中所示定义包括2位的同步位。也就是说，当同步位是00或11时，这种情况指示在P位数据中存在错误。当同步位是01时，这种情况指示P位数据是数据位。当同步位是10时，这种情况可指示P位数据是控制位。
当2位同步位是10时，PMA块(PMA)可停止包括错误计数操作的EOM操作执行。
图24是示出根据一些其他实施例的存储器系统的示图。在下文中，将主要描述与上面描述的实施例的差异。
参照图24，在该实施例中，主机装置100的UIC层150执行上面提到的EOM操作。例如，主机装置100的UIC层150可对从存储器装置200接收的差分输出信号对DOUT_T和DOUT_C执行EOM操作。
图25是示出根据一些其他实施例的存储器系统的示图。在下文中，将主要描述与上面描述的实施例的差异。
参照图25，在该实施例中，主机装置100的UIC层150和存储器装置200的UIC层250二者都执行前述EOM操作。
图26是示出根据一些实施例的数据发送/接收装置系统的示图。
参照图26，第一数据发送/接收装置500包括第一接口510。第二数据发送/接收装置600包括第二接口610。
第一接口510和第二接口610可执行前述EOM操作。也就是说，在第一数据发送/接收装置500与第二数据发送/接收装置600之间发送的数据符号可经受包括错误计数的EOM操作，并且包括填充符号的控制符号可不经受包括错误计数的EOM操作。
在一些实施例中，第一数据发送/接收装置500可以是相机模块，第二数据发送/接收装置600可以是应用处理器。此外，在一些实施例中，第一数据发送/接收装置500可以是显示驱动器IC(集成电路)，第二数据发送/接收装置600可以是显示面板。另外，第一数据发送/接收装置500和第二数据发送/接收装置600可通过被修改为未被示出的各种电子装置来实现。
图27是用于解释EOM执行操作的流程图。
参照图27，设置初始偏移值(S300)。
例如，参照图1和图12，主机装置100可设置将被包括在EOM数据头EDH中的偏移值(例如，将被包括在相位选择字段(PHASE SELELCT)中的值和/或将被包括在参考电压控制字段(VREF CONTROL)中的值)。
接下来，以设置的偏移值执行EOM操作(S310)。此外，检查EOM结果并且存储预设值(S320)。
例如，主机装置100和存储器装置200可执行上面描述的EOM操作并且检查结果。
如果没有执行对所有偏移值的EOM操作(S330-否)，则改变偏移值(S340)，执行EOM操作，检查结果，并且存储新的预置值(S310，S320)。也就是说，可对足以掌握在主机装置100与存储器装置200之间发送和接收的信号的质量特性的数量的偏移值执行EOM操作，并且可存储预设值。
如果执行对所有偏移值的EOM操作(S330-是)，则基于EOM结果设置主机装置100和存储器装置200的发送端子和接收端子的参数(S350)。
例如，主机装置100可基于EOM结果设置与信号驱动或接收有关的参数，存储器装置200也可设置与信号驱动或接收有关的参数。然而，实施例不限于此，并且发送和接收参数的设置方法可被尽可能多地修改。
图28示出根据上面描述的实施例的用于提高EOM性能的逻辑2800。在图28的操作2810，接收请求EOM操作的命令。在操作2820，接收波形。在操作2830，对与数据符号相关联的错误进行计数。在操作2830，禁止对与非数据符号相关联的错误进行计数。在操作2840，将具有改善的错误计数的EOM信号发送到主机。
在结束具体实施方式时，本领域技术人员将理解，可对在此公开的实施例进行许多变化和修改。因此，公开的优选实施例仅以一般性和描述性的意义被使用，而不出于限制的目的。

Claims (20)

1.一种操作存储器装置的方法，所述方法包括：
从主机装置接收请求眼图张开度监测器EOM操作的命令；
从主机装置接收包括一个或多个数据符号和一个或多个非数据符号的模式数据，其中，所述一个或多个数据符号包括信息符号和/或模式符号；
在错误计数中并且作为EOM操作的一部分，对与所述一个或多个数据符号对应的第一错误进行计数；
在错误计数中，不对与所述一个或多个非数据符号对应的第二错误进行计数；以及
将包括错误计数的EOM响应信号发送到主机装置。
2.根据权利要求1所述的方法，其中，所述一个或多个非数据符号包括第一非数据符号，并且第一非数据符号是填充符号。
3.根据权利要求2所述的方法，还包括：
确定第一非数据符号是否是K28.1符号；并且
响应于第一非数据符号是K28.1符号，不对第二错误进行计数。
4.根据权利要求2所述的方法，还包括：
确定第一非数据符号是否是D07.3符号；并且
响应于第一非数据符号是D07.3符号，不对第二错误进行计数。
5.根据权利要求2所述的方法，其中，所述一个或多个数据符号中的每个和所述一个或多个非数据符号中的每个对应于N位信号，其中，N是正整数，
所述方法还包括：
将接收的模式数据解码为M位信号和区分信号，其中，接收的模式数据包括第一信息符号和第一控制符号，并且M是正整数，M小于N；
对M位信号进行解扰；以及
响应于解扰后的M位信号是跳过符号，不对第二错误进行计数。
6.根据权利要求1所述的方法，其中，所述一个或多个非数据符号包括第二非数据符号，并且第二非数据符号是控制符号。
7.根据权利要求6所述的方法，其中，所述一个或多个数据符号中的每个和所述一个或多个非数据符号中的每个对应于N位信号，并且N是正整数，
所述方法还包括：
将接收的模式数据解码为M位信号和区分信号，其中，接收的模式数据包括第一信息符号和第一控制符号，M是正整数，并且M小于N；以及
基于区分信号，不对第二错误进行计数。
8.一种操作主机装置的方法，所述方法包括：
将请求眼图张开度监测器EOM操作的命令发送到存储器装置；
将包括一个或多个数据符号和一个或多个非数据符号的模式数据发送到存储器装置；以及
从存储器装置接收包括与模式数据相关联的错误计数的EOM响应信号，
其中，错误计数基于所述一个或多个数据符号，并且不基于所述一个或多个非数据符号。
9.根据权利要求8所述的方法，其中，所述一个或多个非数据符号包括第一非数据符号，并且第一非数据符号是填充符号。
10.根据权利要求8所述的方法，其中，所述一个或多个非数据符号包括第二非数据符号，并且第二非数据符号是控制符号。
11.一种存储器装置，包括：
接口装置；以及
装置控制器，被配置为控制接口装置的操作，
其中，接口装置被配置为：
接收请求眼图张开度监测器EOM操作的命令，
从主机装置接收包括一个或多个数据符号和一个或多个非数据符号的模式数据，其中，所述一个或多个数据符号包括信息符号和/或模式符号，
执行EOM操作，包括：在错误计数中并且作为EOM操作的一部分，对与所述一个或多个数据符号对应的第一错误进行计数，在错误计数中，不对与所述一个或多个非数据符号对应的第二错误进行计数，以及
将包括错误计数的EOM响应信号发送到主机装置。
12.根据权利要求11所述的存储器装置，其中，模式数据是串行信号，并且接口装置包括：
均衡器，被配置为：接收串行信号，并且输出串行位；
第一并行化器，被配置为使用串行位来生成N位主路径信号，其中，N是正整数；
第二并行化器，被配置为使用串行位来生成N位EOM路径信号；
比较器，被配置为基于主路径信号与N位EOM路径信号之间的差来执行对第一错误的计数；以及
非数据符号检测器，被配置为：响应于包括所述一个或多个非数据符号的主路径信号，停止比较器的计数执行。
13.根据权利要求12所述的存储器装置，其中，非数据符号检测器被配置为：当N位主路径信号是0011111000或1100000110时，停止比较器的计数执行。
14.根据权利要求12所述的存储器装置，其中，非数据符号检测器被配置为：当N位主路径信号是1110001100或0001110011时，停止比较器的计数执行。
15.根据权利要求11所述的存储器装置，其中，模式数据是串行信号，并且接口装置包括：
均衡器，被配置为：接收串行信号，并且输出串行位；
第一并行化器，被配置为使用串行位来生成N位主路径信号，其中，N是正整数；
第二并行化器，被配置为使用串行位来生成N位EOM路径信号；
比较器，被配置为基于主路径信号与N位EOM路径信号之间的差来执行对第一错误的计数；以及
解码器，被配置为将N位主路径信号解码为M位信号和区分信号，其中，M是正整数，并且
其中，比较器还被配置为：接收区分信号，并且基于区分信号，停止比较器的计数。
16.根据权利要求15所述的存储器装置，其中，N的值是10，并且M的值是8。
17.根据权利要求11所述的存储器装置，其中，模式数据是串行信号，并且接口装置包括：
均衡器，被配置为：接收串行信号，并且输出串行位；
第一并行化器，被配置为使用串行位来生成N位主路径信号，其中，N是正整数；
第二并行化器，被配置为使用串行位来生成N位EOM路径信号；
比较器，被配置为基于主路径信号与N位EOM路径信号之间的差来执行对第一错误的计数；
解码器，被配置为将N位主路径信号解码为M位信号和区分信号，其中，M是正整数并且M小于N；
解扰器，被配置为对M位信号进行解扰；以及
符号去除器，被配置为从解扰后的M位信号去除跳过符号并生成控制信号，并且
其中，比较器还被配置为：接收控制信号，并且响应于控制信号，停止比较器的计数。
18.根据权利要求11所述的存储器装置，其中，模式数据包括P位信号，并且P是正整数，并且
其中，接口装置还被配置为：
接收P位信号，
将P位信号解码为Q位信号和R位同步位，其中，Q小于P并且R小于Q，P是正整数并且R是正整数，并且
响应于R位同步位具有二进制数字的值10，停止对第二错误进行计数。
19.根据权利要求18所述的存储器装置，其中，P的值是66，Q的值是64，并且R的值是2。
20.根据权利要求11所述的存储器装置，其中，接口装置包括：移动行业处理器接口M-PHY，被配置为从主机装置接收差分输入信号对，并且
存储器装置包括通用闪存存储。
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