CN115440273A - 操作主机装置和存储器装置的方法以及存储器系统 - Google Patents

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Abstract

公开了操作主机装置和存储器装置的方法以及存储器系统。所述操作主机装置的方法包括：将读取命令发送到存储器装置，读取命令请求与在存储器装置中执行的眼图张开度监测器(EOM)操作有关的信息；以及从存储器装置接收响应信号，响应信号包括与在存储器装置中执行的EOM操作有关的信息。

Description

操作主机装置和存储器装置的方法以及存储器系统
本申请要求于2021年6月4日提交的第10-2021-0072614号韩国专利申请的优先权，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开的实施例涉及操作主机装置和存储器装置的方法、以及包括主机装置和存储器装置的存储器系统。
背景技术
眼图张开度监测器(eye opening monitor，EOM)用于确定在通道上发送和接收的信号的质量特性。例如，可通过测量在存储器系统中的信号接收端(例如，存储器装置的接收器)处接收的信号的眼图(eye)，来提高存储器装置与主机装置之间的信号发送/接收质量。
发明内容
本公开的方面提供了一种操作能够高效且可靠地执行眼图张开度监测器(EOM)的主机装置的方法。
本公开的方面还提供一种操作能够高效且可靠地执行EOM的存储器装置的方法。
本公开的方面还提供能够高效且可靠地执行EOM的存储器系统。
根据本公开的一些方面，提供一种操作主机装置的方法，所述方法包括：将读取命令发送到存储器装置，读取命令请求与在存储器装置中执行的眼图张开度监测器(EOM)操作有关的信息；以及从存储器装置接收响应信号，响应信号包括与在存储器装置中执行的EOM操作有关的信息。
根据本公开的一些方面，提供一种操作存储器装置的方法，所述方法包括：从主机装置接收读取命令，读取命令请求与在存储器装置中执行的EOM操作有关的信息；识别读取命令的指示字段；以及将响应信号发送到主机装置，响应信号包括与EOM操作有关的信息之中的与指示字段的值对应的信息。
根据本公开的一些方面，提供一种存储器系统，所述存储器系统包括：主机装置，包括主机控制器；以及存储器装置，包括装置控制器。主机控制器将读取命令发送到存储器装置，读取命令请求与在存储器装置中执行的EOM操作有关的信息，读取命令包括指示字段，指示字段指示与在存储器装置中执行的EOM操作有关的信息之中的将被包括在响应信号中的信息，并且装置控制器响应于读取命令而将响应信号发送到主机装置，响应信号包括与EOM操作有关的信息之中的与指示字段的值对应的信息。
附图说明
通过参照附图详细描述本公开的实施例，本公开的以上方面和特征以及其他方面和特征将变得更加清楚，其中：
图1是示出根据一些实施例的存储器系统的示图；
图2是示出根据一些实施例的图1的通用闪存存储(UFS)互连(UIC)层的示图；
图3是示出根据一些实施例的图2的时钟数据恢复(CDR)块的示图；
图4是用于描述根据一些实施例的眼图张开度监测器(eye open monitor，EOM)操作的示图；
图5是示出根据一些实施例的图1的UFS装置控制器、存储接口和非易失性存储器存储设备(nonvolatile memory storage)的重新配置的示图；
图6是示出根据一些实施例的图5的存储装置(storage device)的说明性框图；
图7是示出根据一些实施例的三维(3D)V-NAND结构的示图；
图8是示出根据一些实施例的存储器系统的操作的流程图；
图9至图14是用于描述根据一些实施例的存储器系统的操作的示图；
图15是示出根据一些实施例的存储器系统的操作的流程图；
图16是示出根据一些实施例的执行EOM操作的方法的流程图；
图17是示出根据一些实施例的存储器系统的操作的流程图；
图18至图25是用于描述根据一些其他实施例的存储器系统的操作的示图；
图26是示出根据实施例的存储器系统的示图；以及
图27是示出根据实施例的存储器系统的示图。
具体实施方式
在下文中将参照附图更全面地描述本公开的实施例。贯穿附图，相同的附图标记可表示相同的元件。
将理解，术语“第一”、“第二”、“第三”等在此用于将一个元件与另一元件区分开，并且元件不受这些术语的限制。因此，一个实施例中的“第一”元件可在另一实施例中被描述为“第二”元件。
应理解，除非上下文另有清楚指示，否则每个实施例内的特征或方面的描述通常应被认为可用于其他实施例中的其他类似特征或方面。
如在此使用的，除非上下文另有清楚指示，否则单数形式也意在包括复数形式。
在此，如本领域普通技术人员将理解的那样，当一个值被描述为约等于另一值或者与另一值基本上相同或基本上等于另一值时，将理解，这些值相等，这些值在测量误差内彼此相等，或者如果可测量地不相等，则这些值在值上足够接近以在功能上彼此相等。例如，如在此使用的术语“约”包括陈述的值，并且表示如在本领域普通技术人员考虑到所讨论的测量和与特定量的测量相关联的误差(即，测量系统的局限性)而确定的特定值的可接受偏差范围内。例如，如本领域普通技术人员理解的那样，“约”可表示在一个或多个标准偏差内。此外，将理解，虽然在此可将参数描述为“约”具有特定值，但是根据实施例，如本领域普通技术人员将理解的那样，参数可精确为特定值或者在测量误差内近似为特定值。
图1是示出根据一些实施例的存储器系统的示图。图2是示出根据一些实施例的图1的通用闪存存储(UFS)互连(UIC)层的示图。图3是示出根据一些实施例的图2的时钟数据恢复(CDR)块的示图。图4是用于描述根据一些实施例的眼图张开度监测器(eye openmonitor，EOM)操作的示图。
在下文中，将参照符合由联合电子装置工程委员会(JEDEC)实施的通用闪存存储(UFS)标准的系统作为示例，来描述根据本公开的实施例的存储器系统。然而，本公开的实施例不限于此，并且根据本公开的实施例的存储器系统的方面可被不同地修改。
参照图1，存储器系统1可包括主机装置(例如，UFS主机)100、存储器装置(memorydevice)(例如，UFS装置)200和UFS接口300。
主机装置100和存储器装置200可通过UFS接口300互连。在一些实施例中，主机装置100可被实现为应用处理器的一部分。
主机装置100可包括UFS主机控制器110、应用120、UFS驱动器130、主机存储器140和UFS互连(UIC)层150。
存储器装置200可包括UFS装置控制器(或称为装置控制器)210、非易失性存储器存储设备(nonvolatile memory storage)220、存储接口230、装置存储器240、UIC层250和调节器260。
非易失性存储器存储设备220可包括多个存储单元221。这样的存储单元221可包括具有二维(2D)结构或三维(3D)结构的V-NAND闪存存储器，但是这样的存储单元221还可包括其他类型的非易失性存储器(诸如，以相变随机存取存储器(PRAM)和/或电阻式随机存取存储器(RRAM)为例)。
UFS装置控制器210和非易失性存储器存储设备220可通过存储接口230互连。存储接口230可被实现为符合标准规范(诸如，以切换(toggle)或开放NAND闪存接口(ONFI)为例)。以下还将描述使用切换在UFS装置控制器210与非易失性存储器存储设备220之间的操作。
应用120可表示与存储器装置200进行通信以使用存储器装置200的功能的程序。应用120可将输入-输出请求(IOR)发送到UFS驱动器130，以输入到存储器装置200/从存储器装置200输出。输入-输出请求(IOR)可表示例如数据的读取请求、写入请求和/或擦除请求，但不限于此。
UFS驱动器130可通过UFS-主机控制器接口(HCI)来管理UFS主机控制器110。UFS驱动器130可将通过应用120生成的输入-输出请求转换成通过UFS标准定义的UFS命令，并且将转换后的UFS命令传送到UFS主机控制器110。一个输入-输出请求可被转换成多个UFS命令。UFS命令可以是通过小型计算机系统接口(small computer system interface，SCSI)标准定义的命令，但不限于此。例如，在一些实施例中，UFS命令可以是专用于UFS标准的命令。
UFS主机控制器110可通过UIC层150和UFS接口300，将通过UFS驱动器130转换的UFS命令发送到存储器装置200的UIC层250。在这个处理中，UFS主机控制器110的UFS主机寄存器111可充当命令队列(CQ)。
主机装置100的UIC层150可包括MIPI(mobile industry processor interface，移动行业处理器接口)M-PHY和MIPI UniPro，存储器装置200的UIC层250也可包括MIPI M-PHY和MIPI UniPro。
UFS接口300可包括发送参考时钟REF_CLK的线、发送存储器装置200的硬件复位信号RESET_n的线、发送一对差分输入信号DIN_T和DIN_C的一对线、以及发送一对差分输出信号DOUT_T和DOUT_C的一对线。
从主机装置100提供给存储器装置200的参考时钟的频率值可以是例如约19.2MHz、约26MHz、约38.4MHz或约52MHz，但不必限于此。主机装置100可在操作期间(也就是说，在主机装置100与存储器装置200之间执行数据发送/接收的时段期间)改变参考时钟的频率值。
存储器装置200可使用例如锁相环(PLL)，根据从主机装置100提供的参考时钟来生成各种频率的时钟。另外，主机装置100可通过参考时钟的频率值，来设置主机装置100与存储器装置200之间的数据速率的值。也就是说，数据速率的值可根据参考时钟的频率值而被确定。
UFS接口300可支持多个通路(lane)，并且每个通路可被实现为差分通路对。例如，UFS接口300可包括一个或多个接收通路以及一个或多个发送通路。在图1中，发送一对差分输入信号DIN_T和DIN_C的一对线可构成接收通路，发送一对差分输出信号DOUT_T和DOUT_C的一对线可构成发送通路。尽管在图1中一对发送通路和一对接收通路被示出，但是发送通路的数量和接收通路的数量不限于此，并且可被修改。
接收通路和发送通路可以以串行通信方式传输数据，并且主机装置100和存储器装置200可通过接收通路和发送通路彼此分开的结构以全双工方式彼此通信。也就是说，存储器装置200可通过发送通路将数据发送到主机装置100，同时通过接收通路从主机装置100接收数据。另外，控制数据(诸如，从主机装置100到存储器装置200的命令)和用户数据(主机装置100打算存储在存储器装置200的非易失性存储器存储设备220中或从存储器装置200的非易失性存储器存储设备220读取的用户数据)可通过同一通路被传输。因此，在一些实施例中，除了一对接收通路和一对发送通路之外，不利用用于主机装置100与存储器装置200之间的数据传输的单独通路。
参照图2，UIC层250可包括均衡器251、时钟数据恢复(CDR)块253、解码器256、解扰器257、去除器(例如，符号去除器)258、通路合并器259和符号转换器259a，每个均衡器251包括模拟前端(AFE)。
均衡器251可从主机装置100(参见图1)接收一对差分输入信号DIN_T和DIN_C，执行均衡，并且输出串行位SB。在一些实施例中，主机装置100(参见图1)可将作为串行信号的一对差分输入信号DIN_T和DIN_C提供给均衡器251，并且均衡器251可根据一对差分输入信号DIN_T和DIN_C输出串行位SB。
CDR块253可执行时钟数据恢复(CDR)和数据解串行化，并且输出N位信号(其中，N是自然数)。CDR块253可包括眼图张开度监测器(EOM)块255，眼图张开度监测器(EOM)块255执行用于测量关于主机装置100(参见图1)的通信通道的信号质量的EOM操作。
在一些实施例中，在CDR块253中执行的EOM操作可使用例如特殊功能寄存器(SFR)252而被执行，但是实施例不限于此。
参照图2和图3，可通过在特定偏移条件下使用SFR 252测量从主机装置100接收的信号的质量，来执行在CDR块253中执行的EOM操作。
例如，可通过将由图3中的实线指示的主路径的主路径信号MS与由图3中的虚线指示的EOM路径的EOM路径信号ES进行比较，来执行EOM操作。
主路径可使用时钟恢复(例如，时钟数据恢复(CDR))电路253b从自均衡器251接收的串行位SB恢复时钟，使用恢复的时钟RCK提取串行位SB的数据，随后通过并行化器253a生成主路径信号MS。由此生成的主路径信号MS可被传送到比较器(COMP)255b。
EOM路径可通过在从自均衡器251接收的串行位SB恢复的时钟中反映特定的偏移值(或称为偏移或偏移条件)dX来生成时钟dXRCK，通过反映时钟dXRCK和特定的偏移值(或称为偏移或偏移条件)dY来提取串行位SB的数据，随后通过并行化器255a生成EOM路径信号ES。由此生成的EOM路径信号ES可被传送到比较器255b。
例如，主路径信号MS可以是在图4的参考条件XR和YR下提取的数据，EOM路径信号ES可以是在图4的偏移条件dX和dY下提取的数据。
当EOM路径信号ES被识别为与主路径信号MS相同的信号时，比较器255b不输出错误计数信号EC，当EOM路径信号ES不被识别为与主路径信号MS相同的信号时，比较器255b可输出错误计数信号EC。也就是说，可通过从比较器255b输出的错误计数信号EC来执行错误计数。
另外，每当这样的采样(例如，EOM路径信号ES和主路径信号MS的比较)被执行一次时，比较器255b可输出采样计数信号SC。
在一些实施例中，偏移值dX可包括例如时间偏移值、相位偏移值等，偏移值dY可包括例如电压偏移，但是实施例不限于此。此外，在图4中，X轴可表示时间、相位等，Y轴可表示电压等。
在一些实施例中，偏移dX、偏移dY、根据错误计数信号EC的错误计数值、关于根据采样计数信号SC的采样操作的数量的信息等可被存储在SFR252中，但是实施例不限于此。
返回参照图2，解码器256可将从CDR块253输出的N位信号解码为M位(其中，M是小于N的自然数)信号和区分信号DS。在一些实施例中，N位信号可以是10位信号并且M位信号可以是8位信号，但是实施例不限于此。
当输入的N位信号是数据符号时，解码器256可输出数据信号D作为区分信号DS，当输入的N位信号是控制符号时，解码器256可输出控制信号K作为区分信号DS。
解扰器257可对输入的M位信号进行解扰和输出。符号去除器258可从输入的M位信号去除跳过符号(诸如，以标记和填充符号例)。通路合并器259可合并输入到每个通路的信号，并且将合并后的信号提供给符号转换器259a。符号转换器259a可转换和输出符号。
返回参照图1，存储器装置200的UFS装置控制器210通常可控制存储器装置200的操作。
UFS装置控制器210可通过作为逻辑数据存储单元的逻辑单元(LU)211(例如，逻辑单元#0至逻辑单元#N-1)，来管理非易失性存储器存储设备220。LU 211的数量可以是例如八个，但是实施例不限于此。
UFS装置控制器210可包括闪存转换层(FTL)，并且可使用FTL的地址映射信息将从主机装置100传送的逻辑数据地址(例如，LBA(逻辑块地址))转换成物理数据地址(例如，物理块地址或物理页号)。在存储器系统1中，用于存储用户数据的逻辑块可具有预定范围的大小。例如，逻辑块的最小大小可被设置为4千字节。
当来自主机装置100的命令通过UIC层250被输入到存储器装置200时，UFS装置控制器210可根据输入的命令来执行操作，并且在操作被完成时，UFS装置控制器210可将完成响应发送到主机装置100。
作为一个示例，当主机装置100尝试将用户数据存储在存储器装置200中时，主机装置100可将数据写入命令发送到存储器装置200。当指示存储器装置200已准备好接收用户数据的响应从存储器装置200被接收到时，主机装置100可将用户数据发送到存储器装置200。UFS装置控制器210可将接收的用户数据临时存储在装置存储器240中，并且可基于FTL的地址映射信息将临时存储在装置存储器240中的用户数据存储到非易失性存储器存储设备220中的被选位置处。
作为另一示例，当主机装置100尝试读取存储在存储器装置200中的用户数据时，主机装置100可将数据读取命令发送到存储器装置200。接收到数据读取命令的UFS装置控制器210可基于数据读取命令从非易失性存储器存储设备220读取用户数据，并且可将读取的用户数据临时存储在装置存储器240中。在这样的读取处理中，UFS装置控制器210可使用嵌入式纠错码(ECC)电路(未示出)，来检测和纠正读取的用户数据的错误。另外，UFS装置控制器210可将临时存储在装置存储器240中的用户数据发送到主机装置100。
另外，UFS装置控制器210还可包括高级加密标准(AES)电路(未示出)。AES电路可使用对称密钥算法(symmetric-key algorithm)，来对输入到UFS装置控制器210的数据进行加密或解密。
主机装置100可将要被发送到存储器装置200的命令顺序地存储在可用作命令队列的UFS主机寄存器111中，并且将命令顺序地发送到存储器装置200。在这种情况下，即使在先前发送的命令仍正由存储器装置200处理时(也就是说，即使在指示通过存储器装置200处理先前发送的命令已经被完成的通知被接收到之前)，主机装置100也可将在命令队列中排队的下一命令发送到存储器装置200。因此，存储器装置200可从主机装置100接收下一命令，同时处理先前接收的命令。可被存储在这样的命令队列中的命令的最大数量(队列深度)可以是例如32。另外，命令队列可被实现为循环队列类型，循环队列类型通过头指针和尾指针分别指示存储在队列中的命令串的开始和结束。
多个存储单元221中的每个可包括存储器单元阵列(未示出)和控制电路(未示出)，控制电路(未示出)控制存储器单元阵列的操作。存储器单元阵列可包括二维存储器单元阵列或三维存储器单元阵列。存储器单元阵列可包括多个存储器单元，每个存储器单元可以是存储一位的信息的单层单元(single level cell，SLC)，但是不限于此，并且每个存储器单元可以是存储两位或更多位的信息的单元(诸如，以多层单元(multilevel cell，MLC)、三层单元(triple level cell，TLC)或四层单元(quadruple level cell，QLC)为例)。三维存储器单元阵列可包括垂直定向使得至少一个存储器单元位于另一存储器单元上的垂直NAND串。以下这将进一步详细描述。
VCC、VCCQ1、VCCQ2可被输入到存储器装置200作为电源电压。VCC是用于存储器装置200的主电源电压，并且可具有例如约2.4V至约3.6V的值。VCCQ1是用于供应低范围的电压的电源电压，主要用于UFS装置控制器210，并且可具有例如约1.14V至约1.26V的值。VCCQ2是用于供应低于VCC但高于VCCQ1的电压的电源电压，主要用于输入/输出接口(诸如，MIPI M-PHY)，并且可具有例如约1.7V至约1.95V的值。电源电压可通过调节器260被供应到存储器装置200的相应组件。调节器260可被实现为一组单元调节器，每个单元调节器连接到以上描述的电源电压中的不同的电源电压。
图5是示出根据一些实施例的图1的UFS装置控制器、存储接口和非易失性存储器存储设备的重新配置的示图。
图1的存储接口230可包括图5的控制器接口(例如，控制器接口电路)230a和存储器接口(例如，存储器接口电路)230b。在一些实施例中，图5中示出的存储装置(storagedevice)(例如，非易失性存储器装置)224可对应于图1的一个存储单元221。另外，在一些实施例中，存储装置224可对应于图1的非易失性存储器存储设备220。
存储装置224可包括第一引脚P11至第八引脚P18、存储器接口电路230b、控制逻辑(例如，控制逻辑电路)510和存储器单元阵列520。
存储器接口电路230b可通过第一引脚P11从装置控制器210接收芯片使能信号nCE。存储器接口电路230b可根据芯片使能信号nCE通过第二引脚P12至第八引脚P18将信号发送到装置控制器210和从装置控制器210接收信号。例如，当芯片使能信号nCE处于启用状态(例如，处于低电平)时，存储器接口电路230b可通过第二引脚P12至第八引脚P18将信号发送到装置控制器210和从装置控制器210接收信号。
存储器接口电路230b可通过第二引脚P12至第四引脚P14，从装置控制器210接收命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE。存储器接口电路230b可通过第七引脚P17，从装置控制器210接收数据信号DQ或者将数据信号DQ发送到装置控制器210。命令CMD、地址ADDR和数据可通过数据信号DQ被传送。例如，数据信号DQ可通过多条数据信号线被传送。在这种情况下，第七引脚P17可包括与多个数据信号对应的多个引脚。
存储器接口电路230b可基于写入使能信号nWE的切换时序(toggle timing)，从在命令锁存使能信号CLE的启用部分(例如，高电平状态)中接收的数据信号DQ获得命令CMD。存储器接口电路230b可基于写入使能信号nWE的切换时序，从在地址锁存使能信号ALE的启用部分(例如，高电平状态)中接收的数据信号DQ获得地址ADDR。
在一些实施例中，写入使能信号nWE可被保持处于静态(或，固定状态)(例如，高电平或低电平)，随后可在高电平与低电平之间进行切换。例如，写入使能信号nWE可在命令CMD或地址ADDR被发送的部分中进行切换。因此，存储器接口电路230b可基于写入使能信号nWE的切换时序，来获得命令CMD或地址ADDR。
存储器接口电路230b可通过第五引脚P15，从装置控制器210接收读取使能信号nRE。存储器接口电路230b可通过第六引脚P16，从装置控制器210接收数据选通信号DQS或者将数据选通信号DQS发送到装置控制器210。
在存储装置224的数据输出操作中，存储器接口电路230b可在输出数据DATA之前，通过第五引脚P15接收切换的(toggling)读取使能信号nRE(即，切换状态(togglingstate)的读取使能信号nRE)。存储器接口电路230b可基于读取使能信号nRE的切换，来生成切换的数据选通信号DQS。例如，存储器接口电路230b可生成数据选通信号DQS，数据选通信号DQS基于读取使能信号nRE的切换开始时间(toggling start time)在预定义的延迟(例如，tDQSRE)之后开始切换。存储器接口电路230b可基于数据选通信号DQS的切换时序，来发送包括数据DATA的数据信号DQ。因此，数据DATA可与数据选通信号DQS的切换时序对准，并且被发送到装置控制器210。
在存储装置224的数据输入操作中，当包括数据DATA的数据信号DQ从装置控制器210被接收时，存储器接口电路230b可从装置控制器210一起接收切换的数据选通信号DQS和数据DATA。存储器接口电路230b可基于数据选通信号DQS的切换时序，从数据信号DQ获得数据DATA。例如，存储器接口电路230b可通过在数据选通信号DQS的上升沿和下降沿处对数据信号DQ进行采样，来获得数据DATA。
存储器接口电路230b可通过第八引脚P18，将就绪/忙碌(ready/busy)输出信号nR/B发送到装置控制器210。存储器接口电路230b可通过就绪/忙碌输出信号nR/B，将存储装置224的状态信息发送到装置控制器210。当存储装置224处于忙碌状态时(例如，当存储装置224的内部操作正在被执行时)，存储器接口电路230b可将指示忙碌状态的就绪/忙碌输出信号nR/B发送到装置控制器210。当存储装置224处于就绪状态时(例如，当存储装置224的内部操作未被执行或已经被完成时)，存储器接口电路230b可将指示就绪状态的就绪/忙碌输出信号nR/B发送到装置控制器210。例如，当存储装置224响应于页读取命令而从存储器单元阵列520读取数据DATA时，存储器接口电路230b可将指示忙碌状态(例如，低电平)的就绪/忙碌输出信号nR/B发送到装置控制器210。例如，当存储装置224响应于编程命令而将数据DATA编程到存储器单元阵列520时，存储器接口电路230b可将指示忙碌状态的就绪/忙碌输出信号nR/B发送到装置控制器210。
控制逻辑电路510通常可控制存储装置224的各种操作。控制逻辑电路510可接收从存储器接口电路230b获得的命令CMD/地址ADDR。控制逻辑电路510可根据接收的命令CMD/地址ADDR，生成用于控制存储装置224的其他组件的控制信号。例如，控制逻辑电路510可生成用于将数据DATA编程到存储器单元阵列520中或者从存储器单元阵列520读取数据DATA的各种控制信号。
存储器单元阵列520可在控制逻辑电路510的控制下，存储从存储器接口电路230b获得的数据DATA。存储器单元阵列520可在控制逻辑电路510的控制下，将存储的数据DATA输出到存储器接口电路230b。
存储器单元阵列520可包括多个存储器单元。例如，多个存储器单元可以是闪存存储器单元。然而，本公开的实施例不限于此，例如，在一些实施例中，存储器单元可以是例如电阻式随机存取存储器(RRAM)单元、铁电随机存取存储器(FRAM)单元、相变随机存取存储器(PRAM)单元、晶闸管随机存取存储器(TRAM)单元或磁随机存取存储器(MRAM)单元。在下文中，将集中于存储器单元是NAND闪存存储器单元的实施例来描述本公开的实施例。
装置控制器210可包括第一引脚P21至第八引脚P28和控制器接口电路230a。第一引脚P21至第八引脚P28可分别对应于存储装置224的第一引脚P11至第八引脚P18。
控制器接口电路230a可通过第一引脚P21，将芯片使能信号nCE发送到存储装置224。控制器接口电路230a可通过第二引脚P22至第八引脚P28，将信号发送到通过芯片使能信号nCE选择的存储装置224和从通过芯片使能信号nCE选择的存储装置224接收信号。
控制器接口电路230a可通过第二引脚P22至第四引脚P24，将命令锁存使能信号CLE、地址锁存使能信号ALE和写入使能信号nWE发送到存储装置224。控制器接口电路230a可通过第七引脚P27，将数据信号DQ发送到存储装置224或者从存储装置224接收数据信号DQ。
控制器接口电路230a可将包括命令CMD或地址ADDR的数据信号DQ与切换的写入使能信号nWE一起发送到存储装置224。当控制器接口电路230a发送具有启用状态的命令锁存使能信号CLE时，控制器接口电路230a可将包括命令CMD的数据信号DQ发送到存储装置224，当控制器接口电路230a发送具有启用状态的地址锁存使能信号ALE时，控制器接口电路230a可将包括地址ADDR的数据信号DQ发送到存储装置224。
控制器接口电路230a可通过第五引脚P25，将读取使能信号nRE发送到存储装置224。控制器接口电路230a可通过第六引脚P26从存储装置224接收数据选通信号DQS，或者可将数据选通信号DQS发送到存储装置224。
在存储装置224的数据输出操作中，控制器接口电路230a可生成切换的读取使能信号nRE，并且可将读取使能信号nRE发送到存储装置224。例如，在数据DATA被输出之前，控制器接口电路230a可生成从固定状态(例如，高电平或低电平)改变到切换状态的读取使能信号nRE。因此，可在存储装置224中基于读取使能信号nRE生成切换的数据选通信号DQS。控制器接口电路230a可从存储装置224一起接收包括数据DATA的数据信号DQ和切换的数据选通信号DQS。控制器接口电路230a可基于数据选通信号DQS的切换时序，从数据信号DQ获得数据DATA。
在存储装置224的数据输入操作中，控制器接口电路230a可生成切换的数据选通信号DQS。例如，在发送数据DATA之前，控制器接口电路230a可生成从固定状态(例如，高电平或低电平)改变到切换状态的数据选通信号DQS。控制器接口电路230a可基于数据选通信号DQS的切换时序，将包括数据DATA的数据信号DQ发送到存储装置224。
控制器接口电路230a可通过第八引脚P28，从存储装置224接收就绪/忙碌输出信号nR/B。控制器接口电路230a可基于就绪/忙碌输出信号nR/B，来确定存储装置224的状态信息。
图6是示出根据一些实施例的图5的存储装置的说明性框图。
参照图6，存储装置224可包括控制逻辑电路510、存储器单元阵列520、页缓冲器单元550、电压生成器530和行解码器540。在一些实施例中，存储装置224还可包括图5中示出的存储器接口电路230b，并且还包括例如列逻辑、预解码器、温度传感器、命令解码器、地址解码器等。
控制逻辑电路510通常可控制存储装置224中的各种操作。控制逻辑电路510可响应于来自存储器接口电路230b的命令CMD和/或地址ADDR来输出各种控制信号。例如，控制逻辑电路510可输出电压控制信号CTRL_vol、行地址X-ADDR和列地址Y-ADDR。
存储器单元阵列520可包括多个存储器块BLK1至BLKz(其中，z是正整数)，多个存储器块BLK1至BLKz中的每个可包括多个存储器单元。存储器单元阵列520可通过位线BL连接到页缓冲器单元550，并且可通过字线WL、串选择线SSL和地选择线GSL连接到行解码器540。
在一个实施例中，存储器单元阵列520可包括三维(3D)存储器单元阵列，并且3D存储器单元阵列可包括多个NAND串。每个NAND串可包括各自连接到垂直堆叠在基底上的字线的存储器单元。第7,679,133号美国专利、第8,553,466号美国专利、第8,654,587号美国专利和第8,559,235号美国专利以及第2011/0233648号美国专利申请公开通过引用包含于此。在一个实施例中，存储器单元阵列520可包括二维(2D)存储器单元阵列，并且2D存储器单元阵列可包括沿行方向和列方向布置的多个NAND串。
页缓冲器单元550可包括多个页缓冲器PB1至PBn(其中，n是等于3或更大的正整数)，并且多个页缓冲器PB1至PBn可通过多条位线BL分别连接到存储器单元。页缓冲器单元550可响应于列地址Y-ADDR，选择位线BL中的至少一条。页缓冲器单元550可根据操作模式作为写入驱动器或感测放大器进行操作。例如，在编程操作时，页缓冲器单元550可将与将被编程的数据对应的位线电压施加到被选位线。在读取操作时，页缓冲器单元550可感测被选位线的电流或电压，以感测存储在存储器单元中的数据。
电压生成器530可基于电压控制信号CTRL_vol，生成用于执行编程操作、读取操作和擦除操作的各种类型的电压。例如，电压生成器530可生成编程电压、读取电压、编程验证电压、擦除电压等作为字线电压VWL。
行解码器540可响应于行地址X-ADDR，选择多条字线WL中的一条，并且可选择多条串选择线SSL中的一条。例如，行解码器540可在编程操作时将编程电压和编程验证电压施加到被选字线，并且可在读取操作时将读取电压施加到被选字线。
图7是示出根据一些实施例的三维(3D)V-NAND结构的示图。
当UFS装置的存储模块被实现为3D V-NAND型闪存存储器时，构成存储模块的多个存储器块中的每个可由如图7中所示的等效电路表示。
图7中示出的存储器块BLKi是在基底上以三维结构形成的三维存储器块。例如，包括在存储器块BLKi中的多个存储器NAND串可在垂直于基底(例如，X方向和/或Y方向)的方向(例如，Z方向)上被形成。
参照图7，存储器块BLKi可包括连接在位线BL1、BL2和BL3与共源极线CSL之间的多个存储器NAND串NS11至NS33。多个存储器NAND串NS11至NS33中的每个可包括串选择晶体管SST、多个存储器单元MC1、MC2、……、MC8以及地选择晶体管GST。尽管图7示出多个存储器NAND串NS11至NS33中的每个包括八个存储器单元MC1、MC2、……、MC8，但是本公开的实施例不必限于此。
串选择晶体管SST可连接到对应的串选择线SSL1、SSL2或SSL3。多个存储器单元MC1、MC2、……、和MC8可分别连接到对应的栅极线GTL1、GTL2、……、GTL8。栅极线GTL1、GTL2、……、GTL8可对应于字线，并且栅极线GTL1、GTL2、……、GTL8中的一些可对应于虚设(dummy)字线。地选择晶体管GST可连接到对应的地选择线GSL1、GSL2或GSL3。串选择晶体管SST可连接到对应的位线BL1、BL2或BL3，地选择晶体管GST可连接到共源极线CSL。
具有相同高度的字线(例如，WL1)共同连接，并且地选择线GSL1、GSL2和GSL3与串选择线SSL1、SSL2和SSL3可分别彼此分开。图7中已经示出存储器块BLKi连接到八条栅极线GTL1、GTL2、……、GTL8以及三条位线BL1、BL2和BL3，但是本公开的实施例不必限于此。
图8是示出根据一些实施例的存储器系统的操作的流程图。图9至图14是用于描述根据一些实施例的存储器系统的操作的示图。
首先，参照图8，主机装置(例如，主机)100将用于请求存储器装置(例如，装置)200执行眼图张开度监测器(EOM)操作的命令发送到存储器装置200(S110)。
在一些实施例中，这样的请求命令可以以根据JEDEC UFS标准的图9中示出的写入缓冲器命令(WRITE BUFFER COMMAND)的形式来实现。图9是示出根据JEDEC UFS标准的写入缓冲器命令的命令描述符块(CDB)的示图，图10是示出写入缓冲器命令的模式字段Mode(或，MODE)的设置值的描述的示图。在附图中，MSB可表示最高有效位，LSB可表示最低有效位。
例如，参照图1、图9和图10，主机装置100的UFS主机控制器110可通过将写入缓冲器命令的模式字段Mode设置为1F(例如，1Fh，h表示十六进制数)，来请求存储器装置200的UFS装置控制器210执行EOM操作。另外，接收这样的请求的UFS装置控制器210可准备EOM操作。
在一些实施例中，UFS主机控制器110的操作和UFS装置控制器210的操作可通过经由预定固件控制UFS主机控制器110和UFS装置控制器210而被执行，但是实施例不限于此。
参照图10，UFS装置控制器210在写入缓冲器命令的模式字段Mode的设置值是1F时请求执行EOM操作的实施例被示出，但是本公开的实施例不限于此。例如，在一些实施例中，用于请求UFS装置控制器210执行EOM操作的模式字段Mode的设置值可被修改为其他的设置值(例如，在标准规范中被设置为“保留(reserved)”的其他设置值(诸如，1D(例如，1Dh)和1E(例如，1Eh)))。
参照图1和图9，UFS主机控制器110可使用写入缓冲器命令的参数列表长度字段PARAMETER LIST LENGTH，来将以下进一步详细描述的EOM数据的大小传送到UFS装置控制器210。
然后，参照图8，存储器装置200将对写入缓冲器命令的响应发送到主机装置100(S120)。
在一些实施例中，这样的响应可包括存储器装置200的可接收数据容量信息。也就是说，当存储器装置200以例如k个字节响应主机装置100(其中，k是自然数)时，主机装置100可以以k个字节为单位划分并发送随后将被发送到存储器装置200的数据(例如，用于执行EOM操作的数据)。
然后，参照图8，主机装置100将生成的EOM数据发送到存储器装置200(S130)，并且存储器装置200将对EOM数据的接收的响应发送到主机装置100(S140)。
在一些实施例中，主机装置100可生成用于将要在存储器装置200中执行的EOM操作的EOM数据。
EOM数据的生成时间点可在与当主机装置100将用于请求存储器装置200执行EOM操作的命令发送到存储器装置200时的S110对应的时间点之前，或者可在与当主机装置100从存储器装置200接收到对写入缓冲器命令的响应时的S120对应的时间点之后。
可选地，在一些实施例中，EOM数据的生成时间点可以是在“与当主机装置100将用于请求存储器装置200执行EOM操作的命令发送到存储器装置200时的S110对应的时间点”与“同当主机装置100从存储器装置200接收到对写入缓冲器命令的响应时的S120对应的时间点”之间的时间点。也就是说，可不同地修改当主机装置100生成用于将在存储器装置200中执行的EOM操作的EOM数据时的时序。
在一些实施例中，由主机装置100生成的EOM数据可包括用于执行EOM操作的参数和用于执行EOM操作的模式数据。
在一些实施例中，用于执行EOM操作的参数可包括用于执行以上描述的存储器装置200的EOM操作的偏移值dX和dY。
偏移值dX可包括例如时间偏移值、相位偏移值等，偏移值dY可包括例如电压偏移值，但是实施例不限于此。
另外，用于执行EOM操作的参数可包括例如相位分辨率信息。这样的相位分辨率信息可用于存储器装置200从主机装置100接收模式数据。
在一些实施例中，用于执行EOM操作的模式数据可以是用于执行以上描述的存储器装置200的EOM操作的从均衡器251提供的串行位SB(参见图3)。
在一些实施例中，主机装置100可生成多个模式数据，并且多个模式数据可通过位序的尽可能多的组合而被生成，并且多个模式数据可使用执行EOM操作的结果一致的数据模式而被生成。
这样的模式数据的示例可包括伪随机二进制序列(PRBS)数据、兼容随机测试模式(CRPAT)数据、兼容抖动容差模式(CJTPAT)数据等，但是实施例不限于此。
图11是示出根据一些实施例的由主机装置100发送到存储器装置200的EOM数据的结构的示图。
参照图11，EOM数据可包括EOM数据头EDH和EOM数据模式EDP。
EOM数据头EDH可包括用于执行EOM操作的参数。例如，相位选择字段PHASESELELCT可包括将被传送到存储器装置200的时间偏移值或相位偏移值，参考电压控制字段VREF CONTROL可包括将被传送到存储器装置200的电压偏移值。
也就是说，用于存储器装置200执行以上参照图3和图4描述的EOM操作的时间偏移值或相位偏移值可通过相位选择字段PHASE SELELCT，从主机装置100被提供给存储器装置200。另外，用于存储器装置200执行以上参照图3和图4描述的EOM操作的电压偏移值可通过参考电压控制字段VREF CONTROL，从主机装置100被提供给存储器装置200。
由存储器装置200参照的用于从主机装置100接收模式数据的相位分辨率信息(例如，齿轮信息(gear information))可通过相位分辨率字段PHASE RESOLUTION(GEAR)，从主机装置100被提供给存储器装置200。在一些实施例中，参考电压分辨率信息可通过参考电压分辨率字段(VREF RESOLUTION)从主机装置100被提供给存储器装置200。
另外，存储器装置200在执行EOM操作时执行的采样的数量可通过采样数量字段NUMBER OF SAMPLING，从主机装置100被提供给存储器装置200。
另外，将由存储器装置200从主机装置100接收的模式数据的大小可通过数据长度字段EOM DATA LENGTH，从主机装置100被提供给存储器装置200。
尽管包括12字节的EOM数据头EDH的示例在图11中被示出，但是实施例不限于此，并且EOM数据头EDH的大小可被不同地修改。
EOM数据模式EDP可包括用于执行EOM操作的模式数据。如图11中所示，EOM数据模式EDP可包括多个模式数据。在一些实施例中，图11中示出的N可以是大于12的自然数。
参照图12，EOM数据头EDH和EOM数据模式EDP可多次从主机装置100被发送到存储器装置200。在这种情况下，在确定通过主机装置100将EOM数据头EDH和EOM数据模式EDP发送到存储器装置200的方法中，可考虑在图8的S120中作为响应的通过存储器装置200发送到主机装置100的可接收数据容量信息。
例如，假设在图8的S120中作为响应的由存储器装置200发送到主机装置100的可接收数据容量信息是12字节，主机装置100可使用根据图12的方法将EOM数据头EDH和EOM数据模式EDP发送到存储器装置200。
例如，在一些实施例中，主机装置100首先将具有12字节大小的EOM数据头EDH发送到存储器装置200(S130a)。然后，存储器装置200将指示EOM数据头EDH已经被接收到的响应发送到主机装置100(S140a)。
然后，主机装置100将EOM数据模式EDP之中的具有12字节大小的EOM数据模式EDP(例如，EDP1)发送到存储器装置200(S130b)。然后，存储器装置200将指示EOM数据模式EDP已经被接收到的响应发送到主机装置100(S140b)。然后，主机装置100将EOM数据模式EDP之中的随后的具有12字节大小的EOM数据模式EDP(例如，EDP2)发送到存储器装置200(S130c)。然后，存储器装置200将指示EOM数据模式EDP已经被接收到的响应发送到主机装置100(S140c)。通过重复这些操作，图12中示出的所有EOM数据模式可从主机装置100被提供给存储器装置200。
由主机装置100发送到存储器装置200的EOM数据的结构不限于图11中示出的示例。
图13是示出根据一些实施例的由主机装置100发送到存储器装置200的EOM数据的结构的示图。
参照图13，EOM数据可包括EOM数据头EDH和EOM数据模式EDP。
EOM数据头EDH可包括用于执行EOM操作的参数。
例如，时序偏移字段Timing Offset和时序步长字段Timing Step可包括将被传送到存储器装置200的时间偏移值或相位偏移值，电压偏移字段Voltage Offset和电压步长字段Voltage Step可包括将被传送到存储器装置200的电压偏移值。
也就是说，用于存储器装置200执行以上参照图3和图4描述的EOM操作的时间偏移值或相位偏移值可通过时序偏移字段Timing Offset和时序步长字段Timing Step，从主机装置100被提供给存储器装置200。另外，用于存储器装置200执行以上参照图3和图4描述的EOM操作的电压偏移值可通过电压偏移字段Voltage Offset和电压步长字段VoltageStep，从主机装置100被提供给存储器装置200。
也就是说，在一些实施例中，图3和图4中示出的偏移值dX和偏移值dY不由如图11中示出的实施例中那样被表示为一个值，而是被表示为两个字段：参考值(参考相位或参考电压)和关于参考值的偏移值(偏移相位值或偏移电压值)。
存储器装置200在执行EOM操作时执行的采样操作的数量可通过采样数量字段Number of Sampling，从主机装置100被提供给存储器装置200。
另外，将由存储器装置200从主机装置100接收的模式数据的大小可通过数据长度字段Total Data Length从主机装置100被提供给存储器装置200。此外，将从主机装置100发送到存储器装置200的模式数据的大小可通过EOM数据模式长度字段EOM Data PatternLength从主机装置100被提供给存储器装置200。
返回参照图8，接收EOM数据的存储器装置200执行EOM操作(S150)。
在一些实施例中，这样的EOM操作可在EOM数据头EDH(参见图12)被接收之后并且同时在EOM数据模式EDP(参见图12)被接收时被执行。然而，实施例不限于此，并且EOM操作还可在所有EOM数据模式EDP(参见图12)被接收之后被执行。
返回参照图1至图4，每当一个模式数据从主机装置100被接收到时，EOM块255可执行以上参照图3和图4描述的操作。也就是说，可针对每个接收到的模式数据输出错误计数信号EC和采样计数信号SC。
采样计数信号SC可用于确定从主机装置100提供给存储器装置200的采样数量字段NUMBER OF SAMPLING的采样操作的数量是否与由存储器装置200执行的采样操作的数量相同。
错误计数信号EC可用于针对从主机装置100接收的所有模式数据计算与“通过相位选择字段PHASE SELELCT提供的相位偏移值”和“通过参考电压控制字段VREF CONTROL提供的电压偏移值”对应的错误计数值。
例如，假设主机装置100已发送用于存储器装置200执行EOM操作的一百条模式数据并且由接收一百条模式数据的EOM块255输出的错误计数信号EC的数量是30，根据EOM操作的执行的错误计数值可以是30。这样的错误计数值可用于计算错误率(例如，在本示例中是30％)。
返回参照图8，已经执行EOM操作的存储器装置200将包括执行EOM操作的结果的响应信号发送到主机装置100(S160)。
在这种情况下，响应信号可包括指示EOM操作的执行是否已经成功的信息、与相位偏移值和电压偏移值对应的错误计数值、以及用于执行EOM操作的参数。
例如，当从主机装置100提供给存储器装置200的采样数量字段NUMBER OFSAMPLING的采样操作的数量与由存储器装置200的比较器255b输出的采样计数信号SC的数量相同时，存储器装置200可确定EOM操作的执行已经被完成，并且将完成信息发送到主机装置100。
可选地，当从主机装置100提供给存储器装置200的采样数量字段NUMBER OFSAMPLING的采样操作的数量与由存储器装置200的比较器255b输出的采样计数信号SC的数量不同时，存储器装置200可确定EOM操作的执行未被完成，并且将失败信息发送到主机装置100。
在一些实施例中，可通过图14中示出的响应字段Response(例如，响应UFS协议信息单元(响应UPIU))将指示EOM操作的执行是否已成功的信息提供给主机装置100，但是实施例不限于此。此外，LUN可表示逻辑单元号，E2ECRC可表示端到端循环冗余校验。另外，在一些实施例中，以上描述的错误计数值可通过例如图14中示出的四个感测数据字段SenseData[0]、Sense Data[1]、Sense Data[2]和Sense Data[3]，被提供给主机装置100，但是实施例不限于此。
另外，在一些实施例中，存储在存储器装置200中并且用于执行EOM操作的参数(例如，时间偏移值、相位偏移值、电压偏移值、关于采样操作的数量的信息等)可通过例如图14中示出的十四个感测数据字段Sense Data[4]至Sense Data[17]而被提供给主机装置100，但是实施例不限于此。
另外，在一些实施例中，响应信号可包括预设信息。这样的预设信息可参照并用于改变主机装置100的信号驱动特性或者改变存储器装置200的信号接收特性。
在以上根据本公开的实施例的描述的存储器系统中，将被附接到存储器装置200或从存储器装置200拆卸以确定在主机装置100与存储器装置200之间发送和接收的信号的质量特性的单独外部装置可被省略，并且信号的质量特性可在不利用这样的单独外部装置的情况下而被确定。此外，在一些实施例中，被执行EOM操作的信号线与主机装置100和存储器装置200在其上彼此交换信号的信号线相同。因此，可高效且可靠地执行EOM操作。
图15是示出根据一些实施例的存储器系统的操作的流程图。
在下文中，为了便于解释，先前描述的元件和技术方面的进一步描述可被省略，并且描述将主要集中于与以上描述的实施例的差异。
参照图15，主机装置100将用于请求存储器装置200执行EOM操作的命令发送到存储器装置200(S200)。然后，存储器装置200将对写入缓冲器命令的响应发送到主机装置100(S210)。
接下来，存储器装置200将用于执行EOM操作的模式数据发送到主机装置100(S220)。
返回参照图1，在一些实施例中，用于执行这样的EOM操作的模式数据可被存储在存储器装置200的非易失性存储器存储设备220中并且随后被发送到主机装置100，但是实施例不限于此。
也就是说，不同于以上参照图8描述的实施例，在根据图15的实施例中，主机装置100不生成用于执行EOM操作的模式数据，而是存储在存储器装置200中的模式数据可用于执行EOM操作。
然后，主机装置100将包括用于执行EOM操作的参数和从存储器装置200接收的模式数据的EOM数据发送到存储器装置200(S230)。然后，存储器装置200将对EOM数据的接收的响应发送到主机装置100(S240)。接收EOM数据的存储器装置200执行EOM操作(S250)，并且已经执行EOM操作的存储器装置200将包括执行EOM操作的结果的响应信号发送到主机装置100(S260)。
图16是示出根据一些实施例的执行EOM操作的方法的流程图。
参照图16，设置初始偏移值(S300)。
例如，参照图1和图12，主机装置100可设置作为用于执行EOM操作的参数的将被包括在EOM数据头EDH中的偏移值(例如，将被包括在相位选择字段PHASE SELELCT中的值和/或将被包括在参考电压控制字段VREF CONTROL中的值)。
然后，用设置的偏移值执行EOM操作(S310)。然后，识别EOM结果(S320)。
例如，主机装置100和存储器装置200可用以上描述的偏移值执行EOM操作，并且识别EOM结果。
当尚未对所有偏移值执行EOM操作时(S330中的“否”)，改变偏移值(S340)，用改变后的偏移值执行EOM操作(S310)，并且识别EOM结果(S320)。也就是说，可针对足够数量的偏移值执行EOM操作，以确定在主机装置100与存储器装置200之间发送和接收的信号的质量特性。
当已经对所有偏移值执行EOM操作时(S330中的“是”)，基于EOM结果设置主机装置100和存储器装置200的发送端的发送参数和接收端的接收参数(S350)。
例如，主机装置100可基于EOM结果来设置与信号发送有关的发送端的发送参数，随后将设置的发送参数存储在例如主机装置100的PHY寄存器中。
另外，存储器装置200还可基于EOM结果设置与信号接收有关的接收参数，随后将设置的接收参数存储在例如存储器装置200的PHY寄存器中。
在一些实施例中，这样的接收参数可以是例如接收端的CDR带宽、幅度(TX/RX幅度)等，但是实施例不限于此。
图17是示出根据一些实施例的存储器系统的操作的流程图。图18至图25是用于描述根据一些实施例的存储器系统的操作的示图。
首先，参照图17，主机装置100将用于请求与EOM操作有关的信息的命令发送到存储器装置200(S410)。
在一些实施例中，这样的请求命令可根据JEDEC UFS标准以图18中示出的读取缓冲器命令(READ BUFFER COMMAND)的形式来实现。图18是示出根据JEDEC UFS标准的读取缓冲器命令的命令描述符块(CDB)的示图。
在一些实施例中，主机装置100使用读取缓冲器命令从存储器装置200请求的与EOM操作有关的信息可表示例如与通过以上描述的写入缓冲器命令在存储器装置200中执行的EOM操作有关的信息(例如，用于执行EOM操作的参数(诸如，存储在存储器装置200中的偏移信息和错误计数))。然而，实施例不限于此。
首先，参照图1、图10和图18，主机装置100的UFS主机控制器110可通过将读取缓冲器命令的模式字段Mode设置为1F，从存储器装置200的UFS装置控制器210请求与EOM操作有关的信息。在一些实施例中，读取缓冲器命令可包括分配长度字段ALLOCATION LENGTH。
在一些实施例中，UFS主机控制器110的操作和UFS装置控制器210的操作可通过由预定固件控制UFS主机控制器110和UFS装置控制器210而被执行，但是实施例不限于此。
例如，可如以上参照图10所述地定义读取缓冲器命令的模式字段Mode的值。因此，主机装置100可通过将读取缓冲器命令的模式字段Mode的设置值设置为1F而从存储器装置200请求与EOM操作有关的信息，但是实施例不限于此。
用于请求与EOM操作有关的信息的模式字段Mode的设置值可被修改为其他设置值(例如，在标准规范中被设置为“保留”的其他设置值(诸如，1D))。
然后，参照图17，存储器装置200响应于用于请求与EOM操作有关的信息的命令，将包括与EOM操作有关的信息的响应信号发送到主机装置100(S420)。
在一些实施例中，当主机装置100通过读取缓冲器命令从存储器装置200请求与EOM操作有关的信息时，主机装置100可在读取缓冲器命令中包括指示字段，指示字段指示将被包括在来自存储器装置200的响应信号中的信息。尽管在此描述了使用读取缓冲器命令的缓冲器标识(ID)字段BUFFER ID作为这样的指示字段的实施例，但是实施例不限于此。
存储器装置200可识别从主机装置100接收的读取缓冲器命令的缓冲器ID字段BUFFER ID，并且将包括与EOM操作有关的信息之中的与缓冲器ID字段BUFFER ID对应的信息的响应信号发送到主机装置100。
在下文中，将参照图19至图25更详细地描述该处理。
图19是示出读取缓冲器命令的缓冲器ID字段BUFFER ID的设置值的描述的示图。
参照图19，当主机装置100期望针对特定坐标的偏移值的错误计数值被包括在来自存储器装置200的响应信号中时，主机装置100可将读取缓冲器命令的缓冲器ID字段BUFFER ID设置为00，并且将读取缓冲器命令发送到存储器装置200。
在这种情况下，如图20中所示，从主机装置100发送到存储器装置200的读取缓冲器命令的一些字段可包括特定坐标的偏移值。
也就是说，主机装置100可将如图20中所示的X轴坐标信息(X轴偏移信息)和Y轴坐标信息(Y轴偏移信息)写入图18的读取缓冲器命令的缓冲器偏移字段BUFFER OFFSET，并且将读取缓冲器命令发送到存储器装置200。如图21中所示，已经接收到读取缓冲器命令的存储器装置200可将与接收的X轴坐标信息(X轴偏移信息)和Y轴坐标信息(Y轴偏移信息)对应的错误计数值ERR_CNT包括在响应信号中，并且将响应信号发送到主机装置100作为对读取缓冲器命令的接收的响应。
例如，当图4中示出的dX偏移值和dY偏移值已经被包括在从主机装置100接收的读取缓冲器命令中时，存储器装置200可将针对dX偏移值和dY偏移值的错误计数值包括在响应信号中，并且将响应信号发送到主机装置100。
在一些实施例中，存储器装置200可基于可在特定时间在存储器装置200与主机装置100之间发送的数据容量，将响应信号发送到主机装置100。例如，当可在特定时间在存储器装置200与主机装置100之间发送的数据容量是12字节时，存储器装置200可将与接收的X轴坐标信息(X轴偏移信息)和Y轴坐标信息(Y轴偏移信息)对应的错误计数值ERR_CNT包括在响应信号中，并且以12字节为单位将响应信号发送到主机装置100。
返回参照图19，当主机装置100期望在存储器装置200中执行的EOM操作的偏移值被包括在来自存储器装置200的响应信号中时，主机装置100可将读取缓冲器命令的缓冲器ID字段BUFFER ID设置为01，并且将读取缓冲器命令发送到存储器装置200。
例如，当主机装置100期望在EOM执行处理中存储在存储器装置200中并且被包括在图11的EOM数据头EDH中的用于执行EOM操作的参数(诸如，相位选择字段PHASE SELECT、参考电压控制字段VREF CONTROL和采样数量字段NUMBER OF SAMPLING)被包括在响应信号中时，主机装置100可将读取缓冲器命令的缓冲器ID字段BUFFERID设置为01，并且将读取缓冲器命令发送到存储器装置200。
如图22中所示，已经接收到读取缓冲器命令的存储器装置200可将在EOM执行处理中被存储在存储器装置200中的相位选择字段PHASE SELECT、参考电压控制字段VREFCONTROL、采样数量字段NUMBER OF SAMPLING等包括在响应信号中，并且将响应信号发送到主机装置100作为对读取缓冲器命令的接收的响应。另外，在这种情况下，存储器装置200可将使用相应的相位选择字段PHASE SELECT、参考电压控制字段VREF CONTROL和采样数量字段NUMBER OF SAMPLING执行的EOM操作的错误计数值ERR_CNT包括在响应信号中，并且将响应信号发送到主机装置100。
存储器装置200可基于可在特定时间在存储器装置200与主机装置100之间发送的数据容量，将响应信号发送到主机装置100。例如，当可在特定时间在存储器装置200与主机装置100之间发送的数据容量是12字节时，存储器装置200可以以12字节为单位将存储在存储器装置200中的相位选择字段PHASE SELECT、参考电压控制字段VREF CONTROL和采样数量字段NUMBER OF SAMPLING以及使用相位选择字段PHASE SELECT、参考电压控制字段VREFCONTROL和采样数量字段NUMBER OF SAMPLING执行的EOM操作的错误计数值ERR_CNT发送到主机装置100。
返回参照图19，当主机装置100期望存储器装置200的接收端的接收参数被包括在来自存储器装置200的响应信号中时，主机装置100可将读取缓冲器命令的缓冲器ID字段BUFFER ID设置为02，并且将读取缓冲器命令发送到存储器装置200。
如上参照图16所述，在EOM操作被执行之后，与信号接收有关的接收参数(诸如，接收端的CDR带宽和幅度(TX/RX幅度))可基于例如存储器装置200的接收端的PHY寄存器中的EOM结果而被设置。
例如，当主机装置100期望作为执行EOM操作的结果的在例如存储器装置200的PHY寄存器中设置的接收参数被包括在响应信号中时，主机装置100可将读取缓冲器命令的缓冲器ID字段BUFFER ID设置为02，并且将读取缓冲器命令发送到存储器装置200。
如图23中所示，已经接收到读取缓冲器命令的存储器装置200可将在存储器装置200的PHY寄存器中设置的接收参数包括在响应信号中，并且将响应信号发送到主机装置100作为对读取缓冲器命令的接收的响应。
存储器装置200的接收端的接收参数可包括例如设置包括在图24中示出的存储器装置200的UIC层250中的接收均衡器251的接收幅度(RX幅度)值、设置存储器装置200的时钟恢复电路253b的CDR带宽等，但是实施例不限于此。在图24中，通道300可以是UFS接口300(参见图1)。
主机装置100的发送端的发送参数可包括例如用于设置包括在图24中示出的主机装置100的UIC层150中的串行化器152、PLL 154和发送均衡器(例如，发送驱动器均衡器)156的设置值，但是实施例不限于此。
另外，在这种情况下，存储器装置200可将在存储器装置200中执行的EOM操作的错误计数值ERR_CNT包括在响应信号中，并且将响应信号发送到主机装置100。
存储器装置200可基于可在特定时间在存储器装置200与主机装置100之间发送的数据容量，将响应信号发送到主机装置100。例如，当可在特定时间在存储器装置200与主机装置100之间发送的数据容量是12字节时，存储器装置200可以以12字节为单位将在例如存储器装置200的PHY寄存器中设置的接收参数和在存储器装置200中执行的EOM操作的错误计数值ERR_CNT发送到主机装置100。
返回参照图19，当主机装置100期望用于执行EOM操作的参数(诸如，存储在存储器装置200中的相位选择字段PHASE SELECT、参考电压控制字段VREF CONTROL和采样数量字段NUMBER OF SAMPLING)以及存储器装置200的接收端的接收参数被包括在来自存储器装置200的响应信号中时，主机装置100可将读取缓冲器命令的缓冲器ID字段BUFFER ID设置为03，并且将读取缓冲器命令发送到存储器装置200。
也就是说，当对缓冲器ID字段BUFFER ID为01时的响应和对缓冲器ID字段BUFFERID为02时的响应两者时，主机装置100可将读取缓冲器命令的缓冲器ID字段BUFFER ID设置为03，并且将读取缓冲器命令传送到存储器装置200。
如图25中所示，已经接收到读取缓冲器命令的存储器装置200可将用于执行EOM操作的参数(诸如，相位选择字段PHASE SELECT、参考电压控制字段VREF CONTROL和采样数量字段NUMBER OF SAMPLING)以及在存储器装置200的PHY寄存器中设置的接收参数包括在响应信号中，并且将响应信号发送到主机装置100作为对读取缓冲器命令的接收的响应。
另外，在这种情况下，存储器装置200可将在存储器装置200中执行的EOM操作的错误计数值ERR_CNT包括在响应信号中，并且将响应信号发送到主机装置100。
存储器装置200可基于可在特定时间在存储器装置200与主机装置100之间发送的数据容量，将响应信号发送到主机装置100。例如，当可在特定时间在存储器装置200与主机装置100之间发送的数据容量为12字节时，存储器装置200可以以12字节为单位，将存储在存储器装置200中的相位选择字段PHASE SELECT、参考电压控制字段VREF CONTROL和采样数量字段NUMBER OFS AMPLING、在存储器装置200的PHY寄存器中设置的接收参数、以及在存储器装置200中执行的EOM操作的错误计数值ERR_CNT发送到主机装置100。
如上所述，在一个实施例中，应用于在存储器装置200中执行的EOM操作的各种参数和在存储器装置200的接收端中设置的接收参数可使用读取缓冲器命令而被容易地识别，使得EOM可被高效且可靠地执行。
图26是示出根据实施例的存储器系统的示图。在下文中，为了便于解释，先前描述的元件和技术方面的进一步描述可被省略，并且描述将主要集中于与以上描述的实施例的差异。
参照图26，在一个实施例中，主机装置100的UIC层150执行以上描述的EOM操作。例如，主机装置100的UIC层150可对从存储器装置200接收的一对差分输出信号DOUT_T和DOUT_C执行EOM操作。
例如，虽然以上已经描述了主机装置100发送数据并且存储器装置200接收数据的实施例，但是在根据图26的实施例中，存储器装置200发送数据并且主机装置100接收数据。在这种情况下，以上对发送端的描述可应用于存储器装置200，以上对接收端的描述可应用于主机装置100。也就是说，以上描述的主机装置100的角色可与以上描述的存储器装置200的角色互换。
图27是示出根据实施例的存储器系统的示图。在下文中，为了便于解释，先前描述的元件和技术方面的进一步描述可被省略，并且描述将主要集中于与以上描述的实施例的差异。
参照图27，在一个实施例中，主机装置100的UIC层150和存储器装置200的UIC层250两者执行以上描述的EOM操作。
在这种情况下，以上对发送端的描述可应用于主机装置100和存储器装置200两者，以上对接收端的描述也可应用于主机装置100和存储器装置200两者。
如在本公开的领域中传统的，按照功能块、单元和/或模块在附图中描述并且示出实施例。本领域的技术人员将理解的是，通过可使用基于半导体的制造技术或其他制造技术而形成的电子(或光学)电路(诸如，逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等)物理地实现这些块、单元和/或模块。在通过微处理器或类似物实现块、单元和/或模块的情况下，可使用软件(例如，微代码)对块、单元和/或模块进行编程以执行在此讨论的各种功能，并且可通过固件和/软件可选择地驱动块、单元和/或模块。可选地，每个块、单元和/或模块可通过专用硬件来实现，或者每个块、单元和/或模块可被实现为执行一些功能的专用硬件和执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联的电路系统)的组合。
虽然已经参照本公开的实施例具体示出并描述了本公开，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本公开的精神和范围的情况下，可在其中做出形式上和细节上的各种改变。

Claims (20)

1.一种操作主机装置的方法，包括：
将读取命令发送到存储器装置，读取命令请求与在存储器装置中执行的眼图张开度监测器EOM操作有关的信息；以及
从存储器装置接收响应信号，响应信号包括与在存储器装置中执行的EOM操作有关的信息。
2.根据权利要求1所述的方法，其中，读取命令包括读取缓冲器命令。
3.根据权利要求2所述的方法，其中，读取缓冲器命令的模式字段被设置为1F。
4.根据权利要求1所述的方法，其中，读取命令包括指示字段，指示字段指示与在存储器装置中执行的EOM操作有关的信息之中的将被包括在响应信号中的信息。
5.根据权利要求4所述的方法，其中，读取命令包括读取缓冲器命令，并且
指示字段包括缓冲器标识ID字段。
6.根据权利要求4所述的方法，其中，读取命令包括偏移值，并且
响应信号包括与偏移值对应的错误计数值。
7.根据权利要求4所述的方法，其中，响应信号包括：在存储器装置中执行的EOM操作的偏移值。
8.根据权利要求4所述的方法，其中，响应信号包括存储器装置的接收端的接收参数。
9.根据权利要求4所述的方法，其中，响应信号包括：在存储器装置中执行的EOM操作的偏移值和存储器装置的接收端的接收参数。
10.一种操作存储器装置的方法，包括：
从主机装置接收读取命令，读取命令请求与在存储器装置中执行的眼图张开度监测器EOM操作有关的信息；
识别读取命令的指示字段；以及
将响应信号发送到主机装置，响应信号包括与EOM操作有关的信息之中的与指示字段的值对应的信息。
11.根据权利要求10所述的方法，其中，读取命令包括读取缓冲器命令。
12.根据权利要求11所述的方法，其中，读取缓冲器命令的模式字段被设置为1F。
13.根据权利要求10所述的方法，其中，读取命令包括读取缓冲器命令，并且
指示字段包括缓冲器标识ID字段。
14.根据权利要求13所述的方法，其中，响应于指示字段具有特定值，响应信号包括：与读取命令中包括的偏移值对应的错误计数值。
15.根据权利要求13所述的方法，其中，响应于指示字段具有特定值，响应信号包括：在存储器装置中执行的EOM操作的偏移值和在存储器装置中执行的EOM操作的错误计数值。
16.根据权利要求13所述的方法，其中，响应于指示字段具有特定值，响应信号包括存储器装置的接收端的接收参数和在存储器装置中执行的EOM操作的错误计数值。
17.根据权利要求13所述的方法，其中，响应于指示字段具有特定值，响应信号包括：在存储器装置中执行的EOM操作的偏移值、存储器装置的接收端的接收参数和在存储器装置中执行的EOM操作的错误计数值。
18.一种存储器系统，包括：
主机装置，包括主机控制器；以及
存储器装置，包括装置控制器，
其中，主机控制器将读取命令发送到存储器装置，读取命令请求与在存储器装置中执行的眼图张开度监测器EOM操作有关的信息，
读取命令包括指示字段，指示字段指示与在存储器装置中执行的EOM操作有关的信息之中的将被包括在响应信号中的信息，并且
装置控制器响应于读取命令而将响应信号发送到主机装置，响应信号包括与EOM操作有关的信息之中的与指示字段的值对应的信息。
19.根据权利要求18所述的存储器系统，其中，读取命令包括读取缓冲器命令，并且
指示字段包括读取缓冲器命令的缓冲器标识ID字段。
20.根据权利要求19所述的存储器系统，其中，装置控制器根据缓冲器ID字段，将在存储器装置中执行的EOM操作的偏移值和存储器装置的接收端的接收参数中的至少一者发送到主机装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226685B1 (ko) 2007-11-08 2013-01-25 삼성전자주식회사 수직형 반도체 소자 및 그 제조 방법.
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US8553466B2 (en) 2010-03-04 2013-10-08 Samsung Electronics Co., Ltd. Non-volatile memory device, erasing method thereof, and memory system including the same
US9536970B2 (en) 2010-03-26 2017-01-03 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR101682666B1 (ko) 2010-08-11 2016-12-07 삼성전자주식회사 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템
US9042188B2 (en) * 2013-04-01 2015-05-26 Arm Limited Memory controller and method of calibrating a memory controller
KR102275636B1 (ko) * 2015-01-20 2021-07-13 삼성전자주식회사 아이 오프닝 회로를 구비한 집적 회로 및 서데스 장치
US9665289B1 (en) * 2015-12-04 2017-05-30 Inphi Corporation Eye scan for memory channel
US9990973B1 (en) * 2017-02-17 2018-06-05 Apple Inc. Systems and methods using neighboring sample points in memory subsystem calibration
US10891078B2 (en) * 2018-06-22 2021-01-12 Western Digital Technologies, Inc. Storage device with a callback response

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